CN117810225A - 半导体结构以及其制作方法 - Google Patents

半导体结构以及其制作方法 Download PDF

Info

Publication number
CN117810225A
CN117810225A CN202211286054.XA CN202211286054A CN117810225A CN 117810225 A CN117810225 A CN 117810225A CN 202211286054 A CN202211286054 A CN 202211286054A CN 117810225 A CN117810225 A CN 117810225A
Authority
CN
China
Prior art keywords
gate
oxide layer
gate oxide
layer
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211286054.XA
Other languages
English (en)
Inventor
林俊豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from TW111136126A external-priority patent/TW202414680A/zh
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Publication of CN117810225A publication Critical patent/CN117810225A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开一种半导体结构以及其制作方法，其中该半导体结构包括一半导体基底、一第一栅极结构以及一第一间隙子结构。半导体基底包括一第一主动结构，且第一栅极结构设置在第一主动结构上。第一栅极结构包括一第一栅极氧化物层以及一第一高介电常数介电层。第一栅极氧化物层在第一栅极结构的一剖视图中具有一U字形结构，而第一高介电常数介电层设置在第一栅极氧化物层上。第一间隙子结构设置在第一栅极结构的侧壁上，且第一栅极氧化物层的一第一部分在一水平方向上位于第一间隙子结构与第一高介电常数介电层之间。

Description

半导体结构以及其制作方法
技术领域
本发明涉及一种半导体结构以及其制作方法，尤其是涉及一种包括栅极氧化物层的半导体结构以及其制作方法。
背景技术
在集成电路中，晶体管元件常会为了符合不同操作电压或/及其他相关需求而具有不同的结构。举例来说，对应较低操作电压的晶体管可应用于核心元件、输入/输出(I/O)元件等方面，而具有高压处理能力的晶体管则可应用于高电压操作环境中，例如中央处理器电源供应(CPU power supply)、电源管理系统(power management system)、直流/交流转换器(AC/DC converter)以及功率放大器等等。然而，为了在同一晶片或芯片上形成对应不同操作电压的晶体管，常会造成整体制作工艺复杂化且造成不同晶体管的制作工艺之间互相影响，故如何通过结构或/及制作工艺上的设计来改善相关问题为相关领域人士持续研究的方向。
发明内容
本发明提供了一种半导体结构以及其制作方法，利用具有U字形结构的栅极氧化物层来调整栅极结构中的氧化物层厚度，由此降低相关制作工艺产生的负面影响。
本发明的一实施例提供一种半导体结构，包括一半导体基底、一第一栅极结构以及一第一间隙子结构。半导体基底包括一第一主动(有源)结构，且第一栅极结构设置在第一主动结构上。第一栅极结构包括一第一栅极氧化物层以及一第一高介电常数介电层。第一栅极氧化物层在第一栅极结构的一剖视图中具有一U字形结构，而第一高介电常数介电层设置在第一栅极氧化物层上。第一间隙子结构设置在第一栅极结构的侧壁上，且第一栅极氧化物层的一第一部分在一水平方向上位于第一间隙子结构与第一高介电常数介电层之间。
本发明的一实施例提供一种半导体结构的制作方法，包括下列步骤。提供一半导体基底，且半导体基底包括一第一主动结构。在第一主动结构上形成一第一栅极结构，且第一栅极结构包括一第一栅极氧化物层以及一第一高介电常数介电层。第一栅极氧化物层在第一栅极结构的一剖视图中具有一U字形结构，而第一高介电常数介电层设置在第一栅极氧化物层上。形成一第一间隙子结构，第一间隙子结构设置在第一栅极结构的侧壁上，且第一栅极氧化物层的一第一部分在一水平方向上位于第一间隙子结构与第一高介电常数介电层之间。
附图说明
图1为本发明一实施例的半导体结构的示意图；
图2至图8为本发明一实施例的半导体结构的制作方法示意图，其中
图3为图2之后的状况示意图；
图4为图3之后的状况示意图；
图5为图4之后的状况示意图；
图6为图5之后的状况示意图；
图7为图6之后的状况示意图；
图8为图7之后的状况示意图。
符号说明
10:半导体基底
10A:第一主动(有源)结构
10B:第二主动结构
12:隔离结构
14A:栅极氧化物层
14B:栅极氧化物层
16A:虚置栅极
16B:虚置栅极
18A:第一间隙子结构
18B:第二间隙子结构
22:蚀刻停止层
24:介电层
26:介电层
28:图案化掩模层
30:氧化物层
30A:栅极氧化物层
32:虚置栅极材料
32A:虚置栅极
42A:第一高介电常数介电层
42B:第二高介电常数介电层
44A:第一导电层
44B:第二导电层
46A:第一栅极电极
46B:第二栅极电极
48A:第一盖层
48B:第二盖层
91:氧化制作工艺
92:沉积制作工艺
93:平坦化制作工艺
100:半导体结构
BS1:底表面
BS2:底表面
D1:方向
D2:方向
D3:方向
GS1:第一栅极结构
GS2:第二栅极结构
P1:第一部分
P2:第二部分
R1:第一区
R2:第二区
TK1:厚度
TK2:厚度
TR1:第一沟槽
TR2:第二沟槽
TS1:上表面
TS2:上表面
TS3:上表面
TS4:上表面
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
说明书与权利要求中所使用的序数例如“第一”、“第二”等用词，是用以修饰权利要求的元件，除非特别说明，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。当“蚀刻”一材料时，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括蚀刻。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1。图1所绘示为本发明一实施例的半导体结构100的示意图。如图1所示，半导体结构100包括一半导体基底10、一第一栅极结构GS1以及一第一间隙子结构18A。半导体基底10包括一第一主动结构10A，而第一栅极结构GS1设置在第一主动结构10A上。第一栅极结构GS1包括一第一栅极氧化物层(例如图1中所示的栅极氧化物层30A)以及一第一高介电常数(high dielectric constant，high-k)介电层42A。栅极氧化物层30A在第一栅极结构GS1的一剖视图(例如图1)中具有一U字形结构。第一高介电常数介电层42A设置在栅极氧化物层30A上。第一间隙子结构18A设置在第一栅极结构GS1的侧壁上，且栅极氧化物层30A的一第一部分P1在一水平方向(例如图1中所示的方向D2)上位于第一间隙子结构18A与第一高介电常数介电层42A之间。
在一些实施例中，半导体基底10在一垂直方向(例如图1中所示的方向D1)上可具有相对的一上表面TS1与一底表面BS1，且上述的第一栅极结构GS1与第一间隙子结构18A可设置在上表面TS1的一侧。在一些实施例中，方向D1可被视为半导体基底10的厚度方向，与方向D1大体上正交的水平方向(例如图1中所示的方向D2、方向D3以及其他与方向D1正交的方向)可大体上与半导体基底10的上表面TS1或/及底表面BS1平行，但并不以此为限。在本文中所述在垂直方向(例如方向D1)上相对较高的位置或/及部件与半导体基底10的底表面BS1之间在方向D1上的距离可大于在方向D1上相对较低的位置或/及部件与半导体基底10的底表面BS1之间在方向D1上的距离，各部件的下部或底部可比此部件的上部或顶部在方向D1上更接近半导体基底10的底表面BS1，在某个部件之上的另一部件可被视为在方向D1上相对较远离半导体基底10的底表面BS1，而在某个部件之下的另一部件可被视为在方向D1上相对较接近半导体基底10的底表面BS1。
进一步说明，在一些实施例中，栅极氧化物层30A的第一部分P1可被视为在U字形结构中沿垂直方向(例如方向D1)上延伸的部分，而栅极氧化物层30A的一第二部分P2可被视为在U字形结构中沿水平方向(例如方向D2)上延伸的部分，而第二部分P2可与第一部分P1直接相连。此外，在一些实施例中，第一栅极结构GS1可还包括一第二栅极氧化物层(例如图1中所示的栅极氧化物层14A)，栅极氧化物层30A可设置在栅极氧化物层14A上，而栅极氧化物层14A可在方向D1上设置在栅极氧化物层30A与第一主动结构10A之间。在一些实施例中，栅极氧化物层14A在第一栅极结构GS1的剖视图中仅具有沿水平方向延伸的部分而不具有沿垂直方向延伸的部分，栅极氧化物层14A可在方向D1上被夹设在栅极氧化物层30A与第一主动结构10A之间而分别与栅极氧化物层30A以及第一主动结构10A直接连接，但并不以此为限。此外，栅极氧化物层30A的第二部分P2可在方向D1上被夹设在第一高介电常数介电层42A与栅极氧化物层14A之间，且栅极氧化物层30A的第二部分P2可与第一高介电常数介电层42A以及第二栅极氧化物层14A直接连接。在一些实施例中，第一栅极结构GS1可被视为设置在被第一间隙子结构18A在水平方向上围绕的一第一沟槽TR1中，栅极氧化物层30A在方向D1上的投影图案或/及投影面积可与栅极氧化物层14A在方向D1上的投影图案或/及投影面积大体上相同，且栅极氧化物层30A与栅极氧化物层14A之间的接触面积可与栅极氧化物层14A的上表面面积或/及栅极氧化物层30A的底表面面积大体上相等，但并不以此为限。
在一些实施例中，半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底、硅覆绝缘(silicon-on-insulator，SOI)基底或由其他适合的半导体材料所形成的基底。第一主动结构10A可为半导体基底10的一部分而与半导体基底10具有相同或相似的材料组成，例如第一主动结构10A可为半导体基底10被部分图案化而形成的鳍状(fin-shaped)半导体结构，但并不以此为限。栅极氧化物层14A可包括对半导体基底10进行氧化处理而形成的氧化物层，故栅极氧化物层14A可包括半导体基底10的材料的氧化物，例如氧化硅，但并不以此为限。此外，栅极氧化物层30A可包括由沉积制作工艺形成的氧化物层，而栅极氧化物层30A的材料可包括氧化硅或其他适合的氧化物介电材料，但并不以此为限。第一高介电常数介电层42A可包括氧化铪(hafnium oxide，HfOX)、硅酸铪氧化合物(hafniumsilicon oxide，HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al2O3)、氧化钽(tantalum oxide，Ta2O5)、氧化锆(zirconiumoxide，ZrO2)或其他适合的高介电常数(high-k)材料，例如介电常数高于氧化硅的high-k材料，但并不以此为限。因此，第一高介电常数介电层42A的材料的介电常数可高于3.9、高于4.5(氧化硅的介电常数一般介于3.9至4.5之间)或可视设计需要而具有更高的介电常数。换句话说，第一高介电常数介电层42A的材料组成不同于栅极氧化物层30A的材料组成以及栅极氧化物层14A的材料组成，且第一高介电常数介电层42A的材料的介电常数可分别高于栅极氧化物层30A的材料的介电常数以及栅极氧化物层14A的材料的介电常数。此外，在一些实施例中，可利用栅极氧化物层30A来增加第一栅极结构GS1中的栅极氧化物层的整体厚度以达到所需要求(例如但并不限于用于调整操作电压的需求)，故栅极氧化物层30A的厚度(例如第二部分P2在方向D1上的厚度TK1)可大于第一高介电常数介电层42A的厚度(例如第一高介电常数介电层42A中沿水平方向延伸的部分在方向D1上的厚度TK2)，但并不以此为限。
在一些实施例中，第一栅极结构GS1可还包括一第一导电层44A、一第一栅极电极46A以及一第一盖层48A。第一栅极电极46A可设置在第一高介电常数介电层42A上，第一导电层44A可设置在第一高介电常数介电层42A与第一栅极电极46A之间，而第一盖层48A可在方向D1上设置在栅极氧化物层30A、第一高介电常数介电层42A、第一导电层44A以及第一栅极电极46A上。第一导电层44A可包括由多层导电材料堆叠而成的结构，例如由底部阻障层、功函数层以及顶部阻障层堆叠而成的结构，但并不以此为限。上述的阻障层与功函数层的材料可包括氮化钛(titanium nitride，TiN)、碳化钛(titanium carbide，TiC)、氮化钽(tantalum nitride，TaN)、碳化钽(tantalum carbide，TaC)、碳化钨(tungsten carbide，WC)、三铝化钛(titanium tri-aluminide，TiAl3)、氮化铝钛(aluminum titaniumnitride，TiAlN)或其他适合的导电材料。第一栅极电极46A可包括低电阻材料例如钨、铝、铜、铝化钛、钛或其他适合的低电阻材料。第一盖层48A可包括绝缘材料例如氧化硅、氮化硅或其他适合的绝缘材料。
在一些实施例中，栅极氧化物层30A、第一高介电常数介电层42A以及第一导电层44A可在第一栅极结构GS1的剖视图中分别具有一U字形结构，且此些U字形结构可在方向D1上堆叠设置且包围第一栅极电极46A的至少一部分(例如第一栅极电极46A的下部)，但并不以此为限。此外，在一些实施例中，栅极氧化物层30A的第一部分P1的一上表面TS3、第一高介电常数介电层42A的一上表面以及第一导电层44A的一上表面可大体上彼此共平面，第一部分P1的上表面TS3、第一高介电常数介电层42A的上表面以及第一导电层44A的上表面可分别在方向D1上低于第一栅极电极46A的一上表面TS2且高于第一栅极电极46A的一底表面BS2，且第一部分P1的上表面TS3、第一高介电常数介电层42A的上表面以及第一导电层44A的上表面可分别在方向D1上低于第一间隙子结构18A的一上表面TS4，但并不以此为限。此外，第一栅极电极46A的上表面TS2可在方向D1上低于第一间隙子结构18A的上表面TS4，而第一盖层48A的上表面可与第一间隙子结构18A的上表面TS4大体上共平面，但并不以此为限。值得说明的是，在本文中所述的特定物件的上表面可包括此物件在方向D1上的最上(topmost)表面，而特定物件的底表面可包括此物件在方向D1上的最底(bottommost)表面，但并不以此为限。
在一些实施例中，第一间隙子结构18A可包括单层或多层的绝缘材料，例如氮化硅、氧化硅或其他适合的绝缘材料。栅极氧化物层30A的第一部分P1可在水平方向(例如方向D2)上被夹设在第一间隙子结构18A与第一高介电常数介电层42A之间，且栅极氧化物层30A的第一部分P1可在方向D2上分别与第一间隙子结构18A以及第一高介电常数介电层42A直接连接。在一些实施例中，第一间隙子结构18A可在水平方向上围绕第一栅极结构GS1，且第一间隙子结构18A可分别与第一盖层48A、栅极氧化物层30A以及栅极氧化物层14A直接连接，但并不以此为限。
在一些实施例中，半导体基底10可包括一第一区R1与一第二区R2，第一主动结构10A可位于第一区R1中，而第一栅极结构GS1与第一间隙子结构18A可设置在第一区R1上。此外，在一些实施例中，半导体结构100可还包括一第二栅极结构GS2以及一第二间隙子结构18B，且第二栅极结构GS2与第二间隙子结构18B设置在半导体基底10的第二区R2上。在一些实施例中，半导体基底10可还包括一第二主动结构10B位于第二区R2中，而第二栅极结构GS2与第二间隙子结构18B可设置在第二主动结构10B上。在一些实施例中，与上述的第一主动结构10A相似，第二主动结构10B也可为半导体基底10被部分图案化而形成的鳍状半导体结构，例如沿方向D2延伸的鳍状半导体结构，但并不以此为限。此外，第二栅极结构GS2可包括一第三栅极氧化物层(例如图1中所示的栅极氧化物层14B)以及一第二高介电常数介电层42B，而第二高介电常数介电层42B可设置在栅极氧化物层14B上。在一些实施例中，栅极氧化物层14B可在方向D1上被夹设在第二高介电常数介电层42B与第二主动结构10B之间，而栅极氧化物层14B可分别与第二高介电常数介电层42B以及第二主动结构10B直接连接。在一些实施例中，栅极氧化物层14B可包括对半导体基底10进行氧化处理而形成的氧化物层，故栅极氧化物层14B可包括半导体基底10的材料的氧化物，例如氧化硅，但并不以此为限。第二高介电常数介电层42B可包括与上述第一高介电常数介电层42A相似的高介电常数介电材料，而第二高介电常数介电层42B的材料组成可与第一高介电常数介电层42A的材料组成相同或不同。
在一些实施例中，第二栅极结构GS2可还包括一第二导电层44B、一第二栅极电极46B以及一第二盖层48B。第二栅极电极46B可设置在第二高介电常数介电层42B上，第二导电层44B可设置在第二高介电常数介电层42B与第二栅极电极46B之间，而第二盖层48B可在方向D1上设置在第二高介电常数介电层42B、第二导电层44B以及第二栅极电极46B上。第二导电层44B可包括由多层导电材料堆叠而成的结构，例如由底部阻障层、功函数层以及顶部阻障层堆叠而成的结构，但并不以此为限。第二导电层44B可包括与上述第一导电层44A相似的导电材料，而第二导电层44B的材料组成可视设计需要而与第一导电层44A的材料组成相同或不同。第二栅极电极46B可包括与上述第一栅极电极46A相似的低电阻导电材料，而第二栅极电极46B的材料组成可视设计需要而与第一栅极电极46A的材料组成相同或不同。第二盖层48B可包括绝缘材料例如氧化硅、氮化硅或其他适合的绝缘材料，且第二盖层48B的材料组成可视设计需要而与第一盖层48A的材料组成相同或不同。在一些实施例中，第二高介电常数介电层42B以及第二导电层44B可在第二栅极结构GS2的剖视图中分别具有一U字形结构，且此些U字形结构可在方向D1上堆叠设置且包围第二栅极电极46B的至少一部分(例如第二栅极电极46B的下部)，但并不以此为限。此外，在一些实施例中，第二高介电常数介电层42B的一上表面以及第二导电层44B的一上表面可大体上彼此共平面，第二高介电常数介电层42B的上表面以及第二导电层44B的上表面可分别在方向D1上低于第二栅极电极46B的一上表面且高于第二栅极电极46B的一底表面，且第二高介电常数介电层42B的上表面以及第二导电层44B的上表面可分别在方向D1上低于第二间隙子结构18B的一上表面，但并不以此为限。
在一些实施例中，第二间隙子结构18B可设置在第二栅极结构GS2的侧壁上，且第二间隙子结构18B可分别与栅极氧化物层14B、第二高介电常数介电层42B以及第二盖层48B直接连接。第二栅极结构GS2可被视为设置在被第二间隙子结构18B在水平方向上围绕的一第二沟槽TR2中，第二高介电常数介电层42B在方向D1上的投影图案或/及投影面积可与栅极氧化物层14B在方向D1上的投影图案或/及投影面积大体上相同，且第二高介电常数介电层42B与栅极氧化物层14B之间的接触面积可与栅极氧化物层14B的上表面面积或/及第二高介电常数介电层42B的底表面面积大体上相等，但并不以此为限。此外，在一些实施例中，第一栅极结构GS1与第二栅极结构GS2可分别为不同半导体元件(例如但并不限于晶体管元件)中的栅极，而第一栅极结构GS1与第二栅极结构GS2中的栅极氧化物层的厚度或/及结构组成差异可用以对应不同规格的半导体元件(例如但并不限于不同操作电压的晶体管元件)。因此，第二栅极结构GS2中的栅极氧化物层14B在方向D1上的厚度可小于第一栅极结构GS1中的栅极氧化物层30A与栅极氧化物层14B在方向D1上的总厚度(例如上述的厚度TK1以及栅极氧化物层14B在方向D1上的厚度的总和)。换句话说，第一栅极结构GS1中的栅极氧化物层30A可用以增加在第一栅极结构GS1中的栅极氧化物层的总厚度，由此符合所对应的半导体元件的设计需求。
在一些实施例中，半导体结构100可还包括一蚀刻停止层22以及一介电层24。蚀刻停止层22可设置在半导体基底10的第一区R1与第二区R2上，且蚀刻停止层22可共形地设置在第一间隙子结构18A与第二间隙子结构18B的侧壁上。介电层24可设置在蚀刻停止层22上，且介电层24、蚀刻停止层22、第一间隙子结构18A、第二间隙子结构18B、第一盖层48A以及第二盖层48B可具有大体上共平面的上表面，但并不以此为限。蚀刻停止层22可包括氮化硅或其他适合的绝缘材料，而介电层24可包括氧化硅或其他不同于蚀刻停止层22的介电材料。
请参阅图1至图8。图2至图8所绘示为本发明一实施例的半导体结构的制作方法示意图，其中图3绘示了图2之后的状况示意图，图4绘示了图3之后的状况示意图，图5绘示了图4之后的状况示意图，图6绘示了图5之后的状况示意图，图7绘示了图6之后的状况示意图，图8绘示了图7之后的状况示意图，而图1可被视为绘示了图8之后的状况示意图，但并不以此为限。如图1所示，本实施例的半导体结构100的制作方法可包括下列步骤。提供半导体基底10，且半导体基底10包括第一主动结构10A。在第一主动结构10A上形成第一栅极结构GS1，且第一栅极结构GS1包括第一栅极氧化物层(例如栅极氧化物层30A)以及第一高介电常数介电层42A。栅极氧化物层30A在第一栅极结构GS的剖视图中具有一U字形结构，而第一高介电常数介电层42A设置在栅极氧化物层30A上。形成第一间隙子结构18A，第一间隙子结构18A设置在第一栅极结构GS1的侧壁上，且栅极氧化物层30A的第一部分P1在水平方向(例如方向D2)上位于第一间隙子结构18A与第一高介电常数介电层42A之间。
进一步说明，本实施例的半导体结构100的制作方法可包括但并不限于下列步骤。如图2所示，可通过对半导体基底10进行图案化而形成多个第一主动结构10A以及多个第二主动结构10B，第一主动结构10A位于半导体基底10的第一区R1中，而第二主动结构10B位于半导体基底10的第二区R2中。然后，可形成隔离结构12，用以在多个第一主动结构10A之间以及多个第二主动结构10B之间形成隔离效果。隔离结构12可包括单层或多层的绝缘材料，例如氧化物绝缘材料、氮化物绝缘材料或其他适合的绝缘材料。然后，可在第一主动结构10A以及第二主动结构10B上分别形成栅极氧化物层14A以及栅极氧化物层14B。在一些实施例中，可通过同一制作工艺(例如氧化制作工艺91)同时形成栅极氧化物层14A以及栅极氧化物层14B，故栅极氧化物层14A以及栅极氧化物层14B可具有相同或相似的材料组成，但并不以此为限。在一些实施例中，也可视设计需要使用不同制作工艺或/及材料分别形成栅极氧化物层14A以及栅极氧化物层14B。
在一些实施例中，可利用氧化制作工艺91对未被隔离结构12覆盖而暴露出的第一主动结构10A的一部分以及第二主动结构10B的一部分产生氧化效果而形成栅极氧化物层14A以及栅极氧化物层14B，故栅极氧化物层14A以及栅极氧化物层14B的形成会分别消耗第一主动结构10A的一部分与第二主动结构10B的一部分。因此，当第一主动结构10A与第二主动结构10B为鳍状半导体结构时，为了避免过度影响鳍状半导体结构的尺寸变化，栅极氧化物层14A与栅极氧化物层14B的厚度必须受到限制而无法达到一些特定的厚度要求。此外，在一些实施例中，氧化制作工艺91可包括热氧化制作工艺(例如rapid thermaloxidation，RTO)或其他适合的氧化方法，而热氧化制作工艺可包括临场蒸气产生(in-situ-steam-generation，ISSG)制作工艺或其他适合的热氧化方法。
然后，如图2至图3所示，可在栅极氧化物层14A与栅极氧化物层14B上分别形成一虚置栅极16A与一虚置栅极16B。在一些实施例中，虚置栅极16A与虚置栅极16B可由对同一材料层(例如虚置栅极材料层)进行图案化制作工艺而一并形成，而未被虚置栅极16A与虚置栅极16B在方向D1上覆盖的栅极氧化物层14A与栅极氧化物层14B可一并于此图案化制作工艺中被移除，但并不以此为限。上述的虚置栅极材料层可包括多晶硅或其他适合的虚置栅极材料，而在虚置栅极16A与虚置栅极16B形成之后可形成第一间隙子结构18A、第二间隙子结构18B、蚀刻停止层22、介电层24以及一介电层26。第一间隙子结构18A可形成在虚置栅极16A的侧壁与栅极氧化物层14A的侧壁上，而第二间隙子结构18B可形成在虚置栅极16B的侧壁与栅极氧化物层14B的侧壁上。第一间隙子结构18A可在水平方向(例如方向D2或/及方向D3)上围绕虚置栅极16A以及栅极氧化物层14A，而第二间隙子结构18B可在水平方向(例如方向D2或/及方向D3)上围绕虚置栅极16B以及栅极氧化物层14B。换句话说，虚置栅极16A以及栅极氧化物层14A可被视为位于被第一间隙子结构18A围绕的第一沟槽TR1中且可将第一沟槽TR1填满，而虚置栅极16B以及栅极氧化物层14B可被视为位于被第二间隙子结构18B围绕的第二沟槽TR2中且可将第二沟槽TR2填满，但并不以此为限。此外，介电层26可形成在介电层24上，且介电层26与介电层24可分别由不同的制作工艺形成而具有不同的材料特性。举例来说，在一些实施例中，介电层24可通过流动式化学气相沉积(flowable chemicalvapor deposition，FCVD)制作工艺形成而具有较佳的填隙效果，而介电层26可通过高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，HDP-CVD)制作工艺形成，但并不以此为限。
在一些实施例中，可对用以形成第一间隙子结构18A与第二间隙子结构18B的材料、蚀刻停止层22以及介电层26进行一平坦化制作工艺而将虚置栅极16A与虚置栅极16B的顶部暴露出。然后，如图3与图4所示，可将虚置栅极16A移除而暴露出栅极氧化物层14A。换句话说，虚置栅极16A是在虚置栅极16B以及第二间隙子结构18B形成之后被移除。在一些实施例中，可形成一图案化掩模层28覆盖第二区R2上的各材料层，用以避免第二区R2上的虚置栅极16B与虚置栅极16A一并被移除。图案化掩模层28可包括图案化光致抗蚀剂或其他适合的掩模材料，而在虚置栅极16A被移除之后可将图案化掩模层28移除。如图4至图7所示，在虚置栅极16A被移除之后，可在栅极氧化物层14A上形成栅极氧化物层30A。
形成栅极氧化物层30A的方法可包括但并不限于下列步骤。如图4与图5所示，在移除虚置栅极16A之后，可在半导体基底10上形成一氧化物层30，氧化物层30的一部分可共形地形成在第一沟槽TR1中，且氧化物层30的另一部分可形成在第一沟槽TR1之外，例如形成在第一区R1上的介电层26上以及形成在第二区R2上的虚置栅极16B、第二间隙子结构18B以及介电层26上，但并不以此为限。形成在第一沟槽TR1中的氧化物层30可被视为上述的栅极氧化物层30A，氧化物层30可通过一沉积制作工艺92而形成，故栅极氧化物层30A也可被视为通过沉积制作工艺92而形成。在一些实施例中，沉积制作工艺92可包括原子层沉积(atomic layer deposition，ALD)制作工艺或其他适合的沉积方式。然后，如图5与图6所示，在沉积制作工艺92之后，可在氧化物层30上形成虚置栅极材料32，虚置栅极材料32可包括多晶硅或其他适合的材料，虚置栅极材料32的一部分可形成在第一沟槽TR1中，而虚置栅极材料32的另一部分可形成在第一沟槽TR1之外。然后，如图6与图7所示，可进行一平坦化制作工艺93，用以移除位于第一沟槽TR1之外的氧化物层30与虚置栅极材料32。在一些实施例中，第一沟槽TR1可被栅极氧化物层14A、氧化物层30以及虚置栅极材料32填满，在平坦化制作工艺93之后保留在第一沟槽TR1内的虚置栅极材料32可成为虚置栅极32A，而在平坦化制作工艺93之后保留在第一沟槽TR1内的氧化物层30可成为栅极氧化物层30A。因此，虚置栅极32A可被视为形成在栅极氧化物层30A上，而第一间隙子结构18A可在水平方向(例如方向D2或/及方向D3)上围绕虚置栅极32A、栅极氧化物层30A以及栅极氧化物层14A。在一些实施例中，介电层26的一部分、蚀刻停止层22的一部分、第一间隙子结构18A的一部分、第二间隙子结构18B的一部分以及虚置栅极16B的一部分可一并被平坦化制作工艺93移除，但并不以此为限。值得说明的是，在移除位于第一沟槽TR1之外的氧化物层30时，第二区R2上的栅极氧化物层14B可被虚置栅极16B以及第二间隙子结构18B覆盖而达到保护效果，由此可降低移除氧化物层30的制作工艺(例如平坦化制作工艺93)对栅极氧化物层14B产生负面影响而改善栅极氧化物层14B的材料状况或/及厚度控制。
如图7与图8所示，在平坦化制作工艺93之后，可将虚置栅极16B与虚置栅极32A移除而分别暴露出第一沟槽TR1中的栅极氧化物层30A(例如上述的栅极氧化物层30A的第二部分)以及第二沟槽TR2中的栅极氧化物层14B。然后，如图7、图8以及图1所示，在移除虚置栅极16B与虚置栅极32A之后，可在第一沟槽TR1中形成第一高介电常数介电层42A、第一导电层44A、第一栅极电极46A以及第一盖层48A，并可在第二沟槽TR2中形成第二高介电常数介电层42B、第二导电层44B、第二栅极电极46B以及第二盖层48B，由此形成如图1所示的半导体结构100。在一些实施例中，可在形成第一高介电常数介电层42A、第二高介电常数介电层42B、第一导电层44A、第二导电层44B、第一栅极电极46A以及第二栅极电极46B的制作工艺中进行回蚀刻制作工艺，而此回蚀刻制作工艺可对第一栅极电极46A以及第二栅极电极46B的材料具有相对较低的蚀刻速率，故在回蚀刻制作工艺之后可使栅极氧化物层30A、第一高介电常数介电层42A以及第一导电层44A的上表面在方向D1上低于第一栅极电极46A的上表面，并可使第二高介电常数介电层42B以及第二导电层44B的上表面在方向D1上低于第二栅极电极46B的上表面，但并不以此为限。此外，在一些实施例中，可通过在第一沟槽TR1与第二沟槽TR2中填入绝缘材料，并对此绝缘材料进行平坦化制作工艺而形成第一盖层48A与第二盖层48B，且蚀刻停止层22的一部分、第一间隙子结构18A的一部分、第二间隙子结构18B的一部分以及介电层26可一并被此平坦化制作工艺移除，但并不以此为限。
通过上述的制作方法，可形成如图1中所示的半导体结构100，其中第一栅极结构GS1形成在第一主动结构10A上，而第二栅极结构GS2形成在第二主动结构10B上，且第一栅极结构GS1的结构组成可不同于第二栅极结构GS2的结构组成。值得说明的是，在本发明中，形成第一栅极结构GS1与第二栅极结构GS2的方法可包括但并不限于上述图2至图8所示的制作步骤。换句话说，也可视设计需要而使用其他方法形成如图1中所示的半导体结构100。在第一栅极结构GS1中，可利用栅极氧化物层30A增加在第一栅极结构GS1中的栅极氧化物层的总厚度，由此符合所对应的半导体元件的设计要求。此外，通过上述的制作方法，可避免为了形成较厚的栅极氧化物层而对主动结构产生过度破坏或/及可避免为了将特定区域中的部分栅极氧化物层移除(例如上述图6至图7中将第二区域R2上的氧化物层30移除的步骤)而对保留在此区域中的栅极氧化物层产生破坏，故可因此达到提升制作工艺良率的效果。
综上所述，在本发明的半导体结构以及其制作方法中，可利用不同方法形成栅极氧化物层以使不同区域的栅极结构中可具有不同厚度的栅极氧化物层而符合对应的半导体元件设计要求。此外，通过本发明的制作方法，也可降低相关制作工艺的负面影响，进而可提升制作工艺良率或/及提升产品操作表现。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体结构，包括：
半导体基底，包括第一主动结构；
第一栅极结构，设置在该第一主动结构上，其中该第一栅极结构包括：
第一栅极氧化物层，该第一栅极氧化物层在该第一栅极结构的剖视图中具有U字形结构；以及
第一高介电常数介电层，设置在该第一栅极氧化物层上；以及
第一间隙子结构，设置在该第一栅极结构的侧壁上，其中该第一栅极氧化物层的第一部分在水平方向上位于该第一间隙子结构与该第一高介电常数介电层之间。
2.如权利要求1所述的半导体结构，其中该第一栅极氧化物层的该第一部分在该水平方向上被夹设在该第一间隙子结构与该第一高介电常数介电层之间。
3.如权利要求2所述的半导体结构，其中该第一栅极氧化物层的该第一部分在该水平方向上与该第一间隙子结构以及该第一高介电常数介电层直接连接。
4.如权利要求1所述的半导体结构，其中该第一栅极结构还包括：
第二栅极氧化物层，其中该第一栅极氧化物层设置在该第二栅极氧化物层上，且该第一栅极氧化物层的第二部分在垂直方向上被夹设在该第一高介电常数介电层以及该第二栅极氧化物层之间。
5.如权利要求4所述的半导体结构，其中该第一栅极氧化物层的该第二部分与该第一高介电常数介电层以及该第二栅极氧化物层直接连接。
6.如权利要求4所述的半导体结构，还包括：
第二栅极结构，其中该半导体基底还包括第二主动结构，该第二栅极结构设置在该第二主动结构上，且该第二栅极结构包括：
第三栅极氧化物层；以及
第二高介电常数介电层，设置在该第三栅极氧化物层上，其中该第三栅极氧化物层与该第二主动结构以及该第二高介电常数介电层直接连接。
7.如权利要求6所述的半导体结构，其中该第三栅极氧化物层在垂直方向上的厚度小于该第一栅极氧化物层与该第二栅极氧化物层在该垂直方向上的总厚度。
8.如权利要求6所述的半导体结构，还包括：
第二间隙子结构，设置在该第二栅极结构的侧壁上，其中该第二高介电常数介电层与该第二间隙子结构直接连接。
9.如权利要求1所述的半导体结构，其中该第一栅极结构还包括：
栅极电极，设置在该第一高介电常数介电层上，其中该第一高介电常数介电层包围该栅极电极的至少一部分。
10.如权利要求9所述的半导体结构，其中该第一栅极氧化物层的该第一部分的上表面在垂直方向上低于该栅极电极的上表面且高于该栅极电极的底表面。
11.如权利要求1所述的半导体结构，其中该第一栅极氧化物层的该第一部分的上表面在垂直方向上低于该第一间隙子结构的上表面。
12.如权利要求1所述的半导体结构，其中该第一栅极氧化物层的厚度大于该第一高介电常数介电层的厚度。
13.如权利要求1所述的半导体结构，其中该第一主动结构包括鳍状半导体结构。
14.一种半导体结构的制作方法，包括：
提供半导体基底，该半导体基底包括第一主动结构；
在该第一主动结构上形成第一栅极结构，其中该第一栅极结构包括：
第一栅极氧化物层，在该第一栅极结构的剖视图中具有U字形结构；以及
第一高介电常数介电层，设置在该第一栅极氧化物层上；以及
形成第一间隙子结构，其中该第一间隙子结构设置在该第一栅极结构的侧壁上，且该第一栅极氧化物层的第一部分在水平方向上位于该第一间隙子结构与该第一高介电常数介电层之间。
15.如权利要求14所述的半导体结构的制作方法，其中形成该第一栅极结构的方法包括：
在该第一主动结构上形成第二栅极氧化物层；
在该第二栅极氧化物层上形成第一虚置栅极，其中该第一间隙子结构是在形成该第一虚置栅极的步骤之后形成，且该第一间隙子结构在该水平方向上围绕该第一虚置栅极以及该第二栅极氧化物层；
在形成该第一间隙子结构的步骤之后，移除该第一虚置栅极；
在该第一虚置栅极被移除之后，在该第二栅极氧化物层上形成该第一栅极氧化物层；以及
在该第一栅极氧化物层上形成第二虚置栅极，其中该第一间隙子结构在该水平方向上围绕该第二虚置栅极、该第一栅极氧化物层以及该第二栅极氧化物层。
16.如权利要求15所述的半导体结构的制作方法，其中该第一栅极氧化物层是通过原子层沉积制作工艺而形成，且该第二栅极氧化物层是通过对该第一主动结构进行氧化制作工艺而形成。
17.如权利要求15所述的半导体结构的制作方法，其中形成该第一栅极氧化物层的方法包括：
在该半导体基底上形成氧化物层，其中该氧化物层的一部分共形地形成在第一沟槽中，该第一沟槽被该第一间隙子结构围绕，且该氧化物层的另一部分形成在该第一沟槽之外；以及
进行平坦化制作工艺，用以移除位于该第一沟槽之外的该氧化物层。
18.如权利要求17所述的半导体结构的制作方法，其中形成该第一栅极结构的该方法还包括：
在该平坦化制作工艺之前，在该氧化物层上形成虚置栅极材料，其中该虚置栅极材料的一部分形成在该第一沟槽中，且该虚置栅极材料的另一部分形成在该第一沟槽之外，位于该第一沟槽之外的该虚置栅极材料被该平坦化制作工艺移除，且在该平坦化制作工艺之后位于该第一沟槽中的该虚置栅极材料成为该第二虚置栅极。
19.如权利要求17所述的半导体结构的制作方法，还包括：
形成第二栅极结构，其中该半导体基底还包括第二主动结构，该第二栅极结构形成在该第二主动结构上，且该第二栅极结构包括：
第三栅极氧化物层；以及
第二高介电常数介电层，设置在该第三栅极氧化物层上，其中该第三栅极氧化物层与该第二主动结构以及该第二高介电常数介电层直接连接。
20.如权利要求19所述的半导体结构的制作方法，其中形成该第二栅极结构的方法包括：
在该第三栅极氧化物层上形成第三虚置栅极；
在该第三虚置栅极的侧壁与该第三栅极氧化物层的侧壁上形成第二间隙子结构，其中该第一虚置栅极是在该第三虚置栅极以及该第二间隙子结构形成之后被移除；以及
在该平坦化制作工艺之后，将该第三虚置栅极移除，其中该第二高介电常数介电层是在该第三虚置栅极被移除之后形成，且该第二高介电常数介电层形成在被该第二间隙子结构围绕的第二沟槽中。
CN202211286054.XA 2022-09-23 2022-10-20 半导体结构以及其制作方法 Pending CN117810225A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW111136126A TW202414680A (zh) 2022-09-23 半導體結構以及其製作方法
TW111136126 2022-09-23

Publications (1)

Publication Number Publication Date
CN117810225A true CN117810225A (zh) 2024-04-02

Family

ID=90359886

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211286054.XA Pending CN117810225A (zh) 2022-09-23 2022-10-20 半导体结构以及其制作方法

Country Status (3)

Country Link
US (1) US20240105809A1 (zh)
KR (1) KR20240041785A (zh)
CN (1) CN117810225A (zh)

Also Published As

Publication number Publication date
KR20240041785A (ko) 2024-04-01
US20240105809A1 (en) 2024-03-28

Similar Documents

Publication Publication Date Title
CN102169829B (zh) 防止接触孔金属伸入栅极的集成电路结构及其方法
TWI712084B (zh) 半導體裝置以及其製作方法
CN106803484B (zh) 半导体元件及其制作方法
KR102078187B1 (ko) 반도체 장치 및 그 제조 방법
TW201913819A (zh) 半導體元件
CN116705613A (zh) 半导体元件及其制作方法
US10998324B2 (en) Semiconductor device comprising work function metal pattern in boundary region and method for fabricating the same
WO2010095186A1 (ja) 半導体装置及びその製造方法
KR20140075875A (ko) 반도체 소자
TW201732899A (zh) 半導體元件、鰭式場效電晶體元件及其形成方法
US20180366553A1 (en) Methods of forming an air gap adjacent a gate structure of a finfet device and the resulting devices
US20180047638A1 (en) Semiconductor structures and fabrication methods thereof
US11201241B2 (en) Vertical field effect transistor and method of manufacturing a vertical field effect transistor
CN114188409A (zh) 半导体装置以及其制作方法
US11942536B2 (en) Semiconductor device having channel structure with 2D material
US20220399331A1 (en) Semiconductor integrated circuit device and manufacturing method thereof
CN117810225A (zh) 半导体结构以及其制作方法
TW202218155A (zh) 半導體裝置
TW202209414A (zh) 半導體裝置
CN109065445B (zh) 金属栅极结构的制造方法
TW202414680A (zh) 半導體結構以及其製作方法
EP4333064A1 (en) Semiconductor device including channel structure
US20240014264A1 (en) Single diffusion break
CN219644493U (zh) 存储器装置
TWI834945B (zh) 記憶體元件及其製作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination