TW201913819A - 半導體元件 - Google Patents

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Abstract

半導體元件包括半導體基板、自半導體基板延伸之第一及第二元件鰭片、及設置在半導體基板上及在第一與第二元件鰭片之間的填充鰭片，其中填充鰭片具有開口。半導體元件進一步包括自第一元件鰭片之通道區域穿過開口連續地延伸至第二元件鰭片之通道區域的第一閘極結構。

Description

半導體元件
本發明實施例係關於一種半導體元件，特別是一種傳導層於閘極、複數個源極/汲極區域及/或基板之上的結構及其製造方法。
半導體積體電路(integrated circuit；IC)行業已經經歷了指數成長。積體電路材料及設計之技術進步已經生產了數代積體電路，其中每一代都具有比上一代更小及更複雜的電路。在積體電路進化的過程中，幾何尺寸(即，用製造製程可製造之最小元件(或導線))減小之同時，功能密度(即，單位晶片面積之互連元件之數目)大致上增加。這種縮小過程大致上藉由提高生產效率及降低相關的成本而提供益處。這種縮小亦增大了積體電路處理及製造之複雜性。
為了藉由增大閘極通道耦合、減小截止狀態電流及減少短通道效應(short-channel effect；SCE)來改良閘極控制，已經引入了多閘極元件。已引入之一個這種多閘極元件為鰭式場效應電晶體(fin field-effect transistor；FinFET)。鰭式場效應電晶體從自基板延伸之鰭式結構獲得其名稱，此鰭式結構在此基板上形成，及此基板用以形成場 效電晶體通道。鰭式場效應電晶體與習知互補金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)製程相容，以及他們的三維結構允許它們高度縮放，同時維持閘極控制及減輕短通道效應。例如，鰭式場效應電晶體製造製程可以包括金屬閘極沉積接著為後續金屬閘極切斷製程。有時，金屬閘極切斷製程可以導致層間介電(inter-layer dielectric；ILD)層損失及功函數金屬損傷，從而導致降低裝置可靠性。
本揭露之一實施態樣為一種半導體元件，包含半導體基板、填充鰭片、第一及第二元件鰭片及第一閘極結構。第一及第二元件鰭片自半導體基板延伸。填充鰭片設置於半導體基板上且在第一與第二元件鰭片之間，其中填充鰭片具有開口。第一閘極結構透過開口自第一元件鰭片之通道區連續地延伸至第二元件鰭片之通道區。
100‧‧‧工作件
102‧‧‧基板
104‧‧‧元件鰭片
104a‧‧‧元件鰭片
104b‧‧‧元件鰭片
104c‧‧‧元件鰭片
104d‧‧‧元件鰭片
106‧‧‧隔離特徵
106a‧‧‧第一隔離特徵層
106b‧‧‧第二隔離特徵層
108‧‧‧填充鰭片、虛設鰭片
108a‧‧‧填充鰭片
108b‧‧‧填充鰭片、虛設鰭片
110‧‧‧通道區域
112‧‧‧源極/汲極特徵
114‧‧‧閘極堆疊
116‧‧‧閘極介電層
118‧‧‧閘電極、閘電極層
120‧‧‧鰭式場效應電晶體(fin field-effect transistor；FinFET)
120a‧‧‧鰭式場效應電晶體
120b‧‧‧鰭式場效應電晶體
120c‧‧‧鰭式場效應電晶體
120d‧‧‧鰭式場效應電晶體
120e‧‧‧鰭式場效應電晶體
120f‧‧‧鰭式場效應電晶體
120g‧‧‧鰭式場效應電晶體
120h‧‧‧鰭式場效應電晶體
122‧‧‧開口、溝槽
122a‧‧‧開口
122b‧‧‧開口
124‧‧‧底表面
124a‧‧‧底表面
124b‧‧‧底表面
125‧‧‧頂表面
126‧‧‧輸入/輸出(input/output；I/O)氧化物層
200‧‧‧方法
202‧‧‧方框
204‧‧‧方框
206‧‧‧方框
208‧‧‧方框
210‧‧‧方框
212‧‧‧方框
214‧‧‧方框
216‧‧‧方框
218‧‧‧方框
226‧‧‧方框
228‧‧‧方框
230‧‧‧方框
232‧‧‧方框
234‧‧‧方框
236‧‧‧方框
238‧‧‧方框
240‧‧‧方框
242‧‧‧方框
300‧‧‧工作件
302‧‧‧硬遮罩
304a‧‧‧溝槽
304b‧‧‧溝槽
304c‧‧‧溝槽
502‧‧‧介電材料
1102‧‧‧虛設閘極
1104‧‧‧虛設閘極層
1106‧‧‧閘極間隔物
1108‧‧‧虛設閘極硬遮罩
1108a‧‧‧第一硬遮罩層
1108b‧‧‧第二硬遮罩層
1302‧‧‧層間介電(inter-layer dielectric；ILD)層
1402‧‧‧硬遮罩
1404‧‧‧開口
1602‧‧‧介電材料
2108‧‧‧源極/汲極接觸
Depi‧‧‧距離
h‧‧‧高度
Hd1‧‧‧高度
Hd2‧‧‧高度
Hd3‧‧‧高度
Hf‧‧‧高度
Wd1‧‧‧寬度
Wd2‧‧‧寬度
Wd3‧‧‧寬度
Wf‧‧‧寬度
當結合附圖閱讀時，自以下詳細描述很好地理解本揭露之態樣。應強調，根據工業標準操作規程，各特徵並未按比例繪製且僅用於所繪示的之目的。事實上，為論述清楚，各特徵之大小可任意地增加或縮小。
第1A圖為根據本揭露之各態樣之工作件的透視圖。
第1B圖及第1C圖為根據本揭露之各態樣之在第1A圖中的工作件的橫剖面圖。
第2A圖及第2B圖為根據本揭露之各態樣之製造具有填充鰭片之工作件的方法的流程圖。
第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖及第10圖為根據本揭露之各態樣之在製造具有填充鰭片之工作件的方法於各種階段沿工作件之通道區域截取的橫剖面圖。
第11A圖為根據本揭露之各態樣之在製造具有填充鰭片之工作件的方法的階段處的工作件的透視圖。
第11B圖、第12圖、第14圖、第15圖、第16圖、第17圖、第18圖、第19圖、第20A圖為根據本揭露之各態樣之在製造具有填充鰭片之工作件的方法於各種階段沿第11A圖中的工作件的通道區域截取的橫剖面圖。
第11C圖、第13圖、第20B圖、第21圖為根據本揭露之各態樣之在製造具有填充鰭片的工作件的方法於各種階段沿第11A圖中之工作件的源極/汲極區截取之橫剖面圖。
第22A圖為根據本揭露之各態樣之另一工作件的透視圖。
第22B圖為根據本揭露之各態樣之在製造具有填充鰭片的工作件的方法於各種階段沿第22A圖中之工作件的通道區域截取之剖面圖。
應理解，以下揭示案提供許多不同實施例或例子，為實現本揭露之不同的特徵。下文描述之組件及排列之特定之實例為了簡化本揭露。當然，此等僅僅為實例且不意指限制。舉例而言，在隨後描述中在第二特徵上方或在第二特徵上第一特徵之形成可包括第一及第二特徵形成為直接接觸之實施例，以及亦可包括額外特徵可形成在第一及第二特徵之間，使得第一及第二特徵可不直接接觸之實施例。另外，本揭露在各實例中可重複元件符號及/或字母。此重複為出於簡易及清楚之目的，且本身不指示各實施例及/或結構之間之關係超過所指出範圍。
此外，在隨後在本揭露描述中在另一特徵上、連接至另一特徵及/或耦接至另一特徵之第一特徵之形成可包括特徵以直接接觸而形成之實施例，以及亦可包括額外特徵可形成在特徵之間，使得特徵可不直接接觸之實施例。另外，空間相對術語，例如，「下部」、「上部」、「水平」、「垂直」、「以上」、「上方」、「以下」、「在…之下」、「向上」、「向下」、「頂部」、「底部」等，以及其衍生詞(例如，「水平地」、「向下地」、「向上地」等)可在本文用以便於描述，以描述一個特徵相對另一特徵的關係。空間相對術語意圖覆蓋包括特徵之裝置的不同取向。
應注意，本揭露呈現在本文稱作鰭式場效應電晶體元件之多閘極電晶體或鰭式多閘極電晶體的形式的實施例。這種元件可以包括P型金氧氧化物半導體鰭式場效應電晶體元件或N型金氧氧化物半導體鰭式場效應電晶體元 件。鰭式場效應電晶體元件可為雙閘極元件、三閘極元件、塊元件、矽絕緣體(silicon-on-insulator；SOI)元件、及/或其他配置。一般技藝者可以識別可受益於本揭露之態樣的半導體元件之其他實施例。例如，如本文描述之一些實施例亦可應用至全捲繞閘極(gate-all-around；GAA)元件、Ω閘極(Ω-gate)元件或π閘極(π-gate)元件。
本揭露大致係關於半導體元件及製造。更特定而言，一些實施例係關於與元件鰭片一起形成介電填充鰭片。藉由在元件鰭片之間插入額外填充鰭片，改良鰭片密度之均勻性並提供更好結構保真度。在一些實例中，將這些填充鰭片(其亦可稱作虛設鰭片)添加至無元件鰭片之區域。填充鰭片可能會浮動，並且與它們功能對應物相反，即，它們大致對電路之操作沒有影響。如下文描述，填充鰭片可以進一步在形成於相鄰元件鰭片上之閘極堆疊之間提供電絕緣及/或經由形成於填充鰭片上之開口(例如，溝槽或凹口)提供閘極互連特徵。
本揭露之實施例提供各優勢，但是應理解，其他實施例可提供不同優勢，在本文中不一定論述所有優勢，以及無特定優勢對所有實施例為必需。在至少一些實施例中，填充鰭片提供用於相鄰元件鰭片之結構支撐件，諸如增大鰭片密度及減輕源極/汲極(source/drain；S/D)接觸金屬拉進層間介電(ILD)層或淺溝槽隔離(shallow trench isolation；STI)特徵中的情況(在鰭片密度低時可能發生)。此外，在本揭露之至少一些實施例中，填充鰭片之結 構實質上可避免由金屬閘電極製造製程中之金屬閘極切斷製程導致的層間介電層損失及功函數金屬損傷。金屬閘電極製造製程可包括金屬層沉積及隨後的金屬層切斷製程。有時，金屬層切斷製程可能導致過度蝕刻元件鰭片之底部，從而導致層間介電層損失及功函數金屬損傷，引起閾值電壓變換及元件可靠性降低。
第1A圖為根據本揭露之各態樣之工作件100之部分的透視圖。為清晰及更好地說明本揭露之原理起見，簡化了第1A圖。額外特徵可併入工作件100，及下文描述之特徵之一些可在工作件100之其他實施例中替換或除去。第1B圖及第1C圖分別指沿通道區域(例如，沿X-X’線)及縱向中之填充鰭片區(例如，沿Y-Y’線)截取的截面部分。在本文一起描述第1A圖、第1B圖及第1C圖。
工作件100包括具有一或多個元件鰭片104(例如，元件鰭片104a、元件鰭片104b、元件鰭片104c及元件鰭片104d)之基板102，此一或多個元件鰭片104在此基板上形成並藉由隔離特徵106分隔。元件鰭片104亦與填充鰭片108(例如，填充鰭片108a及填充鰭片108b)交錯。元件鰭片104表示為任何抬起特徵，而同時所繪示的之實施例包括鰭式場效應電晶體元件鰭片104，另外實施例則包括在基板102上形成之其他抬起之主動及被動元件。在所繪示的實施例中，元件鰭片104自基板102延伸。
隔離特徵106圍繞元件鰭片104之底部部分。在一些實施例中，隔離特徵106為淺溝槽隔離(STI)特徵。隔 離特徵106可以包括一或多個子層(例如，隔離特徵層106a及隔離特徵層106b)。每個子層可以包括相同的或不同的介電材料組成。在所繪示的實施例中，隔離特徵層106b圍繞填充鰭片108a之底部部分，以及隔離特徵層106a及隔離特徵層106b兩者圍繞填充鰭片108b之底部部分。
在一些實施例中，填充鰭片108b之底表面在隔離特徵106之頂表面以下約30奈米至約60奈米的範圍。在一些實施例中，填充鰭片108b之底表面在填充鰭片108a之底表面以上。元件鰭片104及填充鰭片108可以具有大致上相同之寬度，諸如在約4奈米至約8奈米之範圍中。自元件鰭片104之一個至相鄰填充鰭片108的距離可在約8奈米至約19奈米之範圍中，諸如在一個實例中自約8奈米至約16奈米，或在另一實例中自約12奈米至約19奈米。
在一些實施例中，元件鰭片104包括通道區域110設置於一對相對的源極/汲極特徵112之間。穿過通道區域110之載流子(N通道鰭式場效應電晶體為電子及P通道鰭式場效應電晶體為電洞)的流量藉由電壓控制，此電壓被施加至鄰近於並外包裹通道區域110中之元件鰭片104的閘極堆疊114。在各實施例中，閘極堆疊114為多層結構。閘極堆疊114可以包括閘極介電層116及閘電極層118。在一些實施例中，閘極堆疊114另外包括輸入/輸出(input/output；I/O)氧化物層126。在一些實施例中，閘電極層118可以為多晶矽層或金屬閘電極層。在所繪示的實施 例中，閘電極層118為金屬閘電極層，其進一步包括多個層，諸如功函數金屬層及金屬填充層。
在所繪示的實施例中，通道區域110抬升高於基板102之平面(且形成於其上)及隔離特徵106。因此，在元件鰭片104上形成之電路元件可稱作「非平面」元件。相較於平面元件，抬起的通道區域110提供了更大的表面積相鄰於閘極堆疊114。這強化在閘極堆疊114與通道區域110之間之電磁場交互作用，可減小與較小元件有關之漏電及短通道效應。因而在多個實施例中，鰭式場效應電晶體及其他非平面元件能比他們的平面對應元件以低能耗的方式傳遞更好的效能。
在所繪示的實施例中，工作件100包括沿Y方向縱向取向之四個元件鰭片104、沿Y方向縱向取向之兩個填充鰭片108、及沿垂直於Y方向之X方向縱向取向之兩個閘極堆疊114。提供第1A至1C圖中之工作件100以用於說明之目的且並不一定將本揭露之實施例限於任何數目之元件鰭片、填充鰭片及閘極堆疊，或任何配置之結構或區域。在元件鰭片104與閘極堆疊114之每個交叉點處，形成鰭式場效應電晶體120(例如，鰭式場效應電晶體120a至鰭式場效應電晶體120h)。
填充鰭片108在元件鰭片104以上向上延伸。在各實施例中，填充鰭片108及閘極堆疊114之頂表面大致上共面。因此，填充鰭片108將閘極堆疊114分成若干部分。在虛設鰭片108之同一側面上的鰭式場效應電晶體120在同 一部分中共用閘極堆疊114，這些鰭式場效應電晶體之閘極堆疊電耦接，諸如在所繪示的實施例中之鰭式場效應電晶體120a及鰭式場效應電晶體120b。在填充鰭片108之不同側面上的鰭式場效應電晶體120在不同部分中具有閘極堆疊114，這些鰭式場效應電晶體之閘極堆疊電隔離，諸如藉由虛設鰭片108b分隔之鰭式場效應電晶體120g與鰭式場效應電晶體120h之間的閘極堆疊114。因為填充鰭片可以在閘極堆疊部分之間提供電絕緣，所以它們亦可稱作隔離鰭片。填充鰭片108b與填充鰭片108a之間的差異為填充鰭片108b具有開口122，其自填充鰭片108b之一個側壁延伸至填充鰭片108b之另一側壁。開口122允許閘極堆疊114自虛設鰭片108b之一側上的鰭式場效應電晶體120之通道區域110延伸至在虛設鰭片108b之相對側上的另一鰭式場效應電晶體120之通道區域110，從而在這兩個鰭式場效應電晶體(諸如在所繪示的實施例中之鰭式場效應電晶體120c及鰭式場效應電晶體120d)之間提供電互連。開口122中之閘極堆疊114(如在第1B圖中之虛線之間的區域中所示)亦可稱作在兩個相鄰鰭式場效應電晶體之間的閘極互連。在一些實施例中，開口122經打開為穿過填充鰭片108b之側壁的孔穴，其由開口122之全部邊緣上之虛設鰭片108b圍繞。在所繪示的實施例中，開口122形成於填充鰭片108b之頂表面上。在這種情況下，開口122可認為係溝槽或凹口。
在一實例中，根據開口122之深度，開口122之底表面124可高於元件鰭片104之頂表面125。在又一實 例中，開口122之底表面124低於元件鰭片104之頂表面125。在各實施例中，開口122具有在約15奈米至約40奈米之範圍中的深度。在一些實施例中，開口122之側壁及底表面被閘極介電層116所直接覆蓋。在另外一些實施例中，虛設鰭片108之側壁亦被閘極介電層116所直接覆蓋。在所繪示的實施例中，虛設鰭片108之側壁及元件鰭片104之頂表面及側壁被輸入/輸出(I/O)氧化物層126所直接覆蓋。輸入/輸出氧化物層126包括經配置以提供保護而免於發生靜電放電(ESD)事件之氧化物層。輸入/輸出氧化物層126可以包括不同於閘極介電層116之材料組成。
如在下文詳細所繪示的，填充鰭片108a及填充鰭片108b及開口122可以在形成閘極堆疊114之前形成，從而允許閘極堆疊114在鰭式場效應電晶體120之通道區域110之間均勻地延伸並減輕在傳統上金屬閘極切斷製程中導致的功函數金屬損傷。
另外，如在第1A至1C圖中所繪示的之半導體結構可為在處理積體電路過程中製造的中間元件或其部分，其可以包含靜態隨機存取記憶體(static random access memory；SRAM)及/或邏輯電路、諸如電阻器、電容器及電感器之被動元件，及諸如P型場效電晶體(field effect transistors；PFETs)、N型場效電晶體之主動元件，諸如鰭式場效應電晶體、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistors；MOSFETs)、互補金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極電晶體之多閘極FET、高壓電晶體、高頻電晶體、其他記憶體單元及其組合。
第2A圖及第2B圖為根據本揭露之各態樣之製造具有虛設鰭片之工作件300的方法200的流程圖。工作件300可以在許多方面大致上類似於第1A至1C圖之工作件100。應理解，額外步驟可在方法200之前、在方法200期間及在方法200之後提供，及對於其他實施例之方法200可替換或除去所描述之一些步驟。在下文結合第3圖至第20B圖描述方法200。第3圖至第10圖所繪示的根據本揭露之各態樣之在製造具有填充鰭片的工作件300的方法200於各階段的工作件300的橫剖面圖。第11A圖至第11C圖所繪示的虛設閘極在其上形成之後的工作件300的透視圖及橫剖面圖。第12圖至第20B圖為根據本揭露之態樣之在製造的各階段期間沿第11A圖之通道區域(例如，沿B-B’線)或者源極/汲極區(例如，沿C-C’線)截取的工作件300的部分的橫剖面圖。
首先參照第2A圖之方框202及第3圖，接收包括要在其上形成鰭片之基板102的工作件300。在各實例中，基板102包括元素(單元素)半導體，諸如在晶體結構中之矽或鍺；化合物半導體，諸如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；非半導體材料，諸如鈉鈣玻璃、熔凝矽石、熔凝石英、及/或氟化鈣(CaF2)；及/或其組合。
基板102組成可以為均勻的或可以包括各種層，其中一些可以經選擇性蝕刻以形成鰭片。層可以具有類似或不同組成，及在不同實施例中，一些基板層具有不均勻組成以誘導元件應變從而調諧元件效能。多層基板之實例包括矽絕緣體(silicon-on-insulator；SOI)基板102。在一些這種實例中，基板102之層可以包括絕緣體，諸如氧化矽、氮化矽、氮氧化矽、碳化矽、及/或其他適宜絕緣體材料。
參照第2A圖之方框204及繼續參照第3圖，方法200係對基板102進行圖案化以形成自基板102延伸之一或多個元件鰭片104。這可以包括在基板102上形成硬遮罩302及圖案化基板102以界定元件鰭片104。硬遮罩302可以包括介電質，諸如氧化矽、氮化矽、氮氧化矽、及/或碳化矽，以及在例示性的實施例中，第一硬遮罩302包括氮化矽。硬遮罩302可以形成至任何適宜厚度以及可以藉由任何適宜製程(包括熱生長、化學氣相沉積(chemical vapor deposition；CVD)、高密度電漿化學氣相沉積(high-density plasma CVD；HDP-CVD)、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic-layer deposition；ALD)及/或其他適宜沉積製程)形成。
為圖案化硬遮罩302，方框204可以包括諸如光微影及蝕刻之各種製程。光微影製程可以包括在基板102上方形成光阻(未繪示)。示範性光阻包括對諸如紫外線光、深度紫外線(deep ultraviolet；DUV)輻射、及/或極紫外線 (EUV)輻射之輻射敏感的光敏材料。對工作件300執行微影曝光，將光阻之選擇區域暴露於輻射下。此暴露導致化學反應在光阻之曝光區域中發生。在曝光之後，將顯影劑施用於光阻。在正光阻顯影製程之情況下，顯影劑溶解或去除曝光區域，或者在負光阻顯影製程之情況下，可溶解或去除未曝光區域。適宜正顯影劑包括氫氧化四甲基銨(TMAH)、氫氧化鉀(KOH)及氫氧化鈉(NaOH)，及適宜負顯影劑包括諸如乙酸正丁酯、乙醇、己烷、苯及甲苯之溶劑。在顯影光阻之後，硬遮罩302之暴露部分可以藉由蝕刻製程去除，諸如濕式蝕刻、乾式蝕刻、活性離子蝕刻(Reactive Ion Etching；RIE)、灰化、及/或其他蝕刻方法，從而產生圖案化之硬遮罩302。在蝕刻之後，可以去除光阻。
隨後，使用圖案化硬遮罩302蝕刻基板102以界定元件鰭片104。蝕刻製程可以包括任何適宜蝕刻技術，諸如濕式蝕刻、乾式蝕刻、活性離子蝕刻、灰化、及/或其他蝕刻方法。在一些實施例中，蝕刻包括具有不同蝕刻化學劑之多個蝕刻步驟，各針對基板102之特定材料及各經選擇以防蝕刻硬遮罩302。例如，乾式蝕刻製程可以實施含氧氣體、含氟氣體(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴氣體(例如，HBr及/或CHBR3)、含碘氣體、其他適宜氣體及/或電漿、及/或其組合。例如，濕式蝕刻製程可以包含在稀釋氫氟酸(DHF)；氫氧化鉀(KOH)溶液；氨水；含有氫氟酸(HF)、硝酸(HNO3)及/或乙酸(CH3COOH)之溶液 中；或其他適宜濕式蝕刻劑中蝕刻。半導體層之剩餘部分變成元件鰭片104，從而界定元件鰭片104之間的溝槽304，諸如在所繪示的實施例中之溝槽304a至溝槽304c。
在所繪示的實施例中，硬遮罩302界定在其間具有不同間距之四個元件鰭片104，儘管在另外實例中，硬遮罩302可以界定具有任何適宜間距之任何數目的元件鰭片104。在元件鰭片具有寬間距之區域中，鰭片密度變低，諸如在元件鰭片104b、元件鰭片104c與元件鰭片104d之間。為解決這個問題，填充鰭片可以形成於這種區域中以增大鰭片密度。較高鰭片密度的益處之一為它向元件鰭片及要在元件鰭片上形成之特徵提供更好的支撐，諸如S/D接觸金屬，其可能會有金屬拉進寬間距分隔之元件鰭片之間的區域中的影響。後續製程在如在方框206至方框212中所繪示之元件鰭片104之間形成填充鰭片。
參照第2A圖之方框206及第4圖，溝槽304充滿介電材料以形成隔離特徵106，諸如淺溝槽隔離特徵(STI)。隔離特徵106可以包括多個層，諸如作為多個層之一在第4圖中描述之第一隔離特徵層106a。用於第一隔離特徵層106a之適宜介電材料包括氧化矽、氮化矽、碳化矽、氟矽玻璃(FSG)、低介電常數(low-k)介電材料、及/或其他適宜介電材料。介電材料可以藉由包括熱生長、化學氣相沉積、高密度電漿化學氣相沉積、物理氣相沉積、原子層沉積及/或旋塗方法之任何適用技術而沉積。在所繪示的實施例 中，第一隔離特徵層106a沉積為共形層，從而覆蓋各元件鰭片104。可以使用共形沉積方法，諸如原子層沉積製程。
溝槽304之寬度在沉積第一隔離特徵層106a之後變得更狹小。將在下文所繪示的是，填充鰭片將會形成於這些溝槽之一些中。相對而言，在元件鰭片104之間具有相對狹小間距之一些溝槽(諸如溝槽304a)可以藉由第一隔離特徵層106a填補，因而沒有填充鰭片形成於這個溝槽中。一些溝槽可以具有大致上與元件鰭片104之寬度相同的減小寬度，諸如溝槽304b。在元件鰭片104之間具有相對寬間距之一些溝槽可以仍然具有大縫隙，諸如溝槽304c。隔離特徵106之額外層可以充滿溝槽304c中以進一步減小縫隙，諸如要在下文描述之第二隔離特徵層106b。隔離特徵106之額外層亦有助於界定填充鰭片在溝槽中之位置。
參照第2A圖之方框208及第5圖，圖案化之介電材料502形成於工作件300上，從而覆蓋溝槽304c以在內部沉積隔離特徵106之額外層。用於介電材料502之適宜介電材料包括氧化矽、氮化矽、碳化矽及/或其他適宜介電材料。選擇對第一隔離特徵層106a具有蝕刻選擇性的介電材料502。介電材料502可以藉由包括熱生長、化學氣相沉積、高密度電漿化學氣相沉積、物理氣相沉積、原子層沉積及/或旋塗方法之任何適用技術而沉積。在一個這種實施例中，化學氣相沉積製程用以沉積可流動的介電材料，此可流動介電材料包括介電質組分及液體或半流體狀態之溶劑兩者。固化過程是用以驅散溶劑，保留介電材料502處在其固態中。 在沉積之後，可以執行化學機械平坦化(Chemical Mechanical Planarization；CMP)製程以去除多餘介電材料。可以執行光微影製程以圖案化介電材料502。光微影製程包括在介電材料502上方形成光阻、將光阻曝光以界定各種幾何形狀之圖案、執行曝光後烘烤製程、以及顯影光阻以形成遮罩元件。在顯影光阻之後，可以藉由蝕刻製程，諸如濕式蝕刻、乾式蝕刻、活性離子蝕刻、灰化及/或其他蝕刻方法，去除介電材料502之暴露部分。在蝕刻之後，可以去除光阻。圖案化之介電材料502暴露第一隔離特徵層106a之部分。
參照第2A圖之方框208及第6圖，第一隔離特徵層106a之暴露部分藉由蝕刻製程去除，諸如濕式蝕刻、乾式蝕刻、活性離子蝕刻、灰化及/或其他蝕刻方法。藉由選擇針對第一隔離特徵層106a之材料組成同時抗蝕刻介電材料502的蝕刻劑，溝槽304c保持由介電材料502覆蓋，並且暴露相鄰於溝槽304a及溝槽304b的元件鰭片104。在去除第一隔離特徵層106a之暴露部分之後，藉由適宜的蝕刻劑去除介電材料502。
參照第2A圖之方框210及第7圖，第二隔離特徵層106b形成於工作件300以上，從而覆蓋暴露的元件鰭片104及保留的第一隔離特徵層106a。用於第二隔離特徵層106b之適宜介電材料包括半導體氧化物、半導體氮化物、半導體碳化物、氟矽玻璃(FSG)、低介電常數介電材料、及/或其他適宜介電材料。介電材料可以藉由包括熱生長、化 學氣相沉積、高密度電漿化學氣相沉積、物理氣相沉積、原子層沉積及/或旋塗方法之任何適用技術而沉積。在多方面，第二隔離特徵層106b可以大致上類似於第一隔離特徵層106a，以及可以對工作件300執行類似沉積製程以沉積第二隔離特徵層106b。在所繪示的實施例中，第二隔離特徵層106b包括與第一隔離特徵層106a相同的材料組成，並藉由諸如原子層沉積製程之共形沉積方法來沉積。在又一實施例中，第一隔離特徵層106a及第二隔離特徵層106b包括不同材料組成。例如，第一隔離特徵106a可以包括氧化矽，而第二隔離特徵層106b可以包括氮化矽，或第一隔離特徵106a可以包括氮化矽，而第二隔離特徵層106b可以包括碳化矽。溝槽304c之寬度在沉積第一隔離特徵層106a及第二隔離特徵層106b之後進一步減小。溝槽304c之減小寬度可以變得接近元件鰭片104之寬度。
參照第2A圖之方框212及第8圖，填充鰭片108沉積於溝槽304中，諸如溝槽304b中之填充鰭片108a及溝槽304c中之填充鰭片108b。由於插在隔離特徵層106b與基板102之間的隔離特徵層106a之額外層，填充鰭片108b可以具有高於填充鰭片108a之底表面。填充鰭片108a及填充鰭片108b可以包括任何適宜介電材料，其包括碳氮化矽、氮氧碳化矽及金屬氧化物，諸如二氧化鉿、氧化鋯及氧化鋁、及/或其他適宜介電材料，以及可以藉由包括熱生長、化學氣相沉積、高密度電漿化學氣相沉積、物理氣相沉積、原子層沉積及/或其他適宜製程之任何適宜的沉積製程而沉 積。在實例中，填充鰭片108包括藉由化學氣相沉積之氧化鋁(Al2O3)。在一些實施例中，填充鰭片108具有與元件鰭片104大致上相同的寬度。在沉積之後，可執行化學機械平坦化製程以去除多餘介電材料。在一些實施例中，硬遮罩302可以充當化學機械平坦化停止層。
參照第2A圖之方框214及第9圖，凹陷隔離特徵106。在所繪示的實施例中，隔離特徵106包括第一隔離特徵層106a及第二隔離特徵層106b。任何適宜蝕刻技術可用於凹陷隔離特徵106，其包括乾式蝕刻、濕式蝕刻、活性離子蝕刻及/或其他蝕刻方法，及在示範性實施例中，各向異性乾式蝕刻用於選擇性地去除隔離特徵106之介電材料而不蝕刻元件鰭片104及填充鰭片108。硬遮罩302亦可在凹陷隔離特徵106之前、期間及/或之後去除。在一些實施例中，硬遮罩302藉由在凹陷隔離特徵106之前執行化學機械平坦化製程而去除。在一些實施例中，硬遮罩302藉由用以凹陷隔離特徵106之蝕刻劑而去除。在方框214之後，元件鰭片104及填充鰭片108自凹陷的隔離特徵106向上地延伸。在隔離特徵106以上之填充鰭片108a及填充鰭片108b之高度分別表示為Hd1及Hd2。元件鰭片104之高度表示為Hf。Hd1及Hd2兩者高於Hf。例如，比率Hd1/Hf為約1.1至約1.5。各別填充鰭片108a及填充鰭片108b之寬度Wd1及寬度Wd2可以與元件鰭片104之寬度Wf大致上相同，諸如從約4奈米至約8奈米。在一些實施例中，Wd2可以大於Wd1，因 為填充鰭片108b在其內部形成之溝槽304c(第7圖)具有更大溝槽寬度。例如，比率Wd2/Wd1大於1.5，諸如為2至3。
參照第2A圖之方框216及第10圖，輸入/輸出(I/O)氧化物層126形成於工作件300上。在一些實施例中，輸入/輸出氧化物層126包括經配置以提供保護免於靜電放電(ESD)事件之氧化物層。輸入/輸出氧化物層126可以藉由任何適用技術(包括熱生長、化學氣相沉積、物理氣相沉積及原子層沉積)形成為覆蓋元件鰭片104及填充鰭片108之毯覆層。在所繪示的實施例中，輸入/輸出氧化物層126包括二氧化矽，並藉由共形沉積方法(諸如原子層沉積製程)沉積。
虛設閘極(亦可稱作犧牲閘極)可以隨後形成於元件鰭片104之通道區域110上方。參照第2A圖之方框218及參照第11A圖，虛設閘極1102形成於通道區域110上。第11B圖及第11C圖指分別穿過通道區域(例如，沿B-B’線)及源極/汲極區(例如，沿C-C’線)之截面區域，以更好地所繪示的底下特徵。虛設閘極1102可保留用於金屬閘極堆疊之區域並且可包含虛設閘極層1104、閘極間隔物1106、虛設閘極硬遮罩1108及/或其他部件。因此，在一些實施例中，形成虛設閘極1102包括沉積含有多晶矽或其他適宜材料之虛設閘極層1104，以及在虛設閘極層1104上沉積虛設閘極硬遮罩1108，隨後在光微影製程中圖案化虛設閘極層1104及虛設閘極硬遮罩1108。虛設閘極硬遮罩1108可以包括任何適宜介電材料，諸如氧化矽、氮化矽、碳化矽、 氮氧化矽、其他適宜材料及/或其組合。在一些實施例中，虛設閘極硬遮罩1108可以包括多個硬遮罩層，諸如第一硬遮罩層1108a及第二硬遮罩層1108b。第一硬遮罩層1108a及第二硬遮罩層1108b可以包括不同的材料組成。
在一些實施例中，閘極間隔物1106形成於虛設閘極每個側面上(在虛設閘極層1104及/或虛設閘極硬遮罩1108之側壁上)。閘極間隔物1106可用於偏移後續形成之源極/汲極特徵及可用於設計或修改源極/汲極結構(接合)輪廓。閘極間隔物1106可以包括任何適宜介電材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽、其他適宜材料及/或其組合。
參照第2B圖之方框226及第11A圖及第11C圖，執行磊晶製程以在元件鰭片104之源極/汲極區中的基板102上形成源極/汲極特徵112。在磊晶製程之前，可執行蝕刻製程以去除暴露於區域中之輸入/輸出氧化物層126，此區域未受虛設閘極1102及閘極間隔物1106所覆蓋。蝕刻製程可以包括濕式蝕刻、乾式蝕刻及/或其他適宜蝕刻方法。在磊晶製程期間，虛設閘極1102及/或閘極間隔物1106將源極/汲極特徵112限於源極/汲極區。適宜磊晶製程包括化學氣相沉積沉積方法(例如，汽相磊晶(vapor-phase epitaxy；VPE)及/或超高真空化學氣相沉積(ultra-high vacuum CVD；UHV-CVD))、分子束磊晶、及/或其他適宜製程。磊晶製程可以使用氣態及/或液體前驅物，其與基板102之組成相互作用。在一些實施例中，相鄰的源極/汲 極特徵112，諸如在元件鰭片104a及元件鰭片104b上生長之源極/汲極特徵112，彼此間隔距離Depi(即，Depi>0)。在一些實施例中，相鄰的源極/汲極特徵112以連接的方式(即，Depi=0)磊晶生長。在又一實施例中，源極/汲極區中之填充鰭片108a及填充鰭片108b之高度(Hd1'及Hd2')藉由蝕刻製程凹陷至與源極/汲極區中之元件鰭片104的高度(Hf')大致上相同的高度，而通道區域中之各別高度(Hd1及Hd2)保持不變。另外，源極/汲極區中之元件鰭片104之高度(Hf)亦可在磊晶生長源極/汲極特徵112之前凹陷。例如，源極/汲極區中之元件鰭片104可能變得比隔離特徵106之頂表面低，而源極/汲極特徵112自元件鰭片104之頂表面向上延伸至隔離特徵106以上。
源極/汲極特徵112在磊晶製程期間藉由引進摻雜物質而原位摻雜，此摻雜物質包括：P型摻雜劑，諸如硼或BF2；N型摻雜劑，諸如磷或砷；及/或包括其組合之其他適宜摻雜劑。如若源極/汲極特徵112不原位摻雜，則執行植入製程(即，接合植入製程)以摻雜源極/汲極特徵112。在示範性實施例中，N通道金氧半場效電晶體(NMOS)元件中之源極/汲極特徵112包括SiP，而在P通道金氧半場效電晶體(PMOS)元件中之彼等包括GeSnB(錫可用於調諧晶格常數)及/或SiGeSnB。可執行一或多個退火製程以活化源極/汲極特徵112。適宜退火製程包括快速熱退火(rapid thermal annealing；RTA)及/或雷射退火製程。
參照第2B圖之方框228及第12圖及第13圖，層間介電(ILD)層1302形成於源極/汲極區中之源極/汲極特徵112上。層間介電層1302可以為電互連工作件之多個元件的電多層互連(multi-layer interconnect；MLI)結構之部分，此工作件之元件包括形成於元件鰭片104上之鰭式場效應電晶體元件。在這種實施例中，層間介電層1302作為支撐及隔離MLI結構之導電軌跡之絕緣體。層間介電層1302可以包括任何適宜的介電材料，諸如氧化矽、諸如硼磷矽玻璃(BPSG)、正矽酸乙酯(TEOS)氧化物之摻雜的氧化矽、不摻雜矽玻璃、熔凝矽石玻璃(FSG)、磷矽玻璃(PSG)、硼摻雜矽玻璃(BSG)、氮化矽、氮氧化矽、碳化矽、低介電常數介電材料、其他適宜材料、及/或其組合。層間介電層1302可以藉由電漿增強化學氣相沉積(PECVD)製程、可流動化學氣相沉積(FCVD)製程或適宜沉積方法來沉積。化學機械平坦化製程可以按照方框228以去除多餘介電材料。在一些實施例中，化學機械平坦化製程亦去除虛設閘極硬遮罩1108並暴露虛設閘極層1104，如在第12圖中所繪示。
參照第2B圖之方框230及第14圖，硬遮罩1402形成於工作件300上並經圖案化使得在填充鰭片108b以上具有開口1404。硬遮罩1402可藉由包括化學氣相沉積、高密度電漿化學氣相沉積、原子層沉積、物理氣相沉積及/或其他適宜沉積方法之任何適宜製程沉積。硬遮罩1402可包括任何適宜材料，諸如氧化矽、氮化矽、氮氧化矽、碳化矽、或其組合。硬遮罩1402之圖案化包括光微影製程及蝕刻製 程。光微影製程可以包括在硬遮罩1402上方形成光阻，將光阻劑曝光以形成圖案，從而界定在填充鰭片108b以上之開口，執行曝光後烘烤製程，以及顯影光阻劑以形成遮罩元件。遮罩元件或其衍生物隨後用於蝕刻硬遮罩1402。隨後去除遮罩元件(例如，圖案化之光阻劑)。蝕刻製程可以包括一或多個乾式蝕刻製程、濕式蝕刻製程、及其他適宜蝕刻技術。
參照第2B圖之方框232及第15圖，穿過圖案化之硬遮罩1402之開口1404蝕刻虛設閘極層1104之部分。蝕刻製程將開口1404向下延伸至填充鰭片108b，從而生成溝槽122。覆蓋填充鰭片108b之輸入/輸出氧化物層126之部分及填充鰭片108b之頂端部分亦在蝕刻製程中去除。藉由選擇抗蝕刻閘極間隔物1106及層間介電層1302之蝕刻劑，在一些實施例中，鄰近於虛設閘極層1104之閘極間隔物1106及層間介電層1302之部分暴露在開口1404中而無其他後果。這可增大光微影製程之耐受性。蝕刻製程可以包括任何適宜蝕刻技術，諸如濕式蝕刻、乾式蝕刻、活性離子蝕刻、灰化、及/或其他蝕刻方法。在實例中，蝕刻製程為使用氟基蝕刻劑(例如，CF4、CHF3、CH2F2等等)之乾式蝕刻製程。在一些實施例中，蝕刻包括具有不同蝕刻化學劑之多個蝕刻步驟，各針對虛設閘極層1104、輸入/輸出氧化物層126及填充鰭片108b之特定材料。溝槽122暴露填充鰭片108b之頂表面及在填充鰭片108b之側壁上的輸入/輸出氧化物層126。在蝕刻製程之後，在隔離特徵106以上， 填充鰭片108b具有比填充鰭片108a低之高度(Hd2<Hd1)，諸如低約15奈米至約40奈米。在一些實施例中，溝槽122中之填充鰭片108b之頂表面在元件鰭片104之頂表面以上(Hd2>Hf)。在所繪示的實施例中，溝槽122中之填充鰭片108b之頂表面在元件鰭片104之頂表面以下(Hd2<Hf)。
參照第2B圖之方框234及第16圖，溝槽122由介電材料1602填充。介電材料1602之組成經選擇而使得虛設閘極層1104及介電材料1602具有高蝕刻選擇性。在一些實施例中，在虛設閘極層1104與介電材料1602之間的蝕刻選擇性具有大於約5：1之比，諸如自約5：1至約20：1。介電材料1602在溝槽122中覆蓋填充鰭片108b並在後續去除虛設閘極層1104期間的製程中使得填充鰭片108b實質上免於受鰭片蝕刻之損失。用於介電材料1602之適宜材料包括氧化矽、氮化矽、碳化矽、碳氧化矽、類聚合物樹脂、及/或其他適宜介電材料。介電材料1602可以藉由包括化學氣相沉積、高密度電漿化學氣相沉積、物理氣相沉積及/或旋塗方法之適用技術而沉積。在一此實施例中，化學氣相沉積製程用以沉積可流動的介電材料，此可流動介電材料包括介電質組成分及液態或半液態之溶劑兩者。固化過程用以驅散溶劑，保留介電材料1602處在其固態中。在沉積之後，可執行化學機械平坦化製程以去除多餘介電材料。化學機械平坦化製程亦可去除圖案化之硬遮罩1402。
參照第2B圖之方框236及第17圖，去除虛設閘極層1104。層間介電層1302圍繞虛設閘極1104使其可被移 除並於所得之空腔中形成替換閘極。虛設閘極層1104之去除可以為蝕刻製程，其包括任何適宜蝕刻技術，諸如濕式蝕刻、乾式蝕刻及/或其他蝕刻方法。蝕刻劑經選擇係用於蝕刻虛設閘極層1104，而在填充鰭片108b以上之介電材料1602實質上保持不變。介電材料1602具有大於填充鰭片108b之寬度Wd2的寬度Wd3。例如，比率Wd3/Wd2大於1.2，諸如自約1.5變化至約3。介電材料1602之高度Hd3在一些實施例中在自約15奈米至約40奈米之範圍中。填充鰭片108b被覆蓋在介電材料1602下面，並因此在虛設閘極去除過程中免於遭受鰭片損失。
參照第2B圖之方框238及第18圖，在蝕刻製程中去除介電材料1602。蝕刻製程可以包括任何適宜蝕刻技術，諸如濕式蝕刻、乾式蝕刻、活性離子蝕刻、灰化、及/或其他蝕刻方法。蝕刻劑經選擇係用於蝕刻介電材料1602，而填充鰭片108b及輸入/輸出氧化物層126實質上保持不變。
隨後，閘極堆疊114形成於纏繞元件鰭片104之通道區域110的工作件300之上。儘管應理解閘極堆疊114可以為任何適宜的閘極結構，但在一些實施例中，閘極堆疊114為包括閘極介電層116及閘電極118之高介電常數(high-k)金屬閘極，其各可包含一定數量之子層。閘極堆疊114可以另外包括在閘極介電層116之下的介面層。
參照第2B圖之方框240及第19圖，在一些這種實施例中，閘極介電層116藉由任何適用技術沉積在工作件 300上，諸如原子層沉積、化學氣相沉積、金屬有機化學氣相沉積(MOCVD)、物理氣相沉積、熱氧化、其組合、及/或其他適用技術。高介電常數型閘極介電層116可以包括金屬氧化物(例如，LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3等等)、金屬矽酸鹽(例如，HfSiO、LaSiO、AlSiO等等)、半導體氮化物之金屬、半導體氮氧化合物之金屬、其組合、及/或其他適宜材料。同樣地，閘電極118沉積在工作件300之通道區域110上。具體而言，閘電極118可沉積在閘極介電層116上。在各實例中，閘電極118可以包括單層或多層，諸如金屬層、襯墊層、潤濕層、及/或黏附層。閘電極層118可以另外包括功函數金屬層及金屬填充層。功函數金屬層可以包括P型功函數金屬層或N型功函數金屬層。P型功函數金屬層包含但不限於從以下材料群組中選擇之金屬：氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鎢(W)、鉑(Pt)或其組合。N型功函數金屬層包含但不限於從以下材料之群組中選擇的金屬：鈦(Ti)、鋁(Al)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化矽鉭(TaSiN)或其組合。P型或N型功函數金屬層可進一步包括複數個層及可藉由化學氣相沉積、物理氣相沉積及/或其他適宜製程沉積。金屬填充層可以包括鋁(Al)、鎢(W)、或銅(Cu)及/或其他適宜材料。金屬填充層可藉由化學氣相沉積、物理氣相沉積、鍍覆及/或其他適宜製程而形成。
參照第2B圖之方框242及第20A圖及第20B圖，執行化學機械平坦化製程以產生閘極堆疊114之實質上平面的頂表面，及亦暴露填充鰭片108a及填充鰭片108b之頂表面。填充鰭片108a及填充鰭片108b將閘極堆疊114分割成若干片段，並提供此形成於填充鰭片之不同側且於鰭式場效應電晶體上之分段的閘極堆疊之間的隔離。在填充鰭片108b上之開口122用於提供鰭式場效應電晶體之閘極堆疊互連，而此鰭式場效應電晶體必須具有電耦接之分段的閘極堆疊。閘極堆疊140之閘極介電層116及閘電極118自填充鰭片108b一側的鰭式場效應電晶體連續地延伸至填充鰭片108b另一側的另一鰭式場效應電晶體。
儘管未在第2B圖中示出，方法200可進行更多製程以完成工作件300之製造。例如，如在第21圖中所繪示，方法200可以在源極/汲極特徵112以上形成源極/汲極接觸2108。源極/汲極接觸2108可以藉由首先在源極/汲極區中蝕刻層間介電層1302以形成凹槽。蝕刻亦可去除源極/汲極特徵112及填充鰭片108a之頂端部分。隨後，導電材料沉積在凹槽中以形成源極/汲極接觸2108。在實施例中，導電材料為諸如鋁、鎢、銅、鈷、其組合或其他適宜材料之金屬。導電材料可使用諸如化學氣相沉積、物理氣相沉積、鍍覆、及或其他適宜製程之適宜製程沉積。源極/汲極接觸2108可以在多個源極/汲極特徵112以上延伸，從而在若干源極/汲極區之間提供互連。填充鰭片108a在互連中對導電材料提供結構支撐件，從而避免導電材料拉進層間介電層 1302或拉進隔離特徵中。在第21圖中所繪示的之源極/汲極接觸2108僅為一實例。方法200可進一步形成其他源極/汲極接觸及多層互連結構以形成完整積體電路，此多層互連結構將閘極堆疊114及源極/汲極接觸與工作件300之其他部分連接。
第3圖至第21圖中之所繪示的工作件300僅為方法200之一些實施例的實例。方法200可以具有各種其他實施例。例如，類似於填充鰭片108b，填充鰭片108a亦可形成開口以在填充鰭片108a之兩側上提供鰭式場效應電晶體之閘極堆疊互連。參照第22A圖及第22B圖，其中第22A圖為透視圖及第22B圖為沿虛線X-X'截取之剖視圖，填充鰭片108a具有開口122a以及填充鰭片108b在通道區域中具有開口122b。兩個開口122a及開口122b在鰭式場效應電晶體120a至鰭式場效應電晶體120d間連續地提供閘極堆疊之互連。在第22A圖中之所繪示的實施例中，因為在鰭式場效應電晶體120e至鰭式場效應電晶體120h之通道區域中不存在填充鰭片108a及填充鰭片108b之開口，所以鰭式場效應電晶體120e至鰭式場效應電晶體120h之閘極堆疊114保持分段的狀態。在又一實施例中，填充鰭片108b可以在鰭式場效應電晶體120g與鰭式場效應電晶體120h之間的通道區域中具有額外開口，從而在鰭式場效應電晶體120g與鰭式場效應電晶體120h之間，以及鰭式場效應電晶體120c與鰭式場效應電晶體120d之間提供閘極堆疊互連。各種開 口可以在一或多個填充鰭片上個別地或共同地形成以提供用於多對或多組鰭式場效應電晶體之閘極堆疊互連。
非用以限制，本揭露之一或多個實施例對半導體元件及其形成(包括鰭式場效應電晶體)提供了許多益處。例如，填充鰭片可以在元件鰭片之間形成以增大鰭片密度，此在鰭片之間產生相對緊密之間距以更好地容納將於鰭片上形成之特徵。更進一步地，填充鰭片可視需求提供形成於元件鰭片上之鰭式場效應電晶體之間的隔離及互連。對此，非常適用於前述之揭露。閘極堆疊之功函數金屬實質上可免於常在傳統金屬閘極切斷製程中會發現之損傷，諸如由於對鰭片底部過度蝕刻而產生的損傷。另外，本揭示方法可輕易地整合進現有半導體製造製程中。
因此，本揭露提供用於積體電路製造之填充鰭片的實例。在一些實例中，半導體元件包含半導體基板，自半導體基板延伸之第一及第二元件鰭片，及填充鰭片設置於半導體基板上且在第一與第二元件鰭片之間，其中填充鰭片具有開口。半導體元件進一步包含第一閘極結構自第一元件鰭片之通道區域穿過開口連續地延伸至第二元件鰭片之通道區域。在一實施例中，半導體元件進一步包含介電材料層設置在第一與第二元件鰭片之間及在填充鰭片與半導體基板之間。在一實施例中，介電材料層為淺溝槽隔離(STI)特徵。在實施例中，半導體元件包含第二閘極結構於第一元件鰭片之上及第三閘極結構於第二元件鰭片之上，其中第二閘極結構藉由填充鰭片與第三閘極結構電隔離。在一實施例 中，在開口外面之填充鰭片之頂表面在第一及第二元件鰭片之頂表面之上，以及填充鰭片之底表面在第一及第二元件鰭片之底表面之上。在一實施例中，在開口中之填充鰭片之頂表面在第一及第二元件鰭片之頂表面以下。在一實施例中，填充鰭片包含金屬氧化物。在實施例中，第一閘極結構填充開口。在一實施例中，開口設置在填充鰭片之最高部分中。在一實施例中，開口具有為約15奈米至約40奈米的垂直深度。
在另外的實例中，元件包含自基板延伸出的元件鰭片；介電鰭片設置於基板之上，其中介電鰭片之頂端部分具有凹口；及隔離特徵設置在元件鰭片與介電鰭片之間及在介電鰭片與基板之間。元件另外包含閘極結構接合元件鰭片之頂端部分並延伸至凹口的上方。在一實施例中，介電鰭片之底表面在隔離特徵之頂表面與底表面之間。在一實施例中，介電鰭片之底表面高於元件鰭片之底表面。在實施例中，在凹口外面之介電鰭片之頂表面高於元件鰭片之頂表面，以及在凹口內部之介電鰭片之頂表面低於元件鰭片之頂表面。在一實施例中，閘極結構包含輸入/輸出(I/O)氧化物層於介電鰭片之側壁上，而在凹口內部之介電鰭片之頂表面上不含有輸入/輸出氧化物層。在一實施例中，元件鰭片及介電鰭片具有實質上相同之水平寬度。
在另外的實例中，方法包括：接收基板；在基板上形成元件鰭片、圍繞元件鰭片之隔離特徵以及在此隔離特徵之上之填充鰭片；凹陷填充鰭片之部分以形成溝槽，此 溝槽在隔離特徵之上；以及形成閘極堆疊於元件鰭片之通道區域的上方，其中閘極堆疊之部分填充溝槽。在一實施例中，方法進一步包含形成犧牲閘極覆蓋元件鰭片及填充鰭片；移除覆蓋填充鰭片之犧牲閘極之部分；沉積介電帽蓋材料於溝槽中；移除犧牲閘極，而介電帽蓋材料實質上保留；以及移除介電帽蓋材料，進而暴露填充鰭片。在一實施例中，隔離特徵為淺溝槽隔離(STI)特徵。在一實施例中，填充鰭片之頂表面在元件鰭片之頂表面之上。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。

Claims (1)

  1. 一種半導體元件，包含：一半導體基板；第一及第二元件鰭片，自該半導體基板延伸；一填充鰭片，設置於該半導體基板上且在該第一與第二元件鰭片之間，其中該填充鰭片具有一開口；以及一第一閘極結構，透過該開口自該第一元件鰭片之一通道區域連續地延伸至該第二元件鰭片之一通道區域。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI729789B (zh) * 2019-04-29 2021-06-01 台灣積體電路製造股份有限公司 半導體結構及其形成方法
TWI732596B (zh) * 2020-02-25 2021-07-01 台灣積體電路製造股份有限公司 半導體元件及其製造方法
TWI744188B (zh) * 2020-05-29 2021-10-21 台灣積體電路製造股份有限公司 鰭式場效電晶體裝置和其形成方法
US11282944B2 (en) 2019-12-30 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
TWI762249B (zh) * 2020-03-31 2022-04-21 台灣積體電路製造股份有限公司 半導體結構及其製造方法
TWI773062B (zh) * 2019-12-30 2022-08-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11532502B2 (en) 2020-03-31 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd Reducing parasitic capacitance in field-effect transistors

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10355134B2 (en) * 2017-05-23 2019-07-16 Qualcomm Incorporated Metal-oxide semiconductor (MOS) device with thick oxide
US10943830B2 (en) 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
US10483378B2 (en) * 2017-08-31 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial features confined by dielectric fins and spacers
US10529624B2 (en) * 2017-11-21 2020-01-07 International Business Machines Corporation Simple contact over gate on active area
US10971493B2 (en) * 2017-11-27 2021-04-06 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit device with high mobility and system of forming the integrated circuit
US10700207B2 (en) * 2017-11-30 2020-06-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
DE102018127448B4 (de) 2017-11-30 2023-06-22 Taiwan Semiconductor Manufacturing Co. Ltd. Metallschienenleiter für nicht-planare Halbleiter-Bauelemente
US10804180B2 (en) * 2017-11-30 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US10756085B2 (en) * 2017-12-08 2020-08-25 Qualcomm Incorporated Integrated circuit with metal gate having dielectric portion over isolation area
US10629492B2 (en) * 2018-04-27 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure having a dielectric gate and methods thereof
US11233152B2 (en) 2018-06-25 2022-01-25 Intel Corporation Self-aligned gate endcap (SAGE) architectures with gate-all-around devices
US11456357B2 (en) * 2018-06-29 2022-09-27 Intel Corporation Self-aligned gate edge architecture with alternate channel material
US10957781B2 (en) * 2018-07-31 2021-03-23 International Business Machines Corporation Uniform horizontal spacer
US11120997B2 (en) * 2018-08-31 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Surface treatment for etch tuning
US10886269B2 (en) * 2018-09-18 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11031489B2 (en) 2018-09-26 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
US10825913B2 (en) * 2018-09-27 2020-11-03 Globalfoundries Inc. Methods, apparatus, and manufacturing system for FinFET devices with reduced parasitic capacitance
US10797049B2 (en) * 2018-10-25 2020-10-06 Globalfoundries Inc. FinFET structure with dielectric bar containing gate to reduce effective capacitance, and method of forming same
US11063041B2 (en) * 2018-10-31 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device including a power supply line and method of forming the same
US10825918B2 (en) 2019-01-29 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11211381B2 (en) 2019-01-29 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
CN111769045B (zh) 2019-04-01 2024-04-02 联华电子股份有限公司 半导体元件及其制作方法
CN111785772B (zh) * 2019-04-04 2024-08-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111987042A (zh) * 2019-05-23 2020-11-24 中芯国际集成电路制造(上海)有限公司 一种鳍区隔离结构及半导体器件的形成方法及半导体器件
US10755964B1 (en) * 2019-05-31 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain isolation structure and methods thereof
US10985266B2 (en) * 2019-08-20 2021-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of gap filling for semiconductor device
US11087831B2 (en) * 2019-08-22 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around memory devices
US11114529B2 (en) * 2019-08-23 2021-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around field-effect transistor device
US11349030B2 (en) * 2020-01-10 2022-05-31 Globalfoundries U.S. Inc. Methods of forming transistor devices comprising a single semiconductor structure and the resulting devices
US11217586B2 (en) * 2020-01-31 2022-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having dummy fin physically separating the first and second gate stacks
US11295991B2 (en) * 2020-02-24 2022-04-05 Qualcomm Incorporated Complementary cell circuits employing isolation structures for defect reduction and related methods of fabrication
US10867101B1 (en) * 2020-02-24 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage reduction between two transistor devices on a same continuous fin
US11721694B2 (en) 2020-02-27 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11508847B2 (en) * 2020-03-09 2022-11-22 Intel Corporation Transistor arrangements with metal gate cuts and recessed power rails
US11482524B2 (en) * 2020-03-26 2022-10-25 Intel Corporation Gate spacing in integrated circuit structures
US11581414B2 (en) * 2020-03-30 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around devices with optimized gate spacers and gate end dielectric
US11424338B2 (en) * 2020-03-31 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal source/drain features
US11302796B2 (en) * 2020-04-01 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming self-aligned source/drain metal contacts
US11837649B2 (en) * 2020-04-21 2023-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method for selective removal of gate dielectric from dummy fin
KR20210129904A (ko) * 2020-04-21 2021-10-29 삼성전자주식회사 반도체 장치
CN113140461B (zh) * 2020-04-28 2024-08-30 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US11837651B2 (en) * 2020-04-28 2023-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having isolation fins
DE102020122139B4 (de) * 2020-04-29 2022-03-03 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren zu ihrer herstellung
US11637042B2 (en) * 2020-04-30 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd Self-aligned metal gate for multigate device
DE102021104073B4 (de) * 2020-04-30 2024-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Selbstausgerichtetes metall-gate für multigate-vorrichtung und herstellungsverfahren
US12224349B2 (en) 2020-05-07 2025-02-11 Intel Corporation Self-aligned gate endcap (SAGE) architectures with vertical sidewalls
DE102020128271A1 (de) * 2020-05-20 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy-Finnenprofil-Steuerung zur Vergrößerung von Gateprozessfenster
US11316034B2 (en) * 2020-05-29 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Post-formation mends of dielectric features
DE102021107624A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-isolation für mehr-gate-vorrichtung
US11374006B2 (en) * 2020-06-12 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US11637109B2 (en) * 2020-06-29 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain feature separation structure
US11251092B2 (en) 2020-06-29 2022-02-15 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure of a semiconductor device and method of forming same
US11315924B2 (en) * 2020-06-30 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure for preventing unintentional merging of epitaxially grown source/drain
US11961763B2 (en) * 2020-07-13 2024-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned metal gate for multigate device and method of forming thereof
US11764221B2 (en) 2020-07-30 2023-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11757021B2 (en) * 2020-08-18 2023-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with fin-top hard mask and methods for fabrication thereof
US12094822B2 (en) 2020-11-17 2024-09-17 Intel Corporation Buried power rails with self-aligned vias to trench contacts
US11842933B2 (en) * 2021-01-15 2023-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11735647B2 (en) 2021-01-26 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device
US11532628B2 (en) 2021-02-26 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
KR20220129230A (ko) 2021-03-16 2022-09-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US12040219B2 (en) * 2021-03-19 2024-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Etch profile control of isolation trench
US20220328359A1 (en) * 2021-04-09 2022-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and formation method thereof
KR20220147293A (ko) 2021-04-27 2022-11-03 삼성전자주식회사 반도체 장치
KR20220156290A (ko) * 2021-05-18 2022-11-25 삼성전자주식회사 반도체 장치
US11948840B2 (en) * 2021-08-31 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Protective layer over FinFET and method of forming same
US20230154922A1 (en) * 2021-11-12 2023-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Integration of Multiple Transistors Having Fin and Mesa Structures
US20230154984A1 (en) * 2021-11-12 2023-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor Isolation Regions and Methods of Forming the Same

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720238B1 (ko) * 2006-01-23 2007-05-23 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
JP2009130210A (ja) * 2007-11-26 2009-06-11 Toshiba Corp 半導体装置
CN102117828B (zh) * 2009-12-30 2013-02-06 中国科学院微电子研究所 半导体器件及其制造方法
JP5718585B2 (ja) * 2010-05-19 2015-05-13 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法、並びにデータ処理システム
CN102315224B (zh) * 2010-07-07 2014-01-15 中国科学院微电子研究所 使用FinFET的非易失性存储器件及其制造方法
US8298913B2 (en) * 2010-10-12 2012-10-30 International Business Machines Corporation Devices with gate-to-gate isolation structures and methods of manufacture
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
JP2013058688A (ja) * 2011-09-09 2013-03-28 Toshiba Corp 半導体装置の製造方法
US8759184B2 (en) * 2012-01-09 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) * 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8497171B1 (en) * 2012-07-05 2013-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET method and structure with embedded underlying anti-punch through layer
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US8987790B2 (en) 2012-11-26 2015-03-24 International Business Machines Corporation Fin isolation in multi-gate field effect transistors
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9219153B2 (en) * 2013-08-21 2015-12-22 Globalfoundries Inc. Methods of forming gate structures for FinFET devices and the resulting semiconductor products
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9171752B1 (en) * 2014-08-12 2015-10-27 Globalfoundries Inc. Product comprised of FinFET devices with single diffusion break isolation structures, and methods of making such a product
US9373641B2 (en) * 2014-08-19 2016-06-21 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
US9666581B2 (en) * 2015-08-21 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure and method of fabrication thereof
US9472669B1 (en) * 2015-09-04 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin FET device with epitaxial source/drain
US9779959B2 (en) * 2015-09-17 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US9659930B1 (en) * 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US9748245B1 (en) * 2016-09-23 2017-08-29 International Business Machines Corporation Multiple finFET formation with epitaxy separation

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI729789B (zh) * 2019-04-29 2021-06-01 台灣積體電路製造股份有限公司 半導體結構及其形成方法
US11688791B2 (en) 2019-04-29 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method
US11239339B2 (en) 2019-04-29 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method
US11830937B2 (en) 2019-12-30 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11282944B2 (en) 2019-12-30 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
TWI773062B (zh) * 2019-12-30 2022-08-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11328957B2 (en) 2020-02-25 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
TWI732596B (zh) * 2020-02-25 2021-07-01 台灣積體電路製造股份有限公司 半導體元件及其製造方法
US12094777B2 (en) 2020-02-25 2024-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor device
TWI762249B (zh) * 2020-03-31 2022-04-21 台灣積體電路製造股份有限公司 半導體結構及其製造方法
US11532502B2 (en) 2020-03-31 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd Reducing parasitic capacitance in field-effect transistors
US11996320B2 (en) 2020-03-31 2024-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing parasitic capacitance in field-effect transistors
US11476356B2 (en) 2020-05-29 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field-effect transistor device with low-dimensional material and method
TWI744188B (zh) * 2020-05-29 2021-10-21 台灣積體電路製造股份有限公司 鰭式場效電晶體裝置和其形成方法
US12211931B2 (en) 2020-05-29 2025-01-28 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field-effect transistor device with low-dimensional material and method

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