JP2004104126A - Ｍｏｓトランジスタの製造方法 - Google Patents

Abstract

【課題】　キャパシタと同時に形成するゲート絶縁膜の厚さが互いに異なるＭＯＳトランジスタの製造方法が開示される。
【解決手段】　基板に第１トランジスタ領域、キャパシタ領域及び第２トランジスタ領域を画定するフィールド領域を形成する。次に、前記第１トランジスタ領域に第１ゲートスタックを形成し、同時に前記キャパシタ領域にキャパシタの下部電極を形成する。次に、前記キャパシタの下部電極上に誘電体膜を介在したキャパシタの上部電極を形成し、同時に前記第２トランジスタ領域に第２ゲートスタックを形成する。
【選択図】　図４

Description

　本発明はゲート絶縁膜の厚さが互いに異なるＭＯＳトランジスタの製造方法に関するものであり、特に、キャパシタ、ＥＥＰＲＯＭ、または抵抗と同時に形成するゲート絶縁膜の厚さが互いに異なるＭＯＳトランジスタの製造方法に関するものである。

　半導体集積回路ＩＣではトランジスタ、キャパシタ、抵抗などの多様な素子が単一チップ上に集積されており、これら素子を効果的に実現する方法が多様に開発されて来た。例えば、基板上にポリ−ポリキャパシタ、ＭＯＳトランジスタ及びバイポーラトランジスタを同時に形成する方法が、特許文献１に「ポリ−ポリキャパシタ、ＭＯＳトランジスタ及びバイポーラトランジスタの同時形成方法、ポリ−ポリキャパシタ及びその製造方法」というタイトルで開示されたことがあり、ポリ−ポリキャパシタのプレート電極とＭＯＳトランジスタのゲート電極とを同時に形成する方法が特許文献２に「キャパシタを製造する方法」というタイトルで開示されたことがある。

　現在シリコン半導体技術は情報処理を主機能にするＣＰＵで代表されるロジッグ技術と情報貯蔵を目的にするメモリ技術とを同時に実現する方法が多様に開発されている。さらに、ロジッグ技術及びメモリ技術の統合だけでなく、アナログ、ＲＦ技術などが統合している。ところで、シリコン半導体技術の一番重要な要素として、ロジッグ技術及びメモリ技術に全部重要に使用されるトランジスタ技術を見ると、ロジッグ技術ではトランジスタ電流駆動能力が核心をなしているが、メモリ技術ではトランジスタの低い漏洩電流と高い降伏（ｂｒｅａｋｄｏｗｎ）電圧とが重要な核心をなしている。したがって、単一チップ上でゲート絶縁膜の厚さが互いに異なるＭＯＳトランジスタを効果的に実現することが求められる。
韓国特許２００１−８７１８３号公報 米国特許６，３０３，４５５号明細書

　本発明は上述の問題点を解決するためであるものであり、ポリ−ポリキャパシタ、抵抗、ＥＥＰＲＯＭなどを形成するのに、典型的に利用される段階及び構造を利用してゲート絶縁膜の厚さが互いに異なるＭＯＳトランジスタの製造方法を提供することに目的がある。

　上述の目的を達成するために、本発明の半導体装置の製造方法は基板に第１トランジスタ領域、キャパシタ領域及び第２トランジスタ領域を画定するフィールド領域を形成する。次に、前記第１トランジスタ領域に第１ゲートスタックを形成し、同時に前記キャパシタ領域にキャパシタの下部電極を形成する。次に、前記キャパシタの下部電極上に誘電体膜を介在したキャパシタの上部電極を形成し、同時に前記第２トランジスタ領域に第２ゲートスタックを形成する。

　上述の目的を達成するために、本発明のまた他の半導体装置の製造方法は、基板に第１トランジスタ領域、キャパシタ領域及び第２トランジスタ領域を画定するフィールド領域を形成する。次に、前記第１トランジスタ領域にゲート膜パターンを形成し、同時に前記キャパシタ領域にキャパシタの下部電極を形成する。次に、前記キャパシタの下部電極上に誘電体膜を介在したキャパシタの上部電極を形成し、同時に前記第２トランジスタ領域に第２ゲートスタックを形成する。次に、前記ゲート膜パターンをパターニングして第１ゲートスタックを形成する。

　上述の目的を達成するために、本発明のまた他の半導体装置の製造方法は、半導体基板の所定の領域に、第１領域、第２領域及び第３領域を画定する素子分離膜を形成する第１段階を含む。以後、前記第１領域の半導体基板上に順次に積層された第１ゲート絶縁膜及び第１ゲート導電膜パターンを形成し、前記第２領域の半導体基板上に順次に積層された第２ゲート絶縁膜及び第２ゲート導電膜パターンを形成し、前記第３領域の半導体基板上に順次に積層された第３ゲート絶縁膜及び前記第２ゲート導電膜パターンを形成する第２段階を実施する。以後、前記第１及び第２ゲート導電膜パターンを共にパターニングして、前記第１、第２及び第３領域に各々配置される第１、第２及び第３ゲート電極を形成する第３段階を実施する。前記第１、第２及び第３ゲート絶縁膜は互いに異なる厚さを有することを特徴とする。

　望ましくは、前記第２段階は前記第１領域の半導体基板上に順次に積層された第１ゲート絶縁膜及び第１ゲート導電膜パターンを形成し、前記第２及び第３領域の半導体基板上に互いに異なる厚さの第２及び第３ゲート絶縁膜を各々形成し、前記第２及び第３ゲート絶縁膜が形成された半導体基板の全面に第２ゲート導電膜を形成した後、前記第２ゲート導電膜をパターニングして前記第１領域で前記第１ゲート導電膜パターンを露出させる第２ゲート導電膜パターンを形成する段階を含む。

　本発明は、キャパシタ、抵抗、ＥＥＰＲＯＭなどを形成するのに典型的に利用される段階及び構造を利用して各々ゲート絶縁膜の厚さが互いに異なるＭＯＳトランジスタを製造することができる。

　上述の目的、特徴及び長所は添付した図面と関連した次の詳細な説明を通じてより明らかになる。以下、添付した図面を参照して本発明による望ましい一実施の形態を詳細に説明する。

　図面符号「Ａ」領域は第１トランジスタが形成される領域であり、図面符号「Ｂ」領域はキャパシタが形成される領域であり、図面符号「Ｃ」領域は第２トランジスタが形成される領域である。実施の形態では図面符号「Ｂ」領域でキャパシタが形成され、場合によっては、ＥＥＰＲＯＭまたは抵抗を形成することができる。例えば、実施の形態で説明されたキャパシタの下部電極はＥＥＰＲＯＭのフローティングゲートに該当し、誘電体膜はゲート間絶縁膜に該当し、キャパシタの上部電極はＥＥＰＲＯＭのコントロールゲートに該当することができる。また、「Ａ」領域、「Ｂ」領域及び「Ｃ」領域は各々二つのトランジスタ、一つのキャパシタ及び二つのトランジスタを示しており、図示した素子の数字は理解の便宜のためのものである。

［第１実施の形態］
　図１乃至図４は本発明の第１実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す断面図である。

　図１を参照すると、基板２に活性領域を画定するフィールド領域４を形成する。すなわち、前記基板２の所定の領域を選択的にエッチングしてトレンチを形成し、前記トレンチを十分に満たす絶縁物を埋め立て、化学機械的研磨してフィールド領域４を形成する。前記フィールド領域４が形成された基板上に第１ゲート絶縁膜６及び第１導電膜８、１４を形成する。次に、通常のフォトリソグラフィエッチング工程を進行して「Ａ」領域には第１ゲート絶縁膜６及び第１ゲート電極８からなる第１ゲートスタック１０を形成し、同時に「Ｂ」領域にはキャパシタの下部電極１４を形成する。前記第１ゲート絶縁膜６はシリコン酸化膜で形成し、前記第１導電膜８はポリシリコンで形成することが望ましく、その他に多様な物質で形成することができる。

　図２を参照すると、前記第１ゲートスタック１０及び前記キャパシタの下部電極１４が形成された基板の全面にキャパシタの誘電体膜１６を形成する。前記誘電体膜１６はシリコン酸化膜、シリコン窒化膜、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜、タンタルＴａ酸化膜、バリウム−ストロンチウム−チタンＢａ−Ｓｒ−Ｔｉ酸化膜、ジルコニウムＺｒ酸化膜、ハフニウムＨｆ酸化物、鉛−亜鉛−チタンＰｂ−Ｚｎ−Ｔｉ酸化物、ストロンチウム−ビスマス−タンタルＳｒ−Ｂｉ−Ｔａ酸化物のうちから選択された少なくとも一つで形成することができる。

　図３を参照すると、前記誘電体膜１６をパターニングして「Ｂ」領域の前記キャパシタの下部電極１４上に誘電体膜を残留させる。

　図４を参照すると、基板の全面に第２ゲート絶縁膜１８及び第２導電膜２０、２６を順次に積層する。次に、前記第２導電膜２０及び前記第２ゲート絶縁膜１８を通常のフォトリソグラフィエッチング工程を使用してパターニングして、「Ｃ」領域には第２ゲートスタック２２を形成し、同時に「Ｂ」領域にはキャパシタの上部電極２６を形成する。前記第２ゲート絶縁膜１８は前記第１ゲート絶縁膜６とはその厚さが異なり、「Ａ」領域のトランジスタと「Ｃ」領域のトランジスタとでは互いに異なる特性を有する。すなわち、「Ａ」領域のＭＯＳトランジスタ及び「Ｂ」領域のキャパシタを形成する過程で特性が異なるまた他のＭＯＳトランジスタを「Ｃ」領域に形成することができる。

　次に、図面には示さないが、前記ゲートスタック１０、２２の両側面の基板にソース及びドレイン領域を形成してＭＯＳトランジスタを完成させる。

［第２実施の形態］
　図５乃至図６は本発明の第２実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す断面図である。

　図５を参照すると、基板２に活性領域を画定するフィールド領域４を形成し、基板の全面に第１ゲート絶縁膜６、第１導電膜８、１４、及び誘電体膜１６を順次に積層する。前記誘電体膜１６、前記第１導電膜８、１４、及び前記第１ゲート絶縁膜６を通常のフォトリソグラフィエッチング工程を使用してパターニングして、「Ａ」領域には第１ゲートスタック１９を形成し、同時に「Ｂ」領域にはキャパシタの下部電極１４及び誘電体膜１６を形成する。

　図６を参照すると、基板の全面に第２ゲート絶縁膜１８及び第２導電膜２０、２６を形成し、通常のフォトリソグラフィエッチング工程を使用してパターニングして、「Ｃ」領域には第２ゲートスタック２２を形成し、同時に「Ｂ」領域にはキャパシタの上部電極２６を形成する。前記第２ゲート絶縁膜１８は前記第１ゲート絶縁膜６とはその厚さが異なって、「Ａ」領域のトランジスタと「Ｃ」領域のトランジスタとは互いに異なる特性を有する。

　次に、図面には示さないが、前記ゲートスタック１９、２２の両側面の基板にソース及びドレイン領域を形成してＭＯＳトランジスタを完成させる。

　第２実施の形態は第１実施の形態と対比してゲートスタック１９、キャパシタの下部電極１４及び誘電体膜１６を１回でパターニングすることによってフォトリソグラフィ工程を減らすことができる長所がある。

［第３実施の形態］
　図７乃至図１１は本発明の第３実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す断面図である。

　図７を参照すると、基板２に活性領域を画定するフィールド領域４を形成し、第１ゲート絶縁膜６及び第１導電膜８、１４を順次に積層する。前記第１導電膜８、１４及び前記第１ゲート絶縁膜６を通常のフォトリソグラフィエッチング工程を使用してパターニングして、「Ａ」領域にはゲート膜パターン１１を形成し、同時に「Ｂ」領域にはキャパシタの下部電極１４を形成する。前記ゲート膜パターン１１は第１ゲートスタックが形成される活性領域上に形成され、前記ゲート膜パターン１１のエッジは前記フィールド領域４にオーバーラップされることが望ましい。

　図８を参照すると、前記ゲート膜パターン１１及び前記キャパシタの下部電極１４が形成された基板上に誘電体膜１６を形成する。

　図９を参照すると、前記誘電体膜１６を通常のフォトリソグラフィエッチング工程を使用してパターニングし、誘電体膜は「Ａ」領域では前記ゲート膜パターン１１の全面を覆い、「Ｂ」領域では前記キャパシタの下部電極１４を覆う。

　図１０を参照すると、基板の全面に第２ゲート絶縁膜１８及び第２導電膜２０、２６を順次に積層する。次に、前記第２導電膜２０、２６及び前記第２ゲート絶縁膜１８を通常のフォトリソグラフィエッチング工程を使用してパターニングして、「Ｃ」領域には第２ゲートスタック２２を形成し、同時に「Ｂ」領域にはキャパシタの上部電極２６を形成する。前記第２ゲート絶縁膜１８は前記第１ゲート絶縁膜６とはその厚さが異なる。

　図１１を参照すると、「Ａ」領域で前記ゲート膜パターン１１を通常のフォトリソグラフィエッチング工程を使用してパターニングして、第１ゲートスタック１９を形成する。

　次に、図面には示さないが、前記ゲートスタック１９、２２の両側面の基板にソース及びドレイン領域を形成してＭＯＳトランジスタを完成させる。

　第３実施の形態は第１実施の形態と対比して次のような長所がある。

　第１、第３実施の形態の第１ゲートスタック１９は第１実施の形態の第１ゲートスタックよりは側壁にレジデュ（ｒｅｓｉｄｕｅ）が残留する可能性が少ない。第１実施の形態では第２ゲートスタック及びキャパシタの上部電極を形成する過程で既にパターニングされた第１ゲートスタックの側壁にスペーサ形態で第２導電膜のレジデュが残留する可能性がある。これは第１トランジスタの作動に致命的な不良を引き起こすことがある。第３実施の形態では第１ゲートスタック１９を第２ゲートスタック２２を形成した後にパターニングすることによって、第１ゲートスタック１９の側壁にレジデュが残留する上述の問題点を基本的に防止することができる長所がある。

　第２、第３実施の形態では第１ゲートスタック１９上は誘電体膜１６で覆われており、前記誘電体膜は後続イオン注入工程でバリヤ膜として作用する。特に、ＰＭＯＳのソース及びドレインを形成するためのボロンＢのイオン注入の時に、ボロン浸透を阻むことができる長所がある。

［第４実施の形態］
　図１２乃至図１４は本発明の第４実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す断面図である。

　図１２を参照すると、基板２に活性領域を画定するフィールド領域４を形成し、基板の全面に第１ゲート絶縁膜６、第１導電膜８、１４、及び誘電体膜１６を順次に積層する。前記誘電体膜１６、前記第１導電膜８、１４、及び前記第１ゲート絶縁膜６を通常のフォトリソグラフィエッチング工程を使用してパターニングし、「Ａ」領域にはゲート膜パターン１７を形成し、同時に「Ｂ」領域にはキャパシタの下部電極１４及び誘電体膜１６を形成する。

　図１３を参照すると、基板の全面に第２ゲート絶縁膜１８及び第２導電膜２０、２６を形成する。次に、前記第２導電膜２０、２６及び前記第２ゲート絶縁膜１８を通常のフォトリソグラフィエッチング工程を使用してパターニングして、「Ｃ」領域に第２ゲートスタック２２を形成し、同時に「Ｂ」領域にはキャパシタの上部電極２６を形成する。前記第２ゲート絶縁膜１８は前記第１ゲート絶縁膜６とはその厚さが異なる。

　図１４を参照すると、「Ａ」領域で前記ゲート膜パターン１７を通常のフォトリソグラフィエッチング工程を使用してパターニングして、第１ゲートスタック１９を形成する。

　次に、図面には示さないが、前記第１及び第２ゲートスタック１９、２２の両側面の基板にソース及びドレイン領域を形成してＭＯＳトランジスタを完成させる。

　第４実施の形態は第３実施の形態と対比してゲート膜パターン１７、キャパシタの下部電極１４及び誘電体膜１６を１回でパターニングすることによって、フォトリソグラフィ工程を減らすことができる長所がある。

［第５実施の形態］
　図１５乃至図１９は本発明の第５実施の形態による半導体装置の製造方法を示す工程断面図である。

　図１５を参照すると、半導体基板２の所定の領域に、前記半導体基板２を複数個の領域に画定する素子分離膜４を形成する。前記領域は少なくとも第１領域（Ａ）、第２領域（Ｂ）及び第３領域（Ｃ）を含むことができる。前記第１、第２及び第３領域（Ａ、Ｂ、Ｃ）はその領域に配置されるトランジスタの動作電圧を基準に区分することができる。本発明の実施の形態によると、前記第１、第２及び第３領域（Ａ、Ｂ、Ｃ）はおおよそ５．５Ｖ、２．５Ｖ及び３０Ｖの動作電圧を有するトランジスタが配置される活性領域である。これに加えて、前記素子分離膜４のうち一部は、図示したように、キャパシタが配置されるキャパシタ領域Ｄで使用することができる。

　前記素子分離膜４を形成した後、前記第１領域（Ａ）の半導体基板上に第１ゲート絶縁膜３０を形成する。前記第１ゲート絶縁膜３０は熱酸化工程を使用して形成されたシリコン酸化膜であり、望ましくは、５０Å乃至３００Åの厚さで形成される。一方、通常の熱酸化工程によると、前記第１ゲート絶縁膜３０は前記第１領域（Ａ）以外の半導体基板上に形成することもできる。この場合に、少なくとも前記第２及び第３領域（Ｂ、Ｃ）では前記第１ゲート絶縁膜３０を除去することが望ましい。このような除去は追加的な工程を通じて達成することができる。

　前記第1ゲート絶縁膜３０が形成された半導体基板の全面に、第１ゲート導電膜を形成する。本発明の実施の形態によると、前記第１ゲート導電膜はおおよそ１０００Å乃至２０００Åの厚さの多結晶シリコンで形成し、多様な他の導電性物質を使用することもできる。前記第１ゲート導電膜を多結晶シリコンで形成する場合に、その形成方法では、インシチュドーピングまたは後続不純物ドーピング工程のような多様な技術を使用することができる。これを通じて、前記第１ゲート導電膜は所定の不純物濃度及び所定の不純物導電型を有することができる。

　以後、前記第１ゲート導電膜をパターニングして、前記第１領域（Ａ）及び前記キャパシタ領域（Ｄ）に各々第１ゲート導電膜パターン６２及びキャパシタ下部電極６４を形成する。上述の第２及び第３領域で前記第１ゲート絶縁膜３０を除去する工程は前記第１ゲート導電膜をパターニングする段階を利用することができる。

　前記第１ゲート導電膜パターン６２は前記第１ゲート絶縁膜３０を完全に覆う。このために、前記第１ゲート導電膜パターン６２の側壁のエッジは前記第１領域（Ａ）の素子分離膜４上に形成されることが望ましい。前記キャパシタ下部電極６４は前記キャパシタ領域（Ｄ）内の前記素子分離膜４上に配置される。

　図１６を参照すると、前記第１ゲート導電膜パターン６２及び前記キャパシタ下部電極６４が形成された半導体基板上に、誘電膜を形成する。以後、前記誘電膜をパターニングして、前記キャパシタ下部電極６４及び前記第１ゲート導電膜パターン６２の上部面及び側壁を囲む誘電膜パターン７５を形成する。この時に、前記誘電膜パターン７５は前記第２領域（Ｂ）及び第３領域（Ｃ）上で除去される。

　前記誘電膜はシリコン酸化膜、シリコン窒化膜、ＯＮＯ膜、タンタルＴａ酸化膜、バリウム−ストロンチウム−チタンＢａ−Ｓｒ−Ｔｉ酸化膜、ジルコニウムＺｒ酸化膜、ハフニウムＨｆ酸化物、鉛−亜鉛−チタンＰｂ−Ｚｎ−Ｔｉ酸化物、ストロンチウム−ビスマス−タンタルＳｒ−Ｂｉ−Ｔａ酸化物のうちから選択された少なくとも一つで形成することができる。本発明の実施の形態によると、前記誘電膜はＯＮＯ膜で形成する。

　図１７を参照すると、前記誘電膜をパターニングした後に、前記第２領域（Ｂ）及び第３領域（Ｃ）上に互いに異なる厚さを有する第２ゲート絶縁膜４０及び第３ゲート絶縁膜５０を形成する。本発明の実施の形態によると、前記第２ゲート絶縁膜４０は熱酸化工程を使用して形成されたシリコン酸化膜であり、望ましくは１０Å乃至１００Åの厚さで形成される。また、前記第３ゲート絶縁膜５０は化学気相蒸着工程を使用して形成したシリコン酸化膜であり、望ましくは１００Å乃至１０００Åの厚さで形成される。

　前記第２ゲート絶縁膜４０及び前記第３ゲート絶縁膜５０を形成する段階は、前記第２領域（Ｂ）及び第３領域（Ｃ）上に、順次に積層された第１シリコン酸化膜及びマスク膜を形成する段階を含む。以後、前記マスク膜をパターニングして、前記第２領域（Ｂ）を覆い、前記第３領域（Ｃ）の半導体基板を露出させるマスク膜パターンを形成する。前記マスク膜パターンが形成された半導体基板上に、化学気相蒸着工程を使用して、前記第３ゲート絶縁膜５０で使用される第２シリコン酸化膜を所定の厚さで形成する。以後、前記第２領域（Ｂ）の半導体基板が露出するように、前記第２シリコン酸化膜、前記マスク膜パターン及び前記第１シリコン酸化膜をエッチングする。次に、熱酸化工程を実施して、前記露出した第２領域（Ｂ）の半導体基板上に前記第２ゲート絶縁膜４０で使用されるシリコン酸化膜を形成する。前記第１シリコン酸化膜、前記マスク膜及び前記第２シリコン酸化膜はＯＮＯ膜からなる前記誘電膜を使用することもできる。前記第２ゲート絶縁膜４０及び前記第３ゲート絶縁膜５０を形成する方法は、上述の説明からの多様な変形が可能である。

　図１８を参照すると、前記第２及び第３ゲート絶縁膜４０、５０が形成された半導体基板上に、第２ゲート導電膜を形成する。以後、前記第２ゲート導電膜をパターニングして前記第１領域（Ａ）を露出させる第２ゲート導電膜パターン８０を形成する。上述の実施の形態によると、前記第２ゲート導電膜パターン８０は前記第１領域（Ａ）で除去され、その領域で前記誘電膜パターン７５の上部面を露出させる。

　前記第２ゲート導電膜パターン８０は前記第１ゲート導電膜パターン６２と同一の物質で形成することが望ましい。本発明の実施の形態によると、前記第１及び第２ゲート導電膜パターン６２、８０は全部多結晶シリコン膜である。

　図１９を参照すると、前記第１ゲート導電膜パターン６２及び前記第２ゲート導電膜パターン８０を同時にパターニングして、第１ゲートスタック９１、第２ゲートスタック９２、第３ゲートスタック９３及びキャパシタ構造体９５を形成する。前記第１、第２及び第３ゲートスタック９１、９２、９３及び前記キャパシタ上部電極８６は各々前記第１領域（Ａ）、第２領域（Ｂ）、第３領域（Ｃ）及びキャパシタ領域（Ｄ）に各々形成される。前記パターニング工程は前記第１、第２及び第３領域（Ａ、Ｂ、Ｃ）で前記半導体基板２を露出させ、前記キャパシタ領域（Ｄ）で前記誘電膜パターン６４が露出するように実施することが望ましい。

　これによって、前記第１ゲートスタック９１は順次に積層された第１ゲート絶縁膜パターン３０′、第１ゲート電極６２′及び第１キャッピングパターン７５′を含み、前記第２ゲートスタック９２は順次に積層された第２ゲート絶縁膜パターン４０′及び第２ゲート電極８２を含み、前記第３ゲートスタック９３は順次に積層された第３ゲート絶縁膜パターン５０′及び第３ゲート電極８４を含む。また、前記キャパシタ構造体９５は前記キャパシタ領域（Ｄ）で前記素子分離膜４上に順次に積層された前記キャパシタ下部電極６４、前記誘電膜パターン７５及び前記キャパシタ上部電極８６を含む。前記キャッピングパターン７５′は前記第１ゲート導電膜パターン６２上の前記誘電膜パターン７５がエッチングされた結果物である。

　一方、上述の本発明の第５実施の形態は図２０、図２１及び図２２に示したように、多様な変形例が可能である。下で説明される変形例は図１５乃至図１７までの段階を同一に含むことができる。これによって、重複の内容に対する説明は省略する。

　図２０を参照すると、前記第２ゲート導電膜をパターニングする前に、前記第２ゲート導電膜上に反射防止膜９０をさらに形成することができる。以後、前記反射防止膜９０上に前記第１領域（Ａ）を露出させるフォトレジストパターン（図示しない）を形成した後、前記反射防止膜９０及び前記第２ゲート導電膜を順次にエッチングする。これによって、前記第１領域（Ａ）を露出させながら、順次に積層された第２ゲート導電膜パターン８０及び反射防止膜９０が形成される。

　図２１を参照すると、図１９で説明したパターニング工程を実施して、前記第１、第２、第３及びキャパシタ領域（Ａ、Ｂ、Ｃ）に各々形成される第１ゲートスタック９１、第２ゲートスタック９２、第３ゲートスタック９３及びキャパシタ構造体９５を形成する。これによって、第５実施の形態と比較する時に、前記第２ゲートスタック９２、前記第３ゲートスタック９３及び前記キャパシタ構造体９５は反射防止膜パターン９０′をさらに含む。この時に、前記反射防止膜９０は前記パターニング工程で前記誘電膜パターン７５に対して選択的エッチング特性を有しない物質で形成することが望ましい。例えば、前記反射防止膜９０は前記パターニング工程の間、前記誘電膜パターン７５に対するエッチング選択比が５０％乃至１５０％の範囲を有する物質膜であることが望ましい。このようなエッチング特性のために、前記反射防止膜９０は厚さ及び構成物質の種類を調節する方法を使用することができる。望ましくは、前記反射防止膜９０はシリコン酸化膜、シリコン酸化窒化膜及びシリコン窒化膜を含む物質膜のうちから選択された少なくとも一つで形成することができる。

　本発明のまた他の変形例によると、前記第２ゲート導電膜パターン８４を形成する時に、前記キャパシタ上部電極８６を形成することもできる。また、図２０及び図２１の説明のように、前記第２ゲート導電膜をパターニングする前に、前記第２ゲート導電膜上に前記反射防止膜９０をさらに形成することもできる。図２１の説明のパターニング段階の間には、前記キャパシタ領域（Ｄ）はフォトレジストのようなマスク膜により覆われる。

　一方、本発明の第５実施の形態及びその変形例によると、一度のゲートパターニング工程を通じて、互いに異なる厚さのゲート絶縁膜３０′、４０′、５０′を有する少なくとも三種類のゲートスタック９１、９２、９３及びキャパシタ構造体９５を形成することができる。前記ゲートパターニング工程は、通常に一番微細であり、厳格な線幅調節が求められる工程という点で、一度のゲートパターニング工程を含むこの実施の形態は、先の実施の形態で説明した方法よりも工程費用を節減させることができる。また、この実施の形態は先の実施の形態による場合に、ウェーハ全体面積に比べて、エッチングされる領域の面積が小さい場合に発生することがあるエッチングプロファイルの不良のような工程上の難しさを最小化させることができる長所がある（図１４参照）。また、本発明の第５実施の形態及びその変形例によると、先の説明のレジデュ（ｒｅｓｉｄｕｅ）の問題も予防することができる。

　以上、説明した本発明は上述の実施の形態及び添付した図面により限定されず、本発明の技術的思想を逸脱しない範囲内で様々な置き換え、変形及び変更が可能であることは本発明が属する技術分野で通常の知識を持つ者において明白である。

本発明の第１実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第１実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第１実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第１実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第２実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第２実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第３実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第３実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第３実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第３実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第３実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第４実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第４実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第４実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第５実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第５実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第５実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第５実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第５実施の形態によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第５実施の形態の変形例によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第５実施の形態の変形例によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。 本発明の第５実施の形態の変形例によるＭＯＳトランジスタ及びキャパシタの製造方法を示す工程断面図である。

符号の説明

　２　基板
　４　フィールド領域
　６　第１ゲート絶縁膜
　１０、１９　第１ゲートスタック
　１１、１７　ゲート膜パターン
　１４　下部電極
　１６　誘電体膜
　１８　第２ゲート絶縁膜
　２２　第２ゲートスタック
　２６　上部電極

Claims (24)

1. 　基板に第１トランジスタ領域、キャパシタ領域及び第２トランジスタ領域を画定するフィールド領域を形成する段階と、
   　前記第１トランジスタ領域に第１ゲートスタックを形成し、同時に前記キャパシタ領域にキャパシタの下部電極を形成する段階と、
   　前記キャパシタの下部電極上に誘電体膜を介在したキャパシタの上部電極を形成し、同時に前記第２トランジスタ領域に第２ゲートスタックを形成する段階と、を含むことを特徴とする半導体装置の製造方法。
2. 　前記第１ゲートスタックと同時にキャパシタの下部電極を形成する段階は、
   　前記基板上に第１ゲート絶縁膜及び第１導電膜を形成する段階と、
   　前記第１導電膜及び前記第１ゲート絶縁膜をパターニングして第１ゲートスタック及びキャパシタの下部電極を形成する段階と、を含み、
   　前記誘電体膜を介在したキャパシタの上部電極と同時に第２ゲートスタックを形成する段階は、
   　前記キャパシタの下部電極上に誘電体膜を形成する段階と、
   　前記基板上に第２ゲート絶縁膜及び第２導電膜を形成する段階と、
   　前記第２導電膜及び前記第２ゲート絶縁膜をパターニングしてキャパシタの上部電極及び第２ゲートスタックを形成する段階と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 　前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜はその厚さが互いに異なることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 　前記第１ゲートスタックと同時にキャパシタの下部電極を形成する段階は、
   　前記基板上に第１ゲート絶縁膜、第１導電膜、及び誘電体膜を形成する段階と、
   　前記誘電体膜、第１導電膜、及び前記第１ゲート絶縁膜をパターニングして第１ゲートスタック、キャパシタの下部電極及び誘電体膜を形成する段階と、を含み、
   　前記キャパシタの上部電極と同時に第２ゲートスタックを形成する段階は、
   　前記基板上に第２ゲート絶縁膜及び第２導電膜を形成する段階と、
   　前記第２導電膜及び前記第２ゲート絶縁膜をパターニングしてキャパシタの上部電極及び第２ゲートスタックを形成する段階と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
5. 　前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜はその厚さが互いに異なることを特徴とする請求項４に記載の半導体装置の製造方法。
6. 　前記誘電体膜はシリコン酸化膜、シリコン窒化膜、ＯＮＯ膜、タンタルＴａ酸化膜、バリウム−ストロンチウム−チタンＢａ−Ｓｒ−Ｔｉ酸化膜、ジルコニウムＺｒ酸化膜、ハフニウムＨｆ酸化物、鉛−亜鉛-チタンＰｂ−Ｚｎ−Ｔｉ酸化物、ストロンチウム−ビスマス−タンタルＳｒ−Ｂｉ−Ｔａ酸化物のうちから選択された少なくとも一つで形成することを特徴とする請求項１に記載の半導体装置の製造方法。
7. 　基板に第１トランジスタ領域、キャパシタ領域及び第２トランジスタ領域を画定するフィールド領域を形成する段階と、
   　前記第１トランジスタ領域にゲート膜パターンを形成し、同時に前記キャパシタ領域にキャパシタの下部電極を形成する段階と、
   　前記キャパシタの下部電極上に誘電体膜を介在したキャパシタの上部電極を形成し、同時に前記第２トランジスタ領域に第２ゲートスタックを形成する段階と、
   　前記ゲート膜パターンをパターニングして第１ゲートスタックを形成する段階と、を含むことを特徴とする半導体装置の製造方法。
8. 　前記ゲート膜パターンと同時にキャパシタの下部電極を形成する段階は、
   　前記基板上に第１ゲート絶縁膜及び第１導電膜を形成する段階と、
   　前記第１導電膜及び前記第１ゲート絶縁膜をパターニングして第１ゲート膜パターン及びキャパシタの下部電極を形成する段階と、を含み、
   　前記誘電体膜を介在したキャパシタの上部電極と同時に第２ゲートスタックを形成する段階は、
   　前記キャパシタの下部電極上に誘電体膜を形成する段階と、
   　前記基板上に第２ゲート絶縁膜及び第２導電膜を形成する段階と、
   　前記第２導電膜及び前記第２ゲート絶縁膜をパターニングしてキャパシタの上部電極及び第２ゲートスタックを形成する段階と、を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
9. 　前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜はその厚さが互いに異なることを特徴とする請求項８に記載の半導体装置の製造方法。
10. 　前記ゲート膜パターンと同時にキャパシタの下部電極を形成する段階は、
    　前記基板上に第１ゲート絶縁膜、第１導電膜、及び誘電体膜を形成する段階と、
    　前記誘電体膜、第１導電膜、及び前記第１ゲート絶縁膜をパターニングしてゲート膜パターン、キャパシタの下部電極及び誘電体膜を形成する段階と、を含み、
    　前記キャパシタの上部電極と同時に第２ゲートスタックを形成する段階は、
    　前記基板上に第２ゲート絶縁膜及び第２導電膜を形成する段階と、
    　前記第２導電膜及び前記第２ゲート絶縁膜をパターニングしてキャパシタの上部電極及び第２ゲートスタックを形成する段階と、を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
11. 　前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜はその厚さが互いに異なることを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 　前記第１トランジスタ領域に形成される前記ゲート膜パターンのエッジは前記フィールド領域とオーバーラップすることを特徴とする請求項７に記載の半導体装置の製造方法。
13. 　前記誘電体膜はシリコン酸化膜、シリコン窒化膜、ＯＮＯ膜、タンタルＴａ酸化膜、バリウム−ストロンチウム−チタンＢａ−Ｓｒ−Ｔｉ酸化膜、ジルコニウムＺｒ酸化膜、ハフニウムＨｆ酸化物、鉛−亜鉛−チタンＰｂ−Ｚｎ−Ｔｉ酸化物、ストロンチウム−ビスマス−タンタルＳｒ−Ｂｉ−Ｔａ酸化物のうちから選択された少なくとも一つで形成することを特徴とする請求項７に記載の半導体装置の製造方法。
14. 　半導体基板の所定の領域に、第１領域、第２領域及び第３領域を画定する素子分離膜を形成する第１段階と、
    　前記第１領域の半導体基板上に、順次に積層された第１ゲート絶縁膜及び第１ゲート導電膜パターンを形成し、前記第２領域の半導体基板上に、順次に積層された第２ゲート絶縁膜及び第２ゲート導電膜パターンを形成し、前記第３領域の半導体基板上に、順次に積層された第３ゲート絶縁膜及び前記第２ゲート導電膜パターンを形成する第２段階と、
    　前記第１ゲート導電膜パターン及び前記第２ゲート導電膜パターンを共にパターニングして、前記第１、第２及び第３領域に各々配置される第１ゲート電極、第２ゲート電極及び第３ゲート電極を形成する第３段階と、を含み、
    　前記第１ゲート絶縁膜、第２ゲート絶縁膜及び第３ゲート絶縁膜は互いに異なる厚さを有することを特徴とする半導体装置の製造方法。
15. 　前記第２段階は、
    　前記第１領域の半導体基板上に、順次に積層された第１ゲート絶縁膜及び第１ゲート導電膜パターンを形成する段階と、
    　前記第２領域及び第３領域の半導体基板上に、互いに異なる厚さの第２ゲート絶縁膜及び第３ゲート絶縁膜を各々形成する段階と、
    　前記第２ゲート絶縁膜及び第３ゲート絶縁膜が形成された半導体基板の全面に、第２ゲート導電膜を形成する段階と、
    　前記第２ゲート導電膜をパターニングして、前記第１領域で前記第１ゲート導電膜パターンを露出させる第２ゲート導電膜パターンを形成する段階と、
    を含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
16. 　前記第１ゲート絶縁膜及び第１ゲート導電膜パターンを形成する段階は、
    　前記第１領域に第１ゲート絶縁膜を形成する段階と、
    　前記第１ゲート絶縁膜が形成された半導体基板上に、第１ゲート導電膜を形成する段階と、
    　前記第１ゲート導電膜をパターニングして、前記第１領域で前記第１ゲート絶縁膜を覆う前記第１ゲート導電膜パターンを形成し、前記素子分離膜の所定の領域の上部にキャパシタ下部電極を形成する段階と、
    を含むことを特徴とする請求項１５に記載の半導体装置の製造方法。
17. 　前記第１ゲート導電膜をパターニングした後に、
    　前記第１ゲート導電膜パターン及び前記キャパシタ下部電極が形成された半導体基板上に誘電膜を積層する段階と、
    　前記誘電膜をパターニングして、前記第２領域及び第３領域を露出させ、前記キャパシタ下部電極を覆う誘電膜パターンを形成する段階と、
    をさらに含むことを特徴とする請求項１６に記載の半導体装置の製造方法。
18. 　前記誘電膜はシリコン酸化膜、シリコン窒化膜、ＯＮＯ膜、タンタルＴａ酸化膜、バリウム−ストロンチウム−チタンＢａ−Ｓｒ−Ｔｉ酸化膜、ジルコニウムＺｒ酸化膜、ハフニウムＨｆ酸化物、鉛−亜鉛−チタンＰｂ−Ｚｎ−Ｔｉ酸化物、ストロンチウム−ビスマス−タンタルＳｒ−Ｂｉ−Ｔａ酸化物のうちから選択された少なくとも一つで形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
19. 　前記第２ゲート導電膜をパターニングする前に、
    　前記第２ゲート導電膜上に、前記第３段階を実施する間、前記誘電膜に対して選択的エッチング特性がないように、反射防止膜を形成する段階をさらに含み、
    　前記選択的エッチング特性がない反射防止膜を形成する段階は、前記第３段階で前記誘電膜に対するエッチング選択比が５０％乃至１５０％になるように、前記反射防止膜の物質及び厚さを調節することを特徴とする請求項１７に記載の半導体装置の製造方法。
20. 　前記第２ゲート導電膜パターンを形成する間、
    　前記誘電膜パターン上に、前記キャパシタ下部電極に向い合う（opposite）キャパシタ上部電極を形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
21. 　前記第３段階を実施する間、
    　前記誘電膜パターン上に、前記キャパシタ下部電極に向い合うキャパシタ上部電極を形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
22. 　前記第１ゲート導電膜パターン及び前記第２導電膜パターンは同一の物質であることを特徴とする請求項１４に記載の半導体装置の製造方法。
23. 　前記第１ゲート導電膜パターン及び前記第２導電膜パターンは多結晶シリコン膜を含むことを特徴とする請求項２２に記載の半導体装置の製造方法。
24. 　前記第１ゲート絶縁膜は熱酸化工程を通じて形成された５０Å乃至３００Åの厚さのシリコン酸化膜であり、
    　前記第２ゲート絶縁膜は熱酸化工程を通じて形成された１０Å乃至１００Åの厚さのシリコン酸化膜であり、
    　前記第３ゲート絶縁膜は化学気相蒸着工程を通じて形成された１００Å乃至１０００Åの厚さのシリコン酸化膜であることを特徴とする請求項１４に記載の半導体装置の製造方法。

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