KR100210580B1 - 불휘발성 반도체 기억장치의 제조방법 - Google Patents

Abstract

부유게이트전극과 제어게이트전극으로 이루어지는 2층 게이트전극 구조의 불휘발성 메모리 트랜지스터와 단일 게이트전극구조의 주변회로용 MOS 트랜지스터를 동일 반도체 기판상에 형성하기 위한 불휘발성 반도체 기억장치의 제조방법으로서, 불휘발성 반도체 기억장치의 신뢰성을 향상하기 위해, 2층 게이트전극 구조(5,7)을 갖는 불휘발성 메모리의 고유전률의 층간절연막(6)을 형성하기 전에 주변회로용 MOS 영역의 기판상을 열산화막(3)을 다결정 실리콘막(5)로 순차 피복하여 두고, 층간절연막(6)을 주변회로영역상에서 선택적으로 제거하기 전에 다결정 실리콘막(7)로 불휘발성 메모리의 층간절연막(6)의 표면을 피복하여 두고, 주변회로영역의 층간절연막(6)을 제거할 때 주변회로영역의 바닥의 다결정 실리콘막(5)가 에칭에 의한 오염 또는 손상에 대하여 버퍼층으로서 작동하고, 불휘발성 메모리부의 층간절연막(6) 표면상의 도전막(7)도 에칭에 의한 오염 또는 손상에 대하여 버퍼층으로서 작동한다.

이러한 불휘발성 반도체 기억장치의 제조방법을 사용하는 것에 의해, 메모리 셀 면적을 희생하는 일 없이 라이트, 리드, 소거 특성이 우수한 불휘발성 반도체 기억장치를 실현할 수 있다.

Description

불휘발성 반도체 기억장치의 제조방법

제1도,제2도,제3도는 본 발명의 기본적인 실시예에 의한 불휘발성 반도체 기억장치의 제조방법을 도시한 도면.

제4도는 본 발명의 구체적인 실시예에 의한 제조방법으로 형성한 불휘발성 기억장치의 단면도.

제5도는 본 발명의 구체적인 실시예에 의한 불휘발성 반도체 기억장치의 내부블록도.

제6도는 본 발명의 구체적인 실시예에 의한 불휘발성 반도체 기억장치의 메모리 셀 어레이 4비트분의 배치평면도.

제7도, 제9도-제13도는 본 발명의 구체적인 실시예에 의한 불휘발성 반도체 기억장치의 제조방법을 도시한 도면.

제8도는 본 발명의 구체적인 실시예에 의한 불휘발성 반도체 기억장치의 메모리 셀 어레이의 배치평면도.

제14도-제18도, 제19도-제22도, 제23도-제28도는 본 발명의 다른 구체적인 실시예에 의한 불휘발성 반도체 기억장치의 제조방법을 도시한 도면.

본 발명은 불휘발성 반도체 기억장치의 제조방법에 관한 것으로, 특히 부유게이트전극과 제어게이트전극으로 이루어지는 2층 게이트전극 구조의 주변회로용 MOS 트랜지스터를 동일 반도체 기판상에 형성하기 위한 불휘발성 반도체 기억장치의 제조방법에 관한 것이다.

부유게이트전극과 제어게이트전극으로 이루어지는 2층 게이트전극 구조의 불휘발성 메모리 트랜지스터에서는 2층 게이트전극간의 용량결합을 크게 하는 것이 고성능화를 실현하는 중요한 포인트의 하나로 되어 있다.

2층 게이트전극간의 층간절연막으로서는 부유게이트전극을 구성하는 폴리실리콘의 열산화막이 지금까지 널리 사용되어 왔지만, 메모리 셀 면적을 희생하지 않고 상기 용량 결합을 증대시키는데는 이 열산화막의 박막화가 필요하게 된다. 그러나, 폴리실리콘 산화막은 단결정 실리콘의 열산화막에 비해서 전류가 흐르기 쉽고, 절연내압도 낮으므로 박막화가 곤란하였다.

이것에 대하여 산화막보다 고유전률의 재료로 층간절연막을 구성할 수 있으면, 박막화하지 않고 용량결합을 증대시키는 것이 가능하게 된다. 따라서, 일본국 특허 공개 공보 소화 60-145666호 또는 일본국 특허 공개 공보 소화 61-229368에는 상기의 생각에 따라 얇은 실리콘 산화막과 고유전률의 실리콘 질화막의 2층막으로 층간절연막을 구성한 불휘발성 기억장치가 개시되어 있다. 또, 일본국 특허 공고 공보 평성 2-2310호 및 일본국 특허 공고 공보 평성 2-2311호에는 실리콘 질화막의 상하에 얇은 실리콘 산화막을 마련하여 층간절연막으로 한 불휘발성 기억장치 및 그 제조방법이 개시되어 있다.

이와같이 층간절연막에 고유전률 재료를 사용하는 방식은 제조 프로세스의 저온화의 면에서도 유리하다. 폴리실리콘의 열 산화막을 층간절연막에 사용하는 경우, 누설 전류를 데이터 유지 특성의 허용범위내에 억제하기 위해서는 1000내지 1150정도의 고온산화가 필요하였다. 이것에 대하여 상기 공지예에서는 화학기상퇴적법(CVD 법)에 의한 실리콘 질화막을 사용하면, 얇은 실리콘 산화막의 형성도 포함하여 800내지 920정도로 프로세스를 저온화할 수 있는 것이 개시되어 있다.

한편, 폴리실리콘 산화막을 층간절연막에 사용한 불휘발성 메모리 트랜지스터를 단일 게이트전극 구조의 주변회로용 MOS 트랜지스터와 동일 반도체 기판상에 형성하는 제조방법에 관해서는 일본국 특허 공개 공보 소화 61-42171호 및 일본국 특허 공개 공보 소화 62-150781호에 각각 개시되어 있다.

일본국 특허 공개 공보 소화 61-42171호에는 2층의 도전층(예를들면, 폴리실리콘막)을 사용하여 제1층째 및 제2층째의 도전층으로 메모리 트랜지스터의 2층 게이트전극을 형성함과 동시에 같은 제2층째의 도전층으로 주변회로용 MOS 트랜지스터의 단일 게이트전극을 형성하는 제조방법이 개시되어 있다.

또, 일본국 특허 공개 공보 소화 62-150781호에는 3층의 도전층을 사용하여 제1층째 및 제2층째의 도전층으로 메모리 트랜지스터의 2층 게이트전극을 형성하고, 2층째 및 3층째의 도전층으로 주변회로용 MOS 트랜지스터의 단일 게이트전극을 각각 형성하는 제조방법이 개시되어 있다.

2층 게이트전극 구조의 불휘발성 메모리 트랜지스터를 불휘발성 기억장치의 메모리 셀로서 동작시키기 위해서는 이것을 구동하는 주변회로용 MOS 트랜지스터를 동일 반도체 기판상에 형성할 필요가 있다.

이미 기술한 바와 같이, 불휘발성 메모리 트랜지스터의 층간절연막을 폴리실리콘 산화막으로 구성하는 경우에는 그것에 적합한 제조방법이 공지예로서 명백하게 되어 있다. 그러나, 층간절연막의 적어도 일부에 종래 기술에서 기술한 실리콘 질화막과 같은 고유전률 재료를 이용하고자 하면, 종래기술의 조합에서는 다음에 나타낸 바와 같은 문제가 발생한다.

즉, 층간절연막에 실리콘 질화막과 같은 고유전률 재료를 사용하는 경우에는 당연히 층간절연막과 주변회로용 MOS 트랜지스터의 게이트 산화막을 다른 공정으로 형성하지 않으면 안되지만, 이 2가지의 공정이 서로에 악영향을 주기 때문에 층간절연막 및 게이트 산화막의 신뢰성을 확보하는 것이 곤란하다는 문제이다.

구체적으로, 주변회로용 MOS 트랜지스터를 형성하는 영역의 기판상에서는 메모리 트랜지스터의 층간절연막으로서 마련한 고유전률막을 제거한 후에 게이트 산화를 실행하게 되지만, 고유전률막의 제거시 노출된 기판에 부여되는 오염 또는 손상이 게이트 산화막의 신뢰성을 저하시킨다.

즉, 메모리 트랜지스터 영역의 실리콘 질화막상에만 포토레지스트를 피복하고, 드라이 에칭에 의해 주변회로용 MOS 트랜지스터부의 실리콘 질화막을 제거할 때에 실리콘 질화막과 실리콘 산화막의 에칭 비율의 비가 충분하게 취해지지 않으므로, 주변회로용 MOS 트랜지스터부의 실리콘 질화막 아래의 실리콘 산화막도 드라이 에칭을 받는 것에 의해, 그 아래의 실리콘 기판 표면에 손상을 받거나 드라이 에칭장치에서의 중금속 등이 그 아래의 실리콘 기판 표면에 도입되어 표면이 오염된다.

또, 메모리 트랜지스터 영역의 층간절연막도 상기 실리콘 질화막의 제거 공정시에 포토레지스트막을 도포하거나 또는 주변회로영역에 게이트 산화막을 형성하기 전에 세정공정으로 노출되기 때문에 저전계에서의 누설전류가 증대하거나 절연내압의 확보가 곤란하게 된다는 문제도 있다.

한편, 일본국 특허 공개 공보 평성 2-84776호에는 주변회로부의 MOS 트랜지스터의 게이트 절연막 및 메모리 트랜지스터부의 2층 게이트전극 구조의 층간절연막으로의 드라이 에칭의 플라즈마 손상을 해결하기 위해 다음과 같은 불휘발성 반도체 기억장치의 제조방법이 개시되어 있다.

이 방법은 불휘발성 반도체 기억장치의 메모리 트랜지스터부의 2층 게이트전극 구조의 층간절연막인 실리콘 산화막, 실리콘 질화막, 실리콘 산화막의 3층의 층간절연막 상에 다시 실리콘 질화막을 형성한 후, 메모리 셀부에 포토레지스트 패턴을 부분적으로 남겨서 주변회로부의 MOS 트랜지스터부의 실리콘 질화막, 실리콘 산화막, 실리콘 질화막, 실리콘 산화막의 4층을 위에서 순차 에칭하여 하부 실리콘 산화막을 어느 정도 기판상에 남긴 상태에서 어셔처리 의해서 포토레지스트 패턴을 제거하는 것으로 실리콘 산화막, 실리콘 질화막, 실리콘 산화막의 3층을 상부의 실리콘 질화막으로 피복하고, 주변회로부 MOS 트랜지스터의 실리콘 기판 표면 바닥의 실리콘 산화막으로 커버하여 플라즈마어셔의 영향을 받지 않도록 한 것이다.

그러나, 본 발명자등의 검토에 의해, 일본국 특허 공개 공보 평성 2-84776호에 기재된 제조방법에서는 또 아래와 같은 문제점이 있는 것이 명백하게 되었다.

즉, 이 문제는 메모리 트랜지스터부의 4층째의 실리콘 질화막을 열인산에 의해 습식 에칭으로 제거할 때, 실리콘 산화막, 실리콘 질화막, 실리콘 산화막의 3층으로 이루어지는 메모리 트랜지스터부의 층간절연막 및 주변회로부의 MOS 트랜지스터부 바닥의 실리콘 산화막이 열인산에 의해 손상을 받아 불휘발성 반도체 기억장치의 신뢰성을 향상할 수 없다는 문제가 있다.

본 발명의 목적은 2층 게이트전극 구조의 불휘발성 메모리 트랜지스터와 이것을 구동하는 주변회로용 MOS 트랜지스터를 동일 반도체 기판상에 구비한 불휘발성 반도체 기억장치의 개발시에 상술한 바와같은 검토 결과를 기초로 하여 이루어진 것으로서, 메모리 트랜지스터의 층간절연막의 적어도 일부에 실리콘 열산화막 이외의 고유전률막 재료를 사용하는 경우, 주변회로용 MOS 트랜지스터의 게이트 산화막의 신뢰성을 고레별로 유지하는 것이 가능하게 되는 불휘발성 반도체 기억장치의 제조방법을 제공하는 것이다.

본 발명의 다른 목적은 2층 게이트전극 구조의 불휘발성 메모리 트랜지스터의 층간절연막의 신뢰성을 함께 고레별로 유지하는 것이 가능하게 되는 불휘발성 반도체 기억장치의 제조방법을 제공하는 것이다.

상기의 목적은 다음의 해결 방법으로 달성될 수가 있다. 제1의 해결방법으로서는 2층 게이트전극 구조(5),(7)을 갖는 불휘발성 메모리 트랜지스터의 고유전률 층간절연막(6)을 형성하기 전에 주변회로용 MOS 트랜지스터를 형성하는 영역의 기판상을 기판의 열산화막(3)과 화학기상퇴적법에 의해 형성한 도전막(예를들면, 다결정 실리콘막)(5)로 순차 피복하여 두는 것이다(제1도 참조).

또, 제2의 해결수단으로서는 2층 게이트전극 구조(5),(7)을 갖는 불휘발성 메모리 트랜지스터의 고유전률 층간절연막(6)과 동시에 형성된 절연막(6)을 주변회로용 MOS 트랜지스터 영역상에서 선택적으로 제거하기 전에 최종적으로 2층 게이트전극 구조의 불휘발성 메모리 트랜지스터의 제어게이트전극의 적어도 일부로 되는 도전막(예를들면, 다결정 실리콘막)(7)로 불휘발성 메모리 트랜지스터의 고유전률 층간절연막(6)의 표면을 피복하여 두는 것이다(제1도 참조).

제1의 해결방법에 의하면 주변회로용 MOS 트랜지스터 영역의 층간절연막(6)을 제거할 때, 주변회로용 MOS 트랜지스터 영역 바닥의 도전막(5)가 에칭에 의한 오염 또는 손상에 대하여 버퍼층으로서 작용한다. 또, 이 도전막(5)를 제거할 필요가 있는 경우에도 도전막(5)와 바닥의 열산화막(3)사이의 에칭 선택비를 통상 충분히 크게 취할 수 있으므로, 주변회로용 MOS 트랜지스터 영역의 반도체 기판이 노출하게 되어 오염 또는 손상을 받는 일은 없다.

이렇게 해서 주변회로용 MOS 트랜지스터 영역의 게이트 산화막의 신뢰성을높일 수가 있어 당초의 목적을 달성할 수가 있다.

제2의 해결방법에 의하면 불휘발성 메모리 트랜지스터부의 층간절연막(6)표면이 상부 도전막(7)로 피복되어 있으므로, 이 층간절연막(6)이 포토레지스터의 직접 도포나 어셔 제거의 분위기에 노출되거나 또는 후에 계속되는 열산화공정(주변회로용 MOS 트랜지스터 영역에서의 게이트 산화막(8)형성)에서의 사전세정의 영향을 받거나 하는 일은 회피할 수 있다. 이 결과, 층간절연막(6)의 저전계 누설전류나 절연파괴내성이 현저하게 향상하여 당초의 목적을 달성할 수가 있다.

본 발명의 또 다른 특징과 그 이외의 목적은 다음에 상술하는 실시예에서 명백하게 될 것이다.

상기한 2가지의 해결방법을 조합한 제조공정의 적합한 일예로서, 3층의 퇴적도전막을 이용한 제조공정의 단면도를 제1도에 도시한다.

이하, 간단히 하기 위해 불휘발성 메모리 트랜지스터를 형성하는 반도체 기판상의 영역을 제1의 영역, 주변회로용 MOS 트랜지스터를 형성하는 영역을 제2의 영역이라 한다.

다음에 제1도의 실시예에 의한 제조공정을 상세하게 설명한다.

제1도(a): 반도체 기판(1)상에 소자분리용의 필드 산화막(2)와 메모리 트랜지스터의 게이트 산화막(3)을 각각 형성한 후, 다결정 실리콘막인 제1의 도전막(5)를 퇴적한다. 이 도전막(5)는 제1의 영역에서는 메모리 트랜지스터의 부유게이트전극으로 되는 한편, 제2의 영역에서는 후술하는 바와같이 반도체 기판 표면의 보호막으로 된다. 이렇게 해서 후에 계속되는 층간절연막(6)의 형성에 앞서 제2의 영역의 반도체 기판 표면을 피복하는 도전막(5)를 부유게이트전극(5)와 동일층의 도전막으로 형성할 수가 있다.

제1도(b): 게이트 산화막(3)의 유전률보다 높은 유전률의 층간절연막(6)을 형성한 후, 그 위에 메모리 트랜지스터의 제어게이트전극으로 되는 제2의 도전막(7)(다결정 실리콘막)을 형성한다.

제1도(c): 리도그래피의 방법을 사용하여 제2의 영역상의 제2의 도전막(7), 제1의 도전막(5)를 순차 제거한다.

에칭에 의해 제2의 영역에서 층간절연막(6)을 제거할 때, 바닥의 다결정 실리콘막(5)는 제2의 영역의 반도체표면이 오염 또는 손상을 받지 않도록 하기 위한 버퍼층으로서 작용한다.

또, 에칭에 의해 제2의 영역에서 층간절연막(6)을 제거할 때 메모리 셀부의 상부의 다결정 실리콘막(7)은 제1의 영역의 층간절연막(6)이 포토레지스트의 직접 도포, 어셔 분위기, 사전세정의 영향을 받지 않도록 하기 위한 버퍼층으로서 작용한다.

또한, 제1의 도전막(5)의 에칭시에는 바닥의 게이트 산화막(3)에 대하여 선택비를 갖게 하는 것에 의해 반도체 기판(1)이 노출하는 것을 피하도록 하는 것이 바람직하다.

예를들면, 드라이 에칭을 사용하는 경우, 다결정 실리콘막(5)와 실리콘 산화막(3)의 에칭 선택비는 50:1로 되고, 습식을 사용하는 경우, 다결정 실리콘막(5)와 실리콘 산화막(3)의 에칭 선택비는 더욱 크게 되어 반도체 기판(1)이 노출하는 것을 방지할 수가 있다.

제1도(d): 제2의 영역의 반도체 기판 표면을 새롭게 열산화하여 주변회로용 MOS 트랜지스터의 게이트 산화막(8)을 형성한 후, 제3의 도전막(10)(다결정 실리콘막)을 연속해서 형성한다.

제1도(e): 제1의 영역에서 상기 제3의 도전막(10)을 완전히 제거함과 동시에, 제2의 영역에서는 같은 제3의 도전막(10)을 가공해서 주변회로용 MOS 트랜지스터의 단층 게이트전극을 형성한다. 제1의 영역에서 제3의 도전막(10)을 제거함에 있어서는 제1도(d)의 열산화시에 제2의 도전막(7)상에 형성된 산화막(9)를 스토퍼로서 사용한다. 계속해서, 제1의 영역에서 제2의 도전막(7), 층간절연막(6) 및 제1의 도전막(5)를 순차 가공하는 것에 의해 메모리 트랜지스터의 2층 게이트전극을 형성하고, 이하 통상의 소스 드레인 영역의 형성공정으로 계속된다.

상술한 2가지의 해결방법을 조합한 제조공정 이외의 적합한 예로서, 2층의 퇴적도전막을 이용한 제조공정의 단면도를 제2도에 도시한다.

제2도(a): 반도체 기판(1)상에 소자분리용의 필드 산화막(2), 메모리 트랜지스터의 게이트 산화막(3) 및 주변회로용 MOS 트랜지스터의 게이트 산화막(4)를 각각 형성한 후, 제1의 도전막(5)를 퇴적한다.

이 도전막(5)는 제1의 영역에서는 메모리 트랜지스터이 부유게이트전극으로 되는 한편, 제2의 영역에서는 후술하는 바와같이 반도체 기판 표면의 보호막으로 된다.

이렇게 해서, 후에 계속되는 층간절연막(6)의 형성에 앞서 제2의 영역의 반도체 기판 표면을 피복하는 도전막(5)를 부유게이트전극(5)와 동일층의 도전막으로 형성할 수가 있다.

제2도(b): 층간절연막(6)을 형성한 후, 그 위에 메모리 트랜지스터의 제어게이트전극으로 되는 제2의 도전막(7)을 연속해서 형성한다.

제2도(c): 리도그래피 방법을 사용하여 제2의 영역상의 제2의 도전막(7), 층간절연막(6)을 순차 제거한다.

제2도(d): 제1의 영역에서 제2의 도전막(7), 층간절연막(6) 및 제1의 도전막(5)를 순차 가공하는 것에 의해 메모리 트랜지스터의 2층 게이트전극을 형성함과 동시에, 제2의 영역에서는 제1의 도전막(5)를 가공하는 것에 의해 주변회로용 MOS 트랜지스터의 게이트전극을 형성한다. 이하, 통상의 소스 드레인영역의 형성공정으로 계속된다.

상기 2가지의 해결방법을 조합한 제조공정 이외의 적합한 예로서, 제2도의 제조공정에 게이트전극 재료의 저저항화공정을 추가한 예를 제3도에 도시한다.

제3도(a),(b),(c)는 제2도(a),(b),(c)의 각 공정과 완전히 마찬가지이다. 이 뒤에 다음의 공정이 추가된다.

제3도(d'): 1층째 및 2층째의 도전막(5),(7)과 전기적으로 일체로 되는 3층째의 도전막(10a)(예를들면, 금속 실리사이드막과 같이 다결정 실리콘보다 저저항의 도전막)를 전면에 형성한다.

제3도(e): 3층째의 도전막(10a) 및 1층째의 도전막(5)를 가공하여 주변회로용 MOS 트랜지스터의 게이트전극을 형성하는데 이어서, 3층째의 도전막(10a) 및 2층째의 도전막(7), 층간절연막(6), 1층째의 도전막(5)를 적층 가공하는 것에 의해 불휘발성 메모리 트랜지스터의 2층 게이트전극을 형성한다. 이하, 통상의 소스, 드레인영역의 형성 공정으로 계속된다.

제4도는 본 실시예에서 기술하는 제조방법에 의해 동일 반도체 기판상에 형성한 불휘발성 메모리 트랜지스터 및 주변회로용 MOS 트랜지스터로 이루어지는 집적회로소자의 단면도이다.

특히 제한되지 않지만, 제4도의 집적회로 소자는 단결정 p형 실리콘으로 이루어지는 반도체 기판(11)상에 형성되어 있다. n채널 MOS 트랜지스터는 이러한 반도체 기판(11)과 동일 도전형의 p형 웰영역(12) 표면에 형성된 n형 소스 드레인영역(29,30), 이 소스영역과 드레인영역사이의 채널상에 형성된 얇은 게이트 산화막(27) 및 제2의 도전막(텡스텐 폴리사이드막, 즉 폴리실리콘과 텅스텐 실리사이드의 2층막)으로 이루어지는 게이트전극(28)로 구성된다.

한편, p채널 MOS 트랜지스터는 상기 반도체 기판(11)과는 역도전형의 n형 웰영역(13)에 형성되어 있다. 이 n형 웰영역(13) 표면에 형성된 p형 소스, 드레인영역(31),(32), 이 소스영역과 드레인영역 사이의 채널상에 형성된 얇은 게이트 산화막(27) 및 제3의 도전막(텡스텐 폴리사이드막, 즉 폴리실리콘과 텅스텐 실리사이드의 2층막)으로 이루어지는 게이트전극(28)로 구성된다.

특히 제한되지 않지만, 본 실시예의 n채널 및 p채널 MOS 트랜지스터는 소위, LDD(Lightly Doped Drain)구조를 사용하고 있다.

불휘발성 메모리 트랜지스터는 n채널 MOS 트랜지스터와 마찬가지로 p형 웰영역(12)상에 형성되어 있다. 이 불휘발성 메모리 트랜지스터는 게이트 산화막(터널 산화막)(16), 제1의 도전막(다결정 실리콘막)으로 이루어지는 부유게이트전극(17), 얇은 실리콘 산화막(18),(20)과 실리콘 질화막(19)의 복합막인 층간절연막, 제2의 도전막(마찬가지로 다결정 실리콘막)으로 이루어지는 제어게이트전극(21), 사이드 월 스페이서(26)의 형성전에 형성된 소스영역(24), 드레인영역(22) 및 드레인 차폐영역(23)으로 구성된다. 부유게이트전극(17), 층간절연막(18),(19),(20) 및 제어게이트전극(21)은 1회의 리도그래피 공정으로 게이트 길이 방향으로 적층 가공되어 적층형의 2층 게이트전극 구조가 실현되고 있다.

게이트 산화막(16)은 반도체 기판(11)의 표면을 열산화하는 것에 의해 형성된 산화 실리콘막으로 이루어지고, 그 막 두께는 10정도이다.

층간절연막은 상술한 바와같이, 실리콘 산화막과 실리콘 질화막의 복합막이며, 다결정 실리콘 부유게이트전극(17)의 표면에 약 4두께의 열산화막(18)을 형성한 후, 화학기상퇴적법으로 형성한 막두께 20의 실리콘 질화막(19)의 표면에 다시 약 4두께의 열산화막(20)을 형성한 것으로, 산화막 환산막 두께는 약 18이다.

다결정 실리콘 제어게이트전극(21)은 층간절연막(18),(19),(20)의 정전용량 결합에 의해 부유게이트전극(17)의 전위를 제어하는 작용을 한다. 제어게이트전극(21) 및 부유게이트전극(17)의 채널길이 방향의 끝부는 상술한 바와같이, 1회의 리도그래피 공정으로 가공되어 있으며, 그 게이트 길이는 1.0㎛정도이다. 또, 제어게이트전극(21)은 후술하는 워드선 w와 일체로 되어 있다.

드레인영역(22)는 n+형 반도체영역으로 구성되고, 콘택트 홀을 거쳐서 알루미늄 배선(35)로 이루어지는 데이터선 D에 접속되어 있다.

드레인영역(22)를 둘러싸도록 드레인 차페영역(23)이 p⁺형 반도체영역으로 형성되어 있으며, 열평형상태에서의 임계값 전압설정, 후술하는 라이트동작에서의 채널 열전자의 주입효율 향상 및 펀치 스루 방지를 실현하고 있다.

소스영역은 비소(As)를 불순물로 하는 n⁺형 반도체영역(24)로 이루어지고, 또 후술하는 소스선 SL을 구성하고 있다.

또한, (14)는 소자분리용의 LOCOS 법에 의한 필드산화막, (15)는 P⁺형 반도체영역으로 이루어지는 기생채널 방지용의 채널 스토퍼, (35)는 알루미늄 배선, (33),(34)는 알루미늄 배선(35)에 대한 2층의 층간절연막이다.

불휘발성 메모리 트랜지스터의 드레인영역상 및 주변회로용 MOS 트랜지스터의 소소, 드레인영역상 또는 제4도에는 도시되어 있지 않지만 소자분리영역의 각 게이트전극상에 각각 콘택트 홀이 형성되어 있다.

또한, 제4도에서는 생략하고 있지만 알루미늄 배선(35)상에는 화학기상퇴적법으로 형성한 PSG(Phospho-Silicate Glass)막 및 그 위의 플라즈마 실리콘 질화막으로 이루어지는 최종 비활성화막이 마련되어 있다.

제5도는 본 실시예의 제조방법에 의해 실현되는 전기적으로 리라이트 가능한 불휘발성 반도체 기억장치의 일예를 도시한 내부블록도이다.

메모리 어레이(M-ARRAY)에서는 제4도에 도시한 불휘발성 메모리 트랜지스터 구조의 1소자로 1비트가 구성되어 있다.

X 디코더(XDCR), Y 디코더(YDCR), 불휘발성 메모리 트랜지스터의 소스에 고전압을 공급하여 프로그램을 실행하기 위한 고전압 발생회로(ED)등이 본 발명의 주변회로를 구성하고, 이 주변회로는 제4도의 CMOS 구조로 구성된다.

제6도는 본 발명의 실시예에 의한 메모리 셀 어레이 4비트분의 배치를 도시한 평면도이다.

제6도중의 번호는 기본적으로 제4도와 대응하고 있지만, 새로운 것으로서 (37)은 소자분리용 LOCOS 영역(14)와 활성영역의 경계선, (38)은 금속배선으로 이루어지는 데이터선(35(D))와 메모리셀의 드레인영역(22)를 접속하는 콘택트 홀이다. 또, 폴리실리콘 제어게이트전극(21)은 금속데이터선 (35(D))와 직교하는 방향으로 연장하여 워드선을 구성하고 있다.

이 불휘발성 반도체 기억장치의 동작의 상세한 설명은 미국특허 제4,698,787호에 기재되어 있는 것과 원리적으로 마찬가지이므로, 여기에서는 생략한다.

본 발명의 실시예에 의한 제조공정의 흐름을 설명하기 위해, 제7도 내지 제18도의 제조공정의 단면도 및 평면도로 상세하게 설명한다.

제7도에 도시한 바와같이, p형 반도체 기판(11)의 주표면측에 통상의 CMOS 쌍탭 프로세스에 의해 p형 웰영역(12) 및 n형 웰영역(13)을 형성하고, 또 LOCOS프로세스에 의해 소자분리용 필드 산화막(14) 및 p⁺형 반도체영역으로 이루어지는 기생채널 방지용의 채널 스토퍼(15)를 형성한다.

다음에, 활성영역 표면을 열산화하여 두께 10의 게이트 산화막(16)을 형성한 후, 계속해서 제1의 도전막인 두께 200의 다결정 실리콘막(17)을 공지된 화학기상퇴적법으로 퇴적시킨다. 이 다결정 실리콘막(17)에 공지된 열확산법 또는 이온주입법에 의해 n형 불순물인 인(p)을 도핑한 후, 제8도의 평면도에 도시한 바와같이, 메모리 트랜지스터영역에서 다결정 실리콘막(17)을 최종적으로 부유게이트로 하는데 적합한 형상으로 되도록 가공한다.

이때, 주변회로용 MOS 트랜지스터 영역에서는 이 다결정 실리콘막을 그대로 남기고 커버로서 사용한다.

이어서, 메모리 트랜지스터의 층간절연막으로 되는 실리콘 산화막(18),(20)과 질화막(19)의 복합막을 형성한다.

먼저, 폴리실리콘막(17)의 표면을 열산화하여 두께 4의 얇은 산화막(18)을 형성한다. 다음에, 공지된 화학기상퇴적법으로 두께 20의 실리콘 질화막(19)를 형성한 후, 그 표면을 열산화하여 두께 4의 실리콘 산화막(20)으로 한다.

이렇게 해서 형성한 산화막(18), 질화막(19), 산화막(20)으로 이루어지는 3층 구조의 복합 층간절연막상에 제2의 도전막인 두께 30의 다결정 실리콘막(21)을 형성한다. 층간절연막(18),(19),(20)은 형성 직후에 다결정 실리콘막(20)으로 피복되고, 그 후 노출 되는 일은 없으므로, 신뢰성이 높은 층간절연막 특성을 실현할 수 있다. 다결정 실리콘막(21)에는 1층째의 경우와 마찬가지로 공지된 열확산법 또는 이온주입법에 의해, n형 불순물인 인(p)을 도평한다.

다음에, 제9도에 도시한 바와같이 주변회로용 MOS 트랜지스터 영역상에 형성된 제2의 다결정 실리콘막(21), 층간절연막(18),(19),(20) 및 제1의 다결정 실리콘막(17)을 공지된 드라이 에칭기술로 순차 제거한다.

제9도에는 도시되어 있지 않지만, 주변회로용 MOS 트랜지스터 영역에서 층간절연막(18),(19),(20)을 에칭하고 있을 때, 주변회로용 MOS 트랜지스터 영역의 기판표면 및 게이트 산화막(16)은 제1의 다결정 실리콘막(17)로 완전히 커버되고 있다.

또, 제1의 다결정 실리콘막(17)의 드라이 에칭에서는 바닥의 게이트 산화막(16)에 대하여 충분히 큰 에칭 선택비(30-50정도)를 실현할 수 있으므로, 이미 설명한 바와 같이, 이 일련의 드라이 에칭공정으로 주변회로용 MOS 트랜지스터 영역의 기판표면이 노출하거나 오염 또는 손상에 영향을 받을 염려는 전혀 없다.

이어서, 주변회로용 MOS 트랜지스터 영역의 기판표면을 세정한 후, 열산화에 의해 MOS 트랜지스터용의 두께 18의 게이트 산화막(27)을 형성한다. 이 때, 메모리 트랜지스터부의 제2의 다결정 실리콘막(21)의 표면에는 두께 60정도의 산화막(27')가 동시에 형성된다.

이후, 제2의 도전막인 텅스텐 폴리사이드막(28)을 형성한다. 이 텅스텐 폴리사이드막(28)의 형성 순서로서는 먼저, 두께 150의 다결정 실리콘막을 형성하고, 이것에 공지된 열확산법 또는 이온주입법에 의해 n형 불순물인 인(p)을 5×10²⁰/cm³정도의 농도까지 도핑한다. 이어서, 공지된 화학기상퇴적법에 의해 두께 150의 텅스텐 실리사이드막을 상술한 다결정 실리콘막상에 직접 형성하여 전기적으로 일체로 된 텅스텐 폴리사이드막(28)을 얻는다.

다음에 제10도에 도시한 바와같이 메모리 트랜지스터 영역상에서는 제3의 도전막인 텅스텐 폴리사이드막(28)을 제거한다. 한편, 주변회로용 MOS 트랜지스터 영역상에서는 같은 막을 그대로의 상태에서 남겨둔다. 이때, 메모리 트랜지스터 영역을 커버하고 있는 제2의 다결정 실리콘막(21) 끝부의 단차로 상기 텅스텐 폴리사이드막(28)이 에칭 나머지를 방지하기 위해, 본 제거는 등방성의 드라이 에칭기술을 이용하여 실행한다. 또, 산화막(27')로 상기 에칭을 멈추게할 수 있으므로, 메모리 트랜지스터 영역은 전혀 나쁜 영향을 받지 않는다.

계속해서, 산화막(27')를 습식에칭으로 제거하여 제2의 다결정 실리콘막(21)의 표면을 완전히 노출시킨다.

다음에, 제11도에 도시한 바와같이 주변회로용 MOS 트랜지스터부에서 제3의 도전막인 텅스텐 폴리사이드막(28)을 이방성 드라이 에칭기술로 패터닝해서 주변회로용 MOS 트랜지스터의 게이트전극(28)을 형성한다. 이것에 이어서, 메모리 트랜지스터부에서 이방성 드라이 에칭을 실행하는 것에 의해, 제2의 다결정 실리콘(21), 3층 구조의 층간절연막(18),(19),(20), 제1의 다결정 실리콘(17)로 이루어지는 적층형의 2층 게이트전극 구조를 형성한다.

이때, 메모리 트랜지스터부의 2층 게이트전극 구조는 이방성 드라이 에칭기술에 의해, 1회의 리도그래피공정으로 적층 가공한다.

이어서, 포토레지스트 마스크를 이용한 이온주입과 그것에 계속되는 열어닐공정에 의해, n⁺형 반도체영역(24)로 이루어지는 소스영역, n⁺형 반도체영역(22)로 이루어지는 드레인영역 및 p⁺형 반도체영역(23)으로 이루어지는 드레인 차폐영역을 각각 형성한다.

이후, 주변회로 MOS 트랜지스터부에서 공지된 CMOS 프로세스공정에 의해 LDD 구조의 n채널, p채널 MOS 트랜지스터를 형성함과 동시에, 논도프 및 보론/인도프의 실리콘 산화막 퇴적, 콘택트 홀 형성, 알루미늄으로 이루어지는 금속 배선 형성을 거치는 것에 의해, 제4도에 도시한 불휘발성 메모리 트랜지스터 및 주변회로용 MOS 트랜지스터로 이루어지는 불휘발성 반도체 기억장치가 실현된다.

상술한 제조공정에 의한 불휘발성 반도체 기억장치에서, 메모리 어레이의 워드선을 구성하는 메모리 트랜지스터의 제어게이트전극은 다결정 실리콘으로 형성된다.

이 제어게이트전극을 주변회로용 MOS 트랜지스터의 게이트전극과 마찬가지로 텅스텐 폴리사이드와 같은 저저항 배선으로 형성하기 위해서는 제조공정의 일부를 제12도, 제13도에 도시한 바와같이 변경하면 좋다. 제12도, 제13도는 제10도, 제11도에 각각 대응하고 있다.

제12도에서 포인트로 되는 변경점은 다음의 2가지이다.

(1) 제3의 도전막(28)을 텅스텐 폴리사이막이 아니라 두께 150의 다결정 실리콘 단층막으로 한다.

(2) 메모리 트랜지스터 영역상에서 제3도전막(28)을 제거한 후, 제2의 도전막(21)상의 열산화막(27')를 제거하는데 연속하여 제4의도전막(40)을 형성한다. 이 제4의도전막(40)은 화학기상퇴적법에 의한 텅스텐 실리사이드막이며, 150의 두께를 갖는다.

그후, 제13도에서 도시한 바와같이 메모리 트랜지스터부와 주변회로용 트랜지스터부에서 이방성 드라이 에칭에 의해 각각 게이트전극을 패터닝한다.

이상의 변경에 의해, 메모리 트랜지스터 영역상에서는 텅스텐 실리사이드막(40)이 제2의 도전막인 다결정 실리콘막(21)과 전기적으로 일체로 되어 텅스텐 폴리사이드 구조의 제어게이트전극을 얻을 수가 있다. 또한, 메모리 트랜지스터의 2층 게이트전극의 높이를 필요 이상으로 높게 하지 않기 위해, 제2의 도전막인 다결정 실리콘막(21)의 두께는 150까지 얇게 하는 것이 바람직하다. 한편, 주변회로용 MOS 트랜지스터 영역상에서는 텅스텐 실리사이드막(40)이 제3의 도전막인 다결정 실리콘막(28)과 전기적으로 일체로 되어 텅스텐 폴리사이드 구조의 주변 MOS 트랜지스터 게이트전극이 실현된다.

또, 상기 제조공정에 의한 불휘발성 반도체 기억장치에서, 주변회로용 MOS 트랜지스터의 게이트 산화막은 하나의 형태(18)으로 되어 있다. 이것을 2개의 형태(예를들면, 18와 35)으로서 주변회로용 MOS 트랜지스터를 리드의 고속동작용과 리라이트의 고전압 구동용으로 나누어 사용하는데는 제조공정의 일부를 다음과 같이 변경하면 좋다.

이하, 제14도 내지 제18도를 사용하여 설명한다.

제14도에 도시한 바와같이, p형 웰영역(12) 및 n형 웰영역(13), 필드산화막(14) 및 채널 스토퍼(15)를 제7도의 제조공정과 마찬가지로 형성한다.

다음에, 활성영역 표면을 열산화하여 두께 10의 게이트 산화막(16)을 형성한 후, 제7도의 제조공정과 마찬가지로 1층째의 도전막인 두께 200의 폴리실리콘막(17)을 퇴적시킨다. 또, 메모리 트랜지스터 영역에서 이 폴리실리콘막(17)을 부유게이트전극으로 하는데 적합한 형상으로 되도록 가공한다. 이때, 제1,제2의 주변회로용 MOS 트랜지스터 영역에서는 폴리실리콘막(17)을 그대로 남겨 둔다.

이어서, 메모리 트랜지스터의 층간절연막으로 되는 실리콘 산화막(18),(20)과 질화막(19)의 복합막, 2층째의 폴리실리콘막(21)을 형성한다.

다음에, 제15도에 도시한 바와같이, 주변회로용 MOS 트랜지스터 영역상에 형성된 2층째의 폴리실리콘막(21), 층간절연막(18),(19),(20), 1층째의 폴리실리콘막(17)을 공지된 드라이 에칭기술, 게이트 산화막(16)을 습식 에칭기술로 순차 제거한다.

그후, 열산화막(36)을 28형성한다. 이때, 메모리 트랜지스터 영역에 있는 폴리실리콘막상의 산화막(41)은 56정도로 된다. 그 후, 포토 에칭 공정에 의해 제2의 주변 MOS 트랜지스터 영역에 있는 열산화막(36)을 습식 에칭으로 제거한다.

또, 제16도에 도시한 바와같이 이 활성영역 표면을 새롭게 열산화하여 두께 18정도의 게이트 산화막(39)를 형성한다. 이때, 제1의 주변회로용 MOS 트랜지스터 영역의 산화막(38)의 막 두께는 35정도로, 또 메모리 트랜지스터 영역의 폴리실리콘막상의 산화막(41)에서는 90정도로 된다.

이어서, 3층째의 도전막(폴리실리콘막 또는 텅스텐 실리사이드막과 같은 금속 실리사이드막과 폴리실리콘막의 복합막)(40)을 전면에 형성한 후, 이 제3의 도전층(40)을 이방성 에칭기술에 의해 제17도에 도시한 바와같이, 각각의 주변 MOS 영역에 게이트전극을 형성한다.

여기서, 메모리 트랜지스터 영역과 주변회로용 MOS 트랜지스터 영역의 경계 단차부에서는 제3의 도전층(40)이 에칭되지 않고 남는다.

그러나, 주변회로용 MOS 트랜지스터의 배선이 이 단차부를 횡단하지 않는 배치로 하던가 메모리 트랜지스터 영역을 포함하는 이 부분만을 다른 에칭 공정에 의해 제거하는 것으로 배선간 쇼트의 문제는 발생하지 않는다.

이어서, 제18도에 도시한 바와같이 포토 에칭 공정에 의해 메모리 트랜지스터 영역상의 산화막(41), 2층째 폴리실리콘(21), 3층 구조의 층간절연막(18),(19),(20), 1층째 폴리실리콘(17)로 이루어지는 적층형의 2층 게이트전극을 형성한다.

이후, 제4도와 마찬가지로 소스 드레인영역, 콘택트홀, 알루미늄 배선의 형성에 의해, 제18도에 도시한 불휘발성 메모리 트랜지스터와 2가지 형태의 게이트 산화막으로 구성되는 주변회로용 MOS 트랜지스터로 이루어지는 불휘발성 반도체 기억장치가 실현된다.

본 실시예에 의하면 다음의 효과를 얻을 수 있다.

(1) 실리콘 산화막보다 유전률이 큰 실리콘 질화막의 복합막 재료를 층간절연막에 적용한 적층 게이트형 불휘발성 메모리 트랜지스터와 이것을 구동하는 주변회로용 MOS 트랜지스터를 신뢰성이 높은 제조 프로세스 공정에 의해서 동일 반도체 기판상에 집적화하는 것이 가능하게 된다.

(2) 이 결과, 메모리 셀 면적 및 층간절연막, 게이트 산화막의 신뢰성을 희생하는 일 없이 라이트, 리드, 소거특성이 우수한 고집적 불휘발성 반도체 기억장치를 실현할 수가 있다.

또한, 본 실시예에서는 층간절연막으로서 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어지는 3층 구조의 복합 층간절연막을 사용한 경우에 대해서 기술하였지만, 본 발명은 이것에 한정되는 것은 아니다.

실리콘 산화막/실리콘 질화막의 2층 구조 또는 탄탈 산화막(Ta₂O₅)과 같은 다른 고유전률막 및 그 복합막을 이용하는 경우에 대해서도 본 발명의 유효성은 변화하지 않는다. 또, 본 실시예에서는 불휘발성 메모리 트랜지스터 1소자로 메모리 셀을 구성할 수 있는 고집적형이며, 또 전기적 리라이트가 가능한 불휘발성 반도체 기억장치를 예로 들어 기술하였지만, 본 발명은 이것에 한정되는 것은 아니다.

자외선 소거형의 FAMOS(Floating gate Avalanche injection MOS)를 시초로해서 부유게이트전극을 갖는 불휘발성 메모리 트랜지스터를 사용한 불휘발성 반도체 기억장치 전체에 본 발명은 유효하다.

상술한 실시예에 비해 도전막의 형성공정을 적게한 제조방법에 대해서 제19도 내지 제22도를 사용하여 다음에 설명한다.

제22도는 본 실시예에서 기술하는 제조방법에 의해 동일 반도체 기판상에 형성한 불휘발성 메모리 트랜지스터 및 주변회로용 MOS 트랜지스터로 이루어지는 집적회로 소자의 단면도이고, 제19도 내지 제21도는 본 실시예에 의한 제조공정을 설명하는 단면도이다.

제19도 내지 제22도의 본 실시예에서 기술하는 제조방법에 의해 동일 반도체 기판상에 형성한 불휘발성 메모리 트랜지스터 및 주변회로용 MOS 트랜지스터의 구조는 이미 설명한 실시예와 대략 마찬가지로, 설명은 생략한다.

다음에 제19도 내지 제21도를 사용하여 이 실시예에 의한 제조공정의 흐름을 상세하게 설명한다.

제19도에 도시한 바와같이, p형 반도체 기판(11)의 주표면에 통상의 CMOS용 쌍텝 프로세스에 의해 p형 웰영역(12) 및 n형 웰영역(13)을 형성하고, 또 LOCOS 프로세스에 의해 소자분리용 필드 산화막(14) 및 p⁺형 반도체영역으로 이루어지는 기생 채널 방지용의 채널 스토퍼(15)를 형성한다.

다음에, 활성영역 표면을 열산화하여 두께 15의 게이트 산화막(27)을 형성한 후, 포토 에칭 공정에 의해 메모리 트랜지스터 영역의 열산화막을 제거하고, 이 활성영역 표면을 다시 열산화하여 두께 10의 게이트 산화막(16)을 형성한다.

이때, 주변회로용 MOS 트랜지스터 영역의 게이트 산화막(27)의 막두께는 18정도로 된다.

이어서, 1층째의 도전막인 두께 200의 다결정 실리콘막(17)을 공지된 화학기상퇴적법으로 퇴적시킨다. 이 다결정 실리콘막에 공지된 열확산법 또는 이온주입법에 의해, n형 불순물인 인(p)을 도핑한 후, 메모리 트랜지스터 영역에서 이 다결정 실리콘막(17)을 부유게이트전극으로 하는데 적합한 형상으로 되도록 패터닝한다. 이때, 주변회로용 MOS 트랜지스터 영역에서는 다결정 실리콘막(17)을 그대로 남겨둔다.

이어서, 상술한 실시예와 마찬가지로 메모리 트랜지스터의 층간절연막으로 되는 실리콘 산화막(18),(20)과 질화막(19)의 복합막 및 2층째의 도전막(21)을 순차 형성한다.

이때, 2층째의 도전막(21)은 다결정 실리콘막 또는 텅스텐 실리사이드막과 다결정 실리콘막의 2층 막으로 한다.

이렇게 해서 복합 층간절연막(18),(19),(20)은 형성후 바로 다결정 실리콘막(21)로 피복된 후 노출하게 되는 일은 없으므로, 신뢰도가 높은 층간절연막 특성을 실현할 수가 있다.

다음에, 제20도에 도시한 바와 같이 주변회로용 MOS 트랜지스터 영역상에 형성된 제2의 도전막(21), 층간절연막(18),(19),(20)을 공지된 드라이 에칭기술로 순차 제거한다. 층간절연막(18),(19),(20)을 에칭하고 있을 때, 주변회로용 MOS 트랜지스터 영역은 1층째의 다결정 실리콘막(17)로 완전히 커버되고 있다. 이 일련의 드라이 에칭공정에서 주변회로용 MOS 트랜지스터 영역의 기판표면이 오염이나 손상의 영향을 받을 염려는 전혀 없다.

다음에, 제21도에 도시한 바와같이 1층째 다결정 실리콘막(17)을 이방성 드라이 에칭기술로 패터닝하여 주변회로용 MOS 트랜지스터의 게이트전극을 형성함과 동시에 이것에 이어서, 제2의 도전막(21), 3층 구조의 층간절연막(18),(19),(20), 1층째 다결정 실리콘막(17)로 이루어지는 적층형의 2층 게이트전극을 형성한다. 이때, 2층 게이트전극은 이방성 드라이 에칭기술에 의해 1회의 리도그래피 공정으로 적층 가공한다.

이하, 상술한 실시예와 마찬가지의 소스, 드레인영역의 형성공정 및 배선공정을 실행한다. 이상의 공정에 의해, 제22도에 도시한 불휘발성 메모리 트랜지스터 및 주변회로용 MOS 트랜지스터로 이루어지는 불휘발성 반도체 기억장치가 실현된다.

본 실시예에 의하면 적은 도전막에 의해 불휘발성 메모리 트랜지스터 및 주변회로용 MOS 트랜지스터로 이루어지는 불휘발성 반도체 기억장치를 실현할 수 있다.

또한, 본 실시예에서는 이미 설명한 바와같이 여러 가지 층간절연막이나 도전막 재료에 적용할 수 있다. 또, 부유게이트전극을 갖는 불휘발성 메모리 트랜지스터를 사용한 불휘발성 반도체 기억장치 전체에 본 발명은 유효하다.

다음에, 불휘발성 반도체 기억장치에서 주변회로를 고내압이고, 또한 고속으로 하기 위해 주변 MOS 트랜지스터의 게이트 절연막을 2가지의 형태로 했을때의 제조방법에 대해서, 제23도 내지 제28도를 사용하여 상세히 설명한다.

제23도 내지 제28도는 본 실시예에 의한 제조공정을 설명하는 단면도 및 평면도이다.

먼저, 제28도의 구조는 주변 MOS 트랜지스터의 게이트 산화막을 2가지의 형태(18/35)로 하고 있는 점이 특징이다.

제23도에 도시한 바와같이, p형 웰영역(12) 및 n형 웰영역(13), 필드 산화막(14) 및 p⁺형 반도체영역으로 이루어지는 기생채널 방지용의 채널 스토퍼(15)를 상술한 실시예와 마찬가지로 형성한다.

다음에, 활성영역 표면을 열산화하여 두께 30의 게이트 산화막(51)을 형성한 후, 메모리 트랜지스터 영역에 있는 게이트 산화막(51)을 포토 에칭공정으로 제거한다. 그후, 메모리 트랜지스터 영역의 활성영역 표면을 열산화하여 두께 10의 게이트 산화막(50)을 형성한다. 이때, 제1의 주변 MOS 영역에 있는 게이트 산화막(51)의 막 두께는 35로 된다. 계속해서, 상술한 실시예와 마찬가지로 1층째의 도전층인 두께 200의 다결정 실리콘막(49)를 형성하고, 메모리 트랜지스터 영역은 이 다결정 실리콘막(49)를 부유게이트전극으로 되도록 패터닝함과 동시에, 제1,제2의 주변회로용 MOS 트랜지스터 영역에서는 전면 보호하도록 다결정 실리콘막(49)를 남긴다.

이어서, 메모리 트랜지스터의 층간절연막으로 되는 실리콘 산화막(18),(20)과 질화막(19)의 복합막 및 2층째의 도전층인 두께 300의 폴리실리콘막(52)를 형성한다.

그후, 제24도에 도시한 바와같이 제1,제2의 주변회로용 MOS 트랜지스터 영역상에 형성된 2층째 다결정 실리콘막(52), 층간절연막(18),(19),(20)을 공지된 드라이 에칭기술로 순차 제거한다.

다음에, 제25도에 도시한 바와같이 제2의 주변회로용 MOS 트랜지스터 영역에 있는 1층째의 다결정 실리콘막(49)를 공지된 드라이 에칭기술로 제거한다. 그후, 습식에칭에 의해 게이트 산화막(51)을 제거한다.

계속해서, 제26도에 도시한 바와같이 제2의 주변회로용 MOS 트랜지스터부의 활성영역 표면을 다시 열산화하여 두께 18의 게이트 산화막(53)을 형성한다. 이때, 메모리 트랜지스터 영역, 제1의 주변회로용 MOS 트랜지스터 영역에 있는 폴리실리콘막상에서는 50정도의 산화막(55),(56)이 형성된다. 다음에, 300의 제3의도전층(다결정 실리콘막 또는 텅스텐 폴리사이드막과 같은 금속실리사이드막과 다결정 실리콘막의 복합막)(54)를 공지된 화학기상퇴적법으로 퇴적시킨다. 그후, 메모리 트랜지스터 영역 및 제1의 주변회로용 MOS 트랜지스터 영역에 있는 제3의 도전막(54)를 드라이 에칭에 의해 제거한다.

또, 제27도에 도시한 바와같이 제1의 주변회로용 MOS 트랜지스터에 있는 다결정 실리콘막(49) 및 상부의 산화막(56), 제2의 주변회로용 MOS 트랜지스터 영역에 있는 제3의 도전막(54)를 드라이 에칭기술에 의해 게이트전극으로 가공한다. 이어서, 포토 에칭공정에 의해 2층째 다결정 실리콘막(52), 3층 구조의 층간절연막(18),(19),(20), 1층째 다결정 실리콘막(49)로 이루어지는 적층형의 2층 게이트전극을 형성한다. 이때, 상기 다층막은 이방성 드라이 에칭기술에 의해 1회의 리도그래피공정으로 적층 가공한다.

이하, 상술한 실시예와 마찬가지로 소스 드레인영역 및 콘택트홀 형성, 알루미늄 배선 형성에 의해, 제28도에 도시한 바와같이 불휘발성 메모리 트랜지스터와 2가지 형태의 게이트 산화막으로 구성되는 주변회로용 MOS 트랜지스터로 이루어지는 불휘발성 반도체 기억장치가 실현된다.

이상 기술한 본 실시예에 의하면 주변회로용 MOS 트랜지스터의 게이트 산화막 두께를 2가지의 형태로 할 수 있고, 주변회로용 MOS 트랜지스터를 리드 고속동작과 리라이트의 고전압 구동용으로 나누어 사용하는 것이 가능하게 된다.

본 발명에 의하면, 실리콘 산화막보다 유전률이 큰 막재료를 층간절연막에 적용한 불휘발성 메모리 트랜지스터와 이것을 구동하는 주변회로용 MOS 트랜지스터를 신뢰성이 높은 제조프로세스 공정에 의해서 동일 반도체 기판상에 집적화하는 것이 가능하게 된다. 이 결과, 메모리 셀 면적을 희생하는 일 없이 라이트, 리드, 소거특성이 우수한 불휘발성 반도체 기억장치를 실현할 수가 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경이 가능한 것은 물론이다.

Claims (19)

1. 동일 반도체 기판의 제1의 영역과 제2의 영역에 각각 부유게이트전극과 제어게이트전극을 갖는 불휘발성 메모리 트랜지스터와 주변회로용 MOS 트랜지스터를 형성하기 위한 제조방법으로서, 상기 제1의 영역 및 상기 제2의 영역상에 각각 10정도의 실리콘 산화막을 형성하는 제1의 공정, 상기 제1의 공정 후, 상기 실리콘막상에 제1의 도전층을 형성하고, 상기 제1의 도전층의 불필요한 부분을 제거하는 것에 의해 상기 제1의 영역의 상기 실리콘막상에 상기 제1의 도전막을 패터닝하는 제2의 공정, 상기 제2의 공정 후, 상기 제1의 영역의 제1의 도전층 및 상기 제2의 영역의 상기 실리콘 산화막상에 상기 실리콘 산화막보다 유전율이 큰 층간절연막을 형성하는 제3의 공정 및 상기 제3의 공정후, 상기 층간절연막을 상기 제2의 영역의 상기 실리콘 산화막상에서 제거하고, 상기 제1의 영역의 상기 층간절연막상에 제2의 도전막을 형성하는 다른 공정을 포함하고, 상기 제2의 공정에 있어서 상기 제2의 영역상의 상기 제1의 도전층은 제거되는 일 없이 잔류하도록 상기 제1의 도전층의 부분적으로 제거되고, 그 결과 상기 제2의 영역의 상기 제1의 도전층을 거쳐서 상기 제2의 영역의 상기 실리콘산화막상에 상기 제3의 공정에 의해서 상기 층간절연막이 형성되고, 상기 제2의 영역의 상기 제1의 도전층상의 상기 층간절연막이 상기 다른 공정에서 제거되는 불휘발성 반도체 기억장치의 제조방법.
2. 제1항에 있어서, 상기 제1의 영역의 상기 제1의 도전층과 상기 제2의 도전층은 각각 상기 부유게이트전극과 상기 제어게이트전극을 형성하는 불휘발성 반도체 기억장치의 제조방법.
3. 제2항에 있어서, 상기 주변회로용 MOS 트랜지스터의 제어게이트전극은 상기 제2의 공정에서 형성된 상기 제1의 도전층을 포함하고 있는 불휘발성 반도체 기억장치의 제조방법.
4. 제1항 또는 제2항에 있어서, 상기 층간절연막의 일부는 적어도 실리콘 질화막을 포함하고 있는 불휘발성 반도체 기억장치의 제조방법.
5. 제3항에 있어서, 상기 층간절연막의 일부는 적어도 실리콘 질화막을 포함하고 있는 불휘발성 반도체 기억장치의 제조방법.
6. 동일 반도체 기판의 제1의 영역과 제2의 영역에 각각 부유게이트전극과 제어게이트전극을 갖는 불휘발성 메모리 트랜지스터와 주변회로용 MOS 트랜지스터를 형성하기 위한 제조방법으로서, 상기 제1의 영역 및 상기 제2의 영역상에 각각 실리콘 산화막을 형성하는 제1의 공정, 상기 제1의 공정 후, 상기 실리콘 산화막상에 제1의 도전층을 형성하고, 이 제1의 도전층의 불필요한 부분을 제거하는 것에 의해 상기 제1의 영역의 상기 실리콘 산화막상에 상기 제1의 도전층을 패터닝하는 제2의 공정, 상기 제2의 공정 후, 상기 제1의 영역의 제1의 도전층 및 상기 제2의 영역의 상기 실리콘 산화막상에 상기 실리콘 산화막보다 유전률이 큰 층간절연막을 형성하는 제3의 공정 및 상기 제3의 공정 후, 상기 층간절연막을 상기 제2의 영역의 상기 실리콘 산화막상에서 제거하고, 상기 제1의 영역의 상기 층간절연막상에 제2의 도전층을 형성하는 다른 공정을 포함하고, 상기 다른 공정에 있어서 상기 층간절연막을 상기 제2의 영역의 상기 실리콘 산화막에서 제거하기에 앞서 상기 제1의 영역의 상기 층간절연막상에 제2의 도전층이 형성되어 있는 불휘발성 반도체 기억장치의 제조방법.
7. 제6항에 있어서, 상기 제1의 영역의 상기 제1의 도전층과 상기 제2의 도전층은 각각 상기 부유게이트전극과 상기 제어게이트전극을 형성하는 불휘발성 반도체 기억장치의 제조방법.
8. 제7항에 있어서, 상기 주변회로용 MOS 트랜지스터의 제어게이트전극은 상기 제2의 공정에서 형성된 상기 제1의 도전층을 포함하고 있는 불휘발성 반도체 기억장치의 제조방법.
9. 제6항 또는 제7항에 있어서, 상기 층간절연막의 일부는 적어도 실리콘 질화막을 포함하고 있는 불휘발성 반도체 기억장치의 제조방법.
10. 제8항에 있어서, 상기 층간절연막의 일부는 적어도 실리콘 질화막을 포함하고 있는 불휘발성 반도체 기억장치의 제조방법.
11. 동일 반도체 기판의 제1의 영역과 제2의 영역에 각각 부유게이트전극과 제어게이트전극을 갖는 불휘발성 메모리 트랜지스터와 주변회로용 MOS 트랜지스터를 형성하기 위한 제조방법으로서, 상기 제1의 영역 및 상기 제2의 영역상에 각각 실리콘 산화막을 형성하는 제1의 공정, 상기 제1의 공정 후, 상기 실리콘 산화막상에 제1의 도전층을 형성하고, 이 제1의 도전층의 불필요한 부분을 제거하는 것에 의해 상기 제1의 영역의 상기 실리콘 산화막상에 상기 제1의 도전층을 패터닝하는 제2의 공정, 상기 제2의 공정 후, 상기 제1의 영역의 제1의 도전층 및 상기 제2의 영역의 상기 실리콘 산화막상에 상기 실리콘 산화막보다 유전률이 큰 층간절연막을 형성하는 제3의 공정 및 상기 제3의 공정 후, 상기 층간절연막을 상기 제2의 영역의 상기 실리콘 산화막상에서 제거하고, 상기 제1의 영역의 상기 층간절연막상에 제2의 도전층을 형성하는 다른 공정을 포함하고, 상기 제2의 공정에 있어서 상기 제2의 영역상의 상기 제1의 도전층은 제거되는 일 없이 잔류하도록 상기 제1의 도전층이 부분적으로 제거되고, 그 결과가 상기 제2의 영역의 상기 제1의 도전층을 거쳐서 상기 제2의 영역의 상기 실리콘 산화막상에 상기 제3의 공정에 의해서 상기 층간절연막이 형성되고, 상기 제2의 영역의 상기 제1의 도전층상의 상기 층간절연막이 상기 다른 공정에서 제거되며, 상기 다른 공정에 있어서 상기 층간절연막을 상기 제2의 영역의 상기 실리콘 산화막상에서 제거하기에 앞서 상기 제1의 영역의 상기 층간절연막상에 제2의 도전층이 형성되어 있는 불휘발성 반도체 기억장치의 제조방법.
12. 제11항에 있어서, 상기 제1의 영역의 상기 제1의 도전층과 상기 제2의 도전층은 각각 상기 부유게이트전극과 상기 제어게이트전극을 형성하는 불휘발성 반도체 기억장치의 제조방법.
13. 제12항에 있어서, 상기 주변회로용 MOS 트랜지스터의 제어게이트전극은 상기 제2의 공정에서 형성된 상기 제1의 도전층을 포함하고 있는 불휘발성 반도체 기억장치의 제조방법.
14. 제11항 또는 제12항에 있어서, 상기 층간절연막의 일부는 적어도 실리콘 질화막을 포함하고 있는 불휘발성 반도체 기억장치의 제조방법.
15. 제13항에 있어서, 상기 층간절연막의 일부는 적어도 실리콘 질화막을 포함하고 있는 불휘발성 반도체 기억장치의 제조방법.
16. 제6항 또는 제7항에 있어서, 상기 층간절연막은 실리콘 산화막 사이에 실리콘 질화막이 삽입된 구조를 갖는 불휘발성 반도체 기억장치의 제조방법.
17. 제8항에 있어서, 상기 층간절연막은 실리콘 산화막 사이에 실리콘 질화막이 삽입된 구조를 갖는 불휘발성 반도체 기억장치의 제조방법.
18. 제11항 또는 제12항에 있어서, 상기 층간절연막은 실리콘 산화막 사이에 실리콘 질화막이 삽입된 구조를 갖는 불휘발성 반도체 기억장치의 제조방법.
19. 제13항에 있어서, 상기 층간절연막은 실리콘 산화막 사이에 실리콘 질화막이 삽입된 구조를 갖는 불휘발성 반도체 기억장치의 제조방법.