JP2006024621A

JP2006024621A - 半導体装置

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Publication number: JP2006024621A
Application number: JP2004199331A
Authority: JP
Inventors: Juri Kato; 樹理加藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-07-06
Filing date: 2004-07-06
Publication date: 2006-01-26

Abstract

【課題】高電圧駆動のＭＩＳトランジスタを有する半導体装置であって、耐圧の向上と、微細化の向上が図られた半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体層１０と、
前記半導体層１０の上方に設けられたゲート絶縁層２０と、
前記ゲート絶縁層２０の上方に設けられたゲート電極２２と、
前記半導体層１０に設けられたソース領域またはドレイン領域となる不純物領域２８ａ，ｂと、
前記ゲート電極２２と電気的に接続されたフィールドプレート電極４４と、
前記フィールドプレート電極４４を覆う絶縁層と、を含み、
前記絶縁層は、比誘電率が異なる領域を有し、比誘電率が高い領域は、前記導電層の一の端部に接している。
【選択図】図１

Description

本発明は、高電圧（１０〜１０００Ｖ）で駆動する半導体装置に関する。

高電圧で動作する半導体装置においては、信頼性の向上のために所望の耐圧を有することが求められている。高電圧駆動のＭＯＳトランジスタにおいて、耐圧を確保する技術として、ゲート電極端でのゲート絶縁層を局所的に厚膜化したり、ゲート電極やソース領域と同電位となるようフィールドプレート電極を設け、電界の集中を緩和する技術を挙げることができる。
特開平９−２０５２１１号公報

上述のように、ゲート絶縁層の局所的な膜厚化を図ったり、フィールドプレート電極を用いる場合には、素子の微細化を十分に図ることができないことがある。たとえば、ゲート絶縁層のうちゲート電極とドレイン領域との間に設けられる部分のみを厚膜にする場合、所望のチャネル領域を確保するために、ゲート電極の幅を大きくする必要があり、十分な微細化を図ることができない。また、フィールドプレート電極技術を用いる場合には、ゲート電極とフィールドプレート電極との間の酸化膜を厚くする必要があり、同様に微細化を妨げる一因となる。そのため、高電圧で駆動するＭＯＳトランジスタにおいて、耐圧の向上と微細化の向上が共に図られた半導体装置の開発が求められている。

本発明の目的は、高電圧駆動のＭＯＳトランジスタを有する半導体装置であって、耐圧の向上と、微細化の向上が図られた半導体装置を提供することにある。

本発明の半導体装置は、第１絶縁層と、
前記第１絶縁層の上方に設けられた導電層と、
前記導電層の側方および上方に設けられ第２絶縁層と、を含み、
前記第１絶縁層および前記第２絶縁層は、比誘電率が異なる領域を有し、比誘電率が高い領域は、前記導電層の少なくとも一の端部に接している。

本発明の半導体装置では、導電層は、比誘電率の異なる領域を有する第１および第２絶縁層に覆われ、比誘電率の高い領域が導電層の少なくとも一の端部に接している。導電層が高電圧が印加される配線層である場合には、配線層の端部には電界が集中しやすいため、絶縁破壊がおきることがある。このことは、耐圧の低下を招き、信頼性の低下につながることがある。しかし、本発明の半導体装置によれば、導電層の端部は、比誘電率の高い領域に覆われている。積層する絶縁物中において、電界強度の垂直成分は、絶縁物の誘電率に反比例する。最も電界が集中し易い導電層の端部に高い比誘電率を有する絶縁物を配置することにより最大電界強度を緩和することができる。よって、耐圧の向上を図ることができ信頼性が向上した半導体装置を提供することができる。

本発明の半導体装置において、前記第１絶縁層は、比誘電率の異なる複数の層からなり、前記導電層と接する側の層は、比誘電率が高い層であることができる。

この態様によれば、比誘電率が異なる複数の層からなり、比誘電率の高い層が上層に設けられた第１絶縁層の上方に導電層が設けられている。そのため、導電層の下方の端部に、比誘電率の高い領域を確実に設けることができ、端部での電界強度を緩和することができる。

本発明の半導体装置において、前記第２絶縁層は、比誘電率が異なる複数の層からなり、前記導電層と接する側の層は、比誘電率が高い層であることができる。

この態様によれば、導電層の側方および上方に、比誘電率の異なる絶縁層であって、導電層と接する側には比誘電率の高い層が設けられた半導体装置を提供することができる。そのため、導電層の側面および上面は、比誘電率の高い層に覆われることとなる。その結果、導電層の端部は、比誘電率の高い領域とより確実に接することとなり、導電層の端部の電界強度がより緩和された半導体装置を提供することができる。

本発明の半導体装置は、半導体層と、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソース領域またはドレイン領域となる不純物領域と、
前記ゲート電極と電気的に接続されたフィールドプレート電極と、
前記フィールドプレート電極を覆う絶縁層と、を含み、
前記絶縁層は、比誘電率が異なる領域を有し、比誘電率が高い領域は、前記フィールドプレート電極の一の角部に接している。

本発明の半導体装置によれば、フィールドプレート電極の少なくとも一の端部は、絶縁層のうち比誘電率の高い領域と接している。フィールドプレート電極は、ゲートおよびドレイン電極での電界集中の緩和を目的とする層である。ＭＯＳトランジスタの駆動電圧によっては、フィールドプレート電極の端部においてもやはり電界の集中が起きやすくなる。このことにより、絶縁破壊がおき耐圧の低下を招くことがある。しかし、本発明の半導体装置によれば、フィールドプレート電極の少なくとも一の端部は、比誘電率の高い領域と接しているため、電界強度を緩和することができる。よって、信頼性の向上した半導体装置を提供することができる。

本発明の半導体装置において、前記絶縁層は、比誘電率の異なる複数の層からなり、前記フィールドプレート電極と接する側の層は、比誘電率が高い層であることができる。

本発明の半導体装置は、半導体層と、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソース領域またはドレイン領域となる不純物領域と、を含み、
前記ゲート絶縁層は、比誘電率が異なる領域を有し、比誘電率が高い領域は、前記ゲート電極の一の端部に接している。

本発明の半導体装置によれば、ゲート電極の少なくとも一の端は、比誘電率の異なる領域を有する絶縁層の上に設けられている。高電圧駆動をするＭＯＳトランジスタにおいては、ゲート電極の端部で電界の集中が起きやすい。この電界の集中により絶縁破壊がおき、耐圧の低下を招くことがある。しかし、本発明の半導体装置によれば、ゲート電極の少なくとも一の下端は、比誘電率の高い部分に覆われているため、電界強度を緩和することができる。よって、信頼性の向上した半導体装置を提供することができる。

本発明の半導体装置において、前記ゲート絶縁層は、前記半導体層の上方に設けられた第１絶縁層と、該第１絶縁層の上方に設けられ、該第１絶縁層と比して比誘電率が大きい第２絶縁層と、を有することができる。

この態様によれば、ゲート絶縁層は、比誘電率が異なる複数の層からなり、比誘電率の高い層がゲート電極と接する側に設けられている。これにより、ゲート電極の下端には、比誘電率の高い領域をより確実に設けることができ、電界強度が緩和された半導体装置を提供することができる。

本発明の半導体装置において、さらに、前記ゲート電極の側方に設けられたサイドウォール絶縁層と、を含み、
前記サイドウォール絶縁層は、比誘電率が異なる領域を有し、比誘電率が高い領域は、前記ゲート電極の一の端部に接していることができる。

この態様によれば、サイドウォール絶縁層のうち比誘電率が高い領域は、ゲート電極の側面の端と接している。そのため、ゲート電極の角部は、ゲート絶縁層のうち比誘電率が高い領域と、サイドウォール絶縁層のうち比誘電率が高い領域とに覆われることとなる。その結果、ゲート電極の端部での電界集中を緩和することができ、耐圧の向上が図られた半導体装置を提供することができる。

本発明の半導体装置において、前記サイドウォール絶縁層は、前記ゲート電極の側面に設けられた第３絶縁層と、該第３絶縁層の上に設けられ、該第３絶縁層と比して比誘電率が大きい第４絶縁層とからなることができる。

１．第１の実施の形態
１．１．半導体装置
第１の実施の形態の半導体装置について、図１を参照しつつ説明する。図１は、第１の実施の形態にかかる半導体装置を模式的に示す断面図である。

図１に示すように、支持基板６と、支持基板６の上に設けられた絶縁層８と、絶縁層８の上に設けられた島状の半導体層１０とからなるＳＯＩ基板にＭＩＳトランジスタ１００が設けられている。

ＭＩＳトランジスタ１００は、ゲート絶縁層２０と、ゲート絶縁層２０の上に設けられたゲート電極２２と、ドレイン領域２８ａと、ソース領域２８ｂとを含む。また、ＭＩＳトランジスタ１００は、高駆動電圧で動作するトランジスタであるため、ドレイン領域２８ａ電界を緩和するためオフセット領域である低濃度の不純物領域２６が設けられている。

ＭＩＳトランジスタ１００を覆うように、ＭＩＳトランジスタ１００の上方に第１絶縁層３０と、第１絶縁層３０と比して比誘電率の大きい第２絶縁層３２とが設けられている。第１絶縁層３０および第２絶縁層３２の所定の領域には、コンタクトホール３４，３６，３８が設けられている。コンタクトホール３４，３６，３８は、ドレイン領域２８ａと、ゲート電極２２と、ソース領域２８ｂとの上方に設けられている。

コンタクトホール３４，３６，３８には、導電層が埋め込まれ、コンタクト層３４ａ，３６ａ，３８ａが設けられている。ドレイン領域２８ａは上層のドレイン電極４２と、ソース領域２８ｂは上層のソース電極４６と、それぞれコンタクト層３４ａ，３８ａを介して電気的に接続されている。また、ゲート電極２２は、上方に設けられたフィールドプレート電極４４とコンタクト層３６ａを介して電気的に接続されている。

本実施の形態の半導体装置では、さらに、フィールドプレート電極４４、ドレイン電極４２およびソース電極４６の上方に層間絶縁層が設けられている。この層間絶縁層は、比誘電率の異なる２種の層からなる。具体的には、フィールドプレート電極４４、ドレイン電極４２およびソース電極４６の上に設けられた第３絶縁層５０とその上に設けられ、第３絶縁層５０と比して比誘電率の低い材質からなる第４絶縁層５２とからなる。

本実施の形態の半導体装置によれば、フィールドプレート電極４４は、比誘電率の異なる絶縁層が積層されてなる層に覆われている。すなわち、フィールドプレート電極４４の角部には、比誘電率の高い領域が接していることとなる。フィールドプレート電極４４は、ゲート電極２２での電界緩和を目的として設けられ、駆動する電圧によっては、フィールドプレート電極４４においても、電界の集中が起きることがある。特に、角部は、電界の集中が起こりやすい箇所であり、絶縁破壊が起きやすい。しかし、本実施の形態の半導体装置によれば、フィールドプレート電極４４の角部は、比誘電率の高い領域に覆われることとなり、電界強度を緩和することができる。その結果、信頼性が向上した半導体装置を提供することができる。

また、フィールドプレート電極４４の角部での電界の集中を緩和できることにより、ゲート電極２２とフィールドプレート電極４４との間の絶縁層の膜厚を小さくすることができる。そのため、信頼性の向上と共に微細化が図られた半導体装置を提供することができる。

１．２．半導体装置の製造方法
本実施の形態の半導体装置の製造方法について、図２〜４を参照しつつ説明する。図２〜図４は、本実施の形態の半導体装置の製造工程を模式的に示す断面図である。

図２に示すように、半導体層１０にＭＩＳトランジスタ１００を設ける。ＭＩＳトランジスタ１００の形成方法の一例を下記に説明する。

まず、支持基板６の上に、絶縁層８と半導体層（図示せず）が設けられたＳＯＩ基板を準備する。半導体層としては、単結晶シリコン層、アモルファスシリコン層、多結晶シリコン層およびシリコンゲルマニウム層などを挙げることができる。ついで、半導体層の上に、所定のパターンを有するマスク層（図示せず）を形成する。マスク層としては、酸化シリコン層などの絶縁層からなるハードマスク層や、レジスト層を用いることができる。マスク層は、素子形成領域の上方に設けられている。その後、マスク層をマスクとして、半導体層を絶縁層８が露出するまでエッチングする。半導体層のエッチングは、公知のエッチング技術を用いて行うことができる。これにより、素子形成領域となる島状の半導体層１０（図２参照）が形成される。

次に、半導体層１０の上に、ゲート絶縁層２０を形成する。ゲート絶縁層２０としては、たとえば、熱酸化法を用いて、熱酸化膜を形成することができる。ついで、ゲート絶縁層２０の上に、導電層（図示せず）を形成し、この導電層をパターニングすることで、ゲート絶縁層２０の上に、ゲート電極２２が形成される。次に、半導体層１０にドレイン領域のエクステンション領域となる低濃度の不純物領域２６を形成する。低濃度の不純物領域２６は、ゲート電極２２をマスクとして、所定の導電型の不純物を注入することで形成される。次に、ゲート電極２２と、エクステンション領域の上方とを覆うマスク層を形成する。マスク層としては、たとえば、レジスト層を用いることができる。ついで、マスク層をマスクとして、所定の導電型の不純物を注入することにより、ソース領域２８ｂと、ドレイン領域２８ａと、エクステンション領域である低濃度の不純物領域２６が形成される。以上の工程により、ＭＩＳトランジスタ１００が形成される。

次に、図３に示すように、ＭＩＳトランジスタ１００を覆うように、第１絶縁層３０と第２絶縁層３２とを形成する。第２絶縁層３２は、第１絶縁層３０と比して、比誘電率の小さい材質からなる。たとえば、第１絶縁層３０が酸化シリコン層（比誘電率：約４）である場合には、第２絶縁層３２として、窒化シリコン層（比誘電率：約７．５）や、酸化アルミニウム（Ａｌ_２Ｏ_３，比誘電率：８．６〜１０．５５）、酸化ハフニウム（ＨｆＯ_ｘ）、酸化亜鉛（ＺｎＯ）および酸化チタン（ＴｉＯ_２）などを用いることができる。

次に、図４に示すように、第１絶縁層３０および第２絶縁層３２の所定の領域にコンタクトホール３４，３６，３８を形成する。コンタクトホール３４，３６，３８の形成では、まず、コンタクトホール３４，３６，３８を形成したい領域の上方に開口を有するマスク層（図示せず）を第２絶縁層３２の上に形成する。その後、第２絶縁層３２および第１絶縁層３０をエッチングすることにより、図４に示すように、コンタクトホール３４，３６，３８が形成される。ついで、図４に示すように、コンタクトホール３４，３６，３８を埋め込み、さらに、上層の配線層となる導電層４０を形成する。導電層４０としては、たとえば、アルミニウム、銅などの公知の材質を挙げることができる。

次に、図１に参照されるように、導電層４０をパターニングすることで、ドレイン電極４２、ソース電極４６およびフィールドプレート電極４４が形成される。次に、図１に参照されるように、フィールドプレート電極４４の露出面を覆うように、第３絶縁層５０を形成する。さらに、第３絶縁層５０の上に、第３絶縁層５０と比して比誘電率が小さい第４絶縁層５２を形成する。第３絶縁層５０は、ドレイン電極４２、ソース電極４４およびフィールドプレート電極４６などの材質によっては、熱酸化法により形成することもできる。たとえば、ドレイン電極４２、ソース電極４６およびフィールドプレート電極４４がアルミニウムからなる層である場合には、熱酸化法により、これらの表面に第３絶縁層５０として用いることができる酸化アルミニウム層を形成できる。

以上の工程により、第１の実施の形態にかかる半導体装置を製造することができる。

２．第２の実施の形態
２．１．半導体装置
次に、第２の実施の形態にかかる半導体装置について図５を参照しつつ説明する。図５は、第２の実施の形態にかかる半導体装置を模式的に示す断面図である。図５に示すように、本実施の形態の半導体装置は、バルク状の半導体層１０に設けられたＭＩＳトランジスタ１１０を含む。

図５に示すように、ＭＩＳトランジスタ１１０は、半導体層１０中に設けられた素子分離絶縁層１２により画定された素子形成領域に設けられている。ＭＩＳトランジスタ１１０は、ゲート絶縁層２０と、ゲート絶縁層２０の上に設けられたゲート電極２２と、ゲート電極２２の側面に設けられたサイドウォール絶縁層２４と、ＬＤＤ領域２６と、ソース／ドレイン領域となる不純物領域２８と、を有する。

ゲート絶縁層２０は、比誘電率の異なる第１絶縁層２０ａおよび第２絶縁層２０ｂが積層されている。ゲート電極２２に接するように設けられる第２絶縁層２０ｂは、第１絶縁層２０ａと比して比誘電率の大きい層である。たとえば、第１絶縁層２０ａを酸化シリコン層とした場合に、第２絶縁層２０ｂとして、窒化シリコン層を積層することができる。また、ＭＩＳトランジスタ１１０は、高電圧（１０〜１０００Ｖ）で駆動するトランジスタであり、印加する電圧に対して十分な耐圧を有するよう、ゲート絶縁層２０の膜厚を設定する必要がある。たとえば、第１絶縁層２０ａを約２０ｎｍとし、第２絶縁層２０ｂの膜厚を約１０ｎｍとすることができる。

さらに、サイドウォール絶縁層２４は、比誘電率の異なる第３絶縁層２４ａおよび第４絶縁層２４ｂとで形成されている。第３絶縁層２４ａは、第４絶縁層２４ｂと比して比誘電率の大きい材質からなる層である。第３絶縁層２４ａは、ゲート電極２２の側面と接する側に設けられており、第４絶縁層２４ｂは、第３絶縁層２４ａを覆うように設けられている。つまり、ゲート電極２２の底面と側面は、比誘電率の異なる２層の絶縁層からなるゲート絶縁層２０と、サイドウォール絶縁層２４とに覆われており、ゲート電極２２と接する側には、比誘電率の大きな層が設けられている。

本実施の形態の半導体装置によれば、ゲート電極２２の少なくとも一の下端の下には、比誘電率の異なる領域を有するゲート絶縁層２０が設けられている。具体的には、ゲート電極２２の角部は、ゲート絶縁層２０とサイドウォール絶縁層２４とに覆われ、ゲート絶縁層２０とサイドウォール絶縁層２４を構成する絶縁層のうち、比誘電率の高い絶縁層２０ｂ，２４ａがゲート電極２２と接している。高電圧駆動をするＭＩＳトランジスタ１１０においては、高電圧が印加されたときにゲート電極２２の端部で電界の集中が起きやすい。この電界の集中により絶縁破壊がおき、耐圧の低下を招くことがある。しかし、本実施の形態の半導体装置によれば、ゲート電極２２の角部は、比誘電率の高い絶縁層に覆われているため、電界強度を緩和することができる。よって、信頼性の向上した半導体装置を提供することができる。

また、ゲート電極２２の角部での電界の集中の緩和が図られていることにより、ゲート絶縁層２０の膜厚を局所的に大きくする態様をとらなくてもよい。そのため、信頼性の向上と共に微細化が図られた半導体装置を提供することができる。

２．２．半導体装置の製造方法
次に、第２の実施の形態にかかる半導体装置の製造方法について図６〜８を参照しつつ説明する。図６〜８は、第２の実施の形態にかかる半導体装置の製造工程を模式的に示す断面図である。

まず、図６に示すように、半導体層１０に素子形成領域を画定するための素子分離絶縁層１２を形成する。素子分離絶縁層の形成は、公知のＬＯＣＯＳ法やＳＴＩ法により行うことができる。図６には、ＬＯＣＯＳ法により、素子分離絶縁層１２を形成した場合を図示する。

ついで、図６に示すように、半導体層１０の上に、ゲート絶縁層２０を形成する。ゲート絶縁層２０は、比誘電率が異なる層を積層して形成される。まず、半導体層１０の上に、第１絶縁層２０ａを形成し、第１絶縁層２０ａの上に、第２絶縁層２０ｂを形成する。こうして、第１絶縁層２０ａの上に第２絶縁層２０ｂが積層されたゲート絶縁層２０を形成することができる。

次に、図７に示すように、ゲート絶縁層２０の上に、ゲート電極２２を形成する。第２絶縁層２０ｂの上に、導電層（図示せず）を形成し、この導電層をパターニングすることで、ゲート電極２２が形成される。図７に示すように、この導電層のパターニングの際に、第２絶縁層２０ｂをもパターニングされてもよい。ついで、ＬＤＤ領域２６となる不純物領域の形成を行う。ＬＤＤ領域２６は、ゲート電極２２をマスクとして、半導体層１０に所定の導電型の不純物を導入することで形成される。不純物の導入方法としては、公知のイオン注入法を用いることができる。

次に、図８に示すように、ゲート電極２２を覆うように、第３絶縁層２４ａと、第３絶縁層２４ａの上に第４絶縁層２４ｂを形成する。第３絶縁層２４ａは、第４絶縁層２４ｂと比して、比誘電率の大きい材質の層である。

次に、第３絶縁層２４ａと第４絶縁層２４ｂとに、異方性のエッチングを施す。これにより、図５に参照されるように、ゲート電極２２の側面に、第３絶縁層２４ａと第４絶縁層２４ｂとからなるサイドウォール絶縁層２４を形成することができる。ついで、サイドウォール絶縁層２４とゲート電極２２とをマスクとして、所定の導電型の不純物を導入することにより、ソース／ドレイン領域２８となる不純物層を形成することができる。

以上の工程により、本実施の形態にかかる半導体装置を製造することができる。

なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形することが可能である。たとえば、本実施の形態では、高電圧が印加される導電層として、フィールドプレート電極４４と、ゲート電極２２を例示したが、これに限定されることはない。

第１の実施の形態にかかる半導体装置を模式的に示す断面図。図１に示す半導体装置の製造工程を模式的に示す断面図。図１に示す半導体装置の製造工程を模式的に示す断面図。図１に示す半導体装置の製造工程を模式的に示す断面図。第１の実施の形態にかかる半導体装置を模式的に示す断面図。図５に示す半導体装置の製造工程を模式的に示す断面図。図５に示す半導体装置の製造工程を模式的に示す断面図。図５に示す半導体装置の製造工程を模式的に示す断面図。

符号の説明

６支持基板、８絶縁層、１０半導体層２０ゲート絶縁層、２２ゲート電極２４サイドウォール絶縁層、２６低濃度の不純物領域２８不純物領域、２８ａドレイン領域、２８ｂソース領域、１００，１１０ＭＩＳトランジスタ

Claims

第１絶縁層と、
前記第１絶縁層の上方に設けられた導電層と、
前記導電層の側方および上方に設けられ第２絶縁層と、を含み、
前記第１絶縁層および前記第２絶縁層は、比誘電率が異なる領域を有し、比誘電率が高い領域は、前記導電層の少なくとも一の端部に接している、半導体装置。
請求項１において、
前記第１絶縁層は、比誘電率の異なる複数の層からなり、前記導電層と接する側の層は、比誘電率が高い層である、半導体装置。
請求項１または２において、
前記第２絶縁層は、比誘電率が異なる複数の層からなり、前記導電層と接する側の層は、比誘電率が高い層である、半導体装置。
半導体層と、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソース領域またはドレイン領域となる不純物領域と、
前記ゲート電極と電気的に接続されたフィールドプレート電極と、
前記フィールドプレート電極を覆う絶縁層と、を含み、
前記絶縁層は、比誘電率が異なる領域を有し、比誘電率が高い領域は、前記フィールドプレート電極の一の角部に接している、半導体装置。
請求項４において、
前記絶縁層は、比誘電率の異なる複数の層からなり、前記フィールドプレート電極と接する側の層は、比誘電率が高い層である、半導体装置。
半導体層と、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソース領域またはドレイン領域となる不純物領域と、を含み、
前記ゲート絶縁層は、比誘電率が異なる領域を有し、比誘電率が高い領域は、前記ゲート電極の一の端部に接している、半導体装置
請求項６において、
前記ゲート絶縁層は、前記半導体層の上方に設けられた第１絶縁層と、該第１絶縁層の上方に設けられ、該第１絶縁層と比して比誘電率が大きい第２絶縁層と、を有する、半導体装置。
請求項６または７において、
さらに、前記ゲート電極の側方に設けられたサイドウォール絶縁層と、を含み、
前記サイドウォール絶縁層は、比誘電率が異なる領域を有し、比誘電率が高い領域は、前記ゲート電極の一の端部に接している、半導体装置。
請求項８において、
前記サイドウォール絶縁層は、前記ゲート電極の側面に設けられた第３絶縁層と、該第３絶縁層の上に設けられ、該第３絶縁層と比して比誘電率が大きい第４絶縁層とからなる、半導体装置。