JP2005093815A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 ゲート電極の空乏層を低減するとともに、閾値電圧の絶対値を小さくする。
【解決手段】 シリコン基板1の表面層にチャネル領域が位置し、このチャネル領域を挟むようにN型ソース/ドレイン領域31が形成されている。チャネル領域の直上に、正電荷を含有せしめたHfO2膜からなるゲート絶縁膜21が形成されている。ゲート絶縁膜21上に、チャネル領域と同等のフェルミレベルを有する金属膜からなる金属ゲート電極41が形成されている。
【選択図】 図1
【解決手段】 シリコン基板1の表面層にチャネル領域が位置し、このチャネル領域を挟むようにN型ソース/ドレイン領域31が形成されている。チャネル領域の直上に、正電荷を含有せしめたHfO2膜からなるゲート絶縁膜21が形成されている。ゲート絶縁膜21上に、チャネル領域と同等のフェルミレベルを有する金属膜からなる金属ゲート電極41が形成されている。
【選択図】 図1
Description
本発明は、半導体装置及びその製造方法に係り、特にMISFET(Metal Insulator Semiconductor Field Effect Transistor)及びその製造方法に関する。
半導体装置の高速化及び高性能化が進むにつれ、半導体装置が微細化され、ゲート絶縁膜もスケーリング則に従って薄膜化されている。ゲート電極と基板との間の容量値であるシリコン酸化膜換算膜厚(Equivalent Oxide Thickness:以下「EOT」という。)は、ゲート絶縁膜のEOTと、基板の反転層のEOTと、ゲート電極の空乏層のEOTとの合計値に相当する。
基板材料を変えずに合計のEOTを低減する方法として、ゲート絶縁膜を薄膜化する方法が提案されている。しかし、ゲート絶縁膜の信頼性を考慮した場合、ゲート絶縁膜の薄膜化には限界がある。
合計のEOTを低減する別の方法として、ゲート電極としてシリコンゲルマニウム(以下「SiGe」という。)電極や金属電極等を用いることにより、ゲート電極の空乏層を低減する方法が提案されている。しかし、SiGe電極を用いた場合には、空乏層を低減可能であるが、皆無にすることができず低減効果が不十分である。一方、金属電極を用いた場合には、空乏層を皆無にすることが可能である。
また、ゲート電極としてシリコン電極を用いる場合、N型又はP型となるように不純物をシリコン電極内にドーピングする。この不純物のドーピングにより、基板のチャネル領域のフェルミレベルと、ゲート電極のフェルミレベルとの間に十分な差異が発生する。このため、MISFETを形成した場合の閾値電圧の絶対値を小さくすることができる。
しかし、ゲート電極として金属電極を用いる場合には、シリコン電極を用いる場合のように不純物のドーピングによってフェルミレベルを十分に変えることができない。金属電極のフェルミレベルは、金属材料によってほぼ一定値に決まってしまう。このため、金属電極を用いる場合には、閾値電圧の絶対値を小さくすることが困難になってしまう。特に、デュアルゲート構造を有する半導体装置の場合には、少なくとも一方のゲート電極の閾値電圧を小さくすることが困難になってしまうという問題があった(例えば、非特許文献1参照。)。
また、ゲート電極としてシリコン電極を用いる場合、N型又はP型となるように不純物をシリコン電極内にドーピングする。この不純物のドーピングにより、基板のチャネル領域のフェルミレベルと、ゲート電極のフェルミレベルとの間に十分な差異が発生する。このため、MISFETを形成した場合の閾値電圧の絶対値を小さくすることができる。
しかし、ゲート電極として金属電極を用いる場合には、シリコン電極を用いる場合のように不純物のドーピングによってフェルミレベルを十分に変えることができない。金属電極のフェルミレベルは、金属材料によってほぼ一定値に決まってしまう。このため、金属電極を用いる場合には、閾値電圧の絶対値を小さくすることが困難になってしまう。特に、デュアルゲート構造を有する半導体装置の場合には、少なくとも一方のゲート電極の閾値電圧を小さくすることが困難になってしまうという問題があった(例えば、非特許文献1参照。)。
J. C. Hu et al.、"Feasibility of Using W/TiN as Metal Gate for Conventional 0.13um CMOS Technology and Beyond"、IEDM、1997、p. 825-828
上述したように、ゲート電極として金属電極を用いた場合には、ゲート電極の空乏層を低減することができるが、不純物ドーピングによりフェルミレベルを変えることができず、閾値電圧の絶対値を小さくすることができないという問題があった。
また、ゲート電極としてシリコン電極を用いた場合には、不純物ドーピングにより閾値電圧の絶対値を小さくすることができるが、ゲート電極の空乏層の低減が困難であるという問題があった。
また、ゲート電極としてシリコン電極を用いた場合には、不純物ドーピングにより閾値電圧の絶対値を小さくすることができるが、ゲート電極の空乏層の低減が困難であるという問題があった。
本発明は、上記従来の課題を解決するためになされたもので、ゲート電極の空乏層を低減するとともに、閾値電圧の絶対値を小さくすることを目的とする。
本発明に係る半導体装置は、基板の表面層に位置するチャネル領域と、
前記チャネル領域を挟むように前記基板の上層に形成されたN型不純物拡散層と、
前記チャネル領域の直上に形成され、正電荷を含有せしめた高誘電体膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記チャネル領域と同等のフェルミレベルを有する金属膜からなるゲート電極と、
を備えたことを特徴とするものである。
前記チャネル領域を挟むように前記基板の上層に形成されたN型不純物拡散層と、
前記チャネル領域の直上に形成され、正電荷を含有せしめた高誘電体膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記チャネル領域と同等のフェルミレベルを有する金属膜からなるゲート電極と、
を備えたことを特徴とするものである。
本発明に係る半導体装置は、基板の表面層に位置するチャネル領域と、
前記チャネル領域を挟むように前記基板の上層に形成されたP型不純物拡散層と、
前記チャネル領域の直上に形成され、負電荷を含有せしめた高誘電体膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記チャネル領域と同等のフェルミレベルを有する金属膜からなるゲート電極と、
を備えたことを特徴とするものである。
前記チャネル領域を挟むように前記基板の上層に形成されたP型不純物拡散層と、
前記チャネル領域の直上に形成され、負電荷を含有せしめた高誘電体膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記チャネル領域と同等のフェルミレベルを有する金属膜からなるゲート電極と、
を備えたことを特徴とするものである。
本発明に係る半導体装置は、NMOS領域とPMOS領域とを有する半導体装置であって、
NMOS領域の基板の表面層に位置する第1チャネル領域と、
前記第1チャネル領域を挟むように前記基板の上層に形成されたN型不純物拡散層と、
前記第1チャネル領域の直上に形成され、正電荷を含有せしめた高誘電体膜からなる第1ゲート絶縁膜と、
PMOS領域の基板の表面層に位置する第2チャネル領域と、
前記第2チャネル領域を挟むように前記基板の上層に形成されたP型不純物拡散層と、
前記第2チャネル領域の直上に形成され、負電荷を含有せしめた高誘電体膜からなる第2ゲート絶縁膜と、
前記第1及び第2ゲート絶縁膜上にそれぞれ形成され、前記第1又は第2チャネル領域と同等のフェルミレベルを有する金属膜からなる第1及び第2ゲート電極と、
を備えたことを特徴とするものである。
NMOS領域の基板の表面層に位置する第1チャネル領域と、
前記第1チャネル領域を挟むように前記基板の上層に形成されたN型不純物拡散層と、
前記第1チャネル領域の直上に形成され、正電荷を含有せしめた高誘電体膜からなる第1ゲート絶縁膜と、
PMOS領域の基板の表面層に位置する第2チャネル領域と、
前記第2チャネル領域を挟むように前記基板の上層に形成されたP型不純物拡散層と、
前記第2チャネル領域の直上に形成され、負電荷を含有せしめた高誘電体膜からなる第2ゲート絶縁膜と、
前記第1及び第2ゲート絶縁膜上にそれぞれ形成され、前記第1又は第2チャネル領域と同等のフェルミレベルを有する金属膜からなる第1及び第2ゲート電極と、
を備えたことを特徴とするものである。
本発明に係る半導体装置において、前記高誘電体膜が、ハフニア膜、アルミナ膜又はハフニウムアルミネート膜であることが好適である。
本発明に係る半導体装置の製造方法は、基板上にゲート絶縁膜として高誘電体膜を形成する工程と、
前記高誘電体膜内に正電荷を含有させる工程と、
前記正電荷を含有させた後、前記高誘電体膜上に、前記高誘電体膜直下のチャネル領域と同等のフェルミレベルを有する金属膜を形成する工程と、
前記金属膜をパターニングしてゲート電極を形成した後、前記高誘電体膜をパターニングする工程と、
前記高誘電体膜をパターニングした後、前記チャネル領域を挟むようにN型不純物拡散層を前記基板の上層に形成する工程と、
を含むことを特徴とするものである。
前記高誘電体膜内に正電荷を含有させる工程と、
前記正電荷を含有させた後、前記高誘電体膜上に、前記高誘電体膜直下のチャネル領域と同等のフェルミレベルを有する金属膜を形成する工程と、
前記金属膜をパターニングしてゲート電極を形成した後、前記高誘電体膜をパターニングする工程と、
前記高誘電体膜をパターニングした後、前記チャネル領域を挟むようにN型不純物拡散層を前記基板の上層に形成する工程と、
を含むことを特徴とするものである。
本発明に係る半導体装置の製造方法は、基板上にゲート絶縁膜として高誘電体膜を形成する工程と、
前記高誘電体膜内に負電荷を含有させる工程と、
前記負電荷を含有させた後、前記高誘電体膜上に、前記高誘電体膜直下のチャネル領域と同等のフェルミレベルを有する金属膜を形成する工程と、
前記金属膜をパターニングしてゲート電極を形成した後、前記高誘電体膜をパターニングする工程と、
前記高誘電体膜をパターニングした後、前記チャネル領域を挟むようにP型不純物拡散層を前記基板の上層に形成する工程と、
を含むことを特徴とするものである。
前記高誘電体膜内に負電荷を含有させる工程と、
前記負電荷を含有させた後、前記高誘電体膜上に、前記高誘電体膜直下のチャネル領域と同等のフェルミレベルを有する金属膜を形成する工程と、
前記金属膜をパターニングしてゲート電極を形成した後、前記高誘電体膜をパターニングする工程と、
前記高誘電体膜をパターニングした後、前記チャネル領域を挟むようにP型不純物拡散層を前記基板の上層に形成する工程と、
を含むことを特徴とするものである。
本発明に係る半導体装置の製造方法は、NMOS領域とPMOS領域とを有する半導体装置の製造方法であって、
NMOS領域及びPMOS領域の基板上にゲート絶縁膜として高誘電体膜を形成する工程と、
NMOS領域の前記高誘電体膜内に正電荷を含有させる工程と、
PMOS領域の前記高誘電体膜内に負電荷を含有させる工程と、
NMOS領域及びPMOS領域の前記高誘電体膜上に、NMOS領域又はPMOS領域の前記高誘電体膜直下のチャネル領域と同等のフェルミレベルを有する金属膜を形成する工程と、
NMOS領域及びPMOS領域の前記金属膜をパターニングしてゲート電極を形成した後、該ゲート電極直下の前記高誘電体膜をパターニングする工程と、
前記高誘電体膜をパターニングした後、NMOS領域及びPMOS領域のチャネル領域を挟むようにN型及びP型不純物拡散層を形成する工程と、
を含むことを特徴とするものである。
NMOS領域及びPMOS領域の基板上にゲート絶縁膜として高誘電体膜を形成する工程と、
NMOS領域の前記高誘電体膜内に正電荷を含有させる工程と、
PMOS領域の前記高誘電体膜内に負電荷を含有させる工程と、
NMOS領域及びPMOS領域の前記高誘電体膜上に、NMOS領域又はPMOS領域の前記高誘電体膜直下のチャネル領域と同等のフェルミレベルを有する金属膜を形成する工程と、
NMOS領域及びPMOS領域の前記金属膜をパターニングしてゲート電極を形成した後、該ゲート電極直下の前記高誘電体膜をパターニングする工程と、
前記高誘電体膜をパターニングした後、NMOS領域及びPMOS領域のチャネル領域を挟むようにN型及びP型不純物拡散層を形成する工程と、
を含むことを特徴とするものである。
本発明に係る半導体装置の製造方法において、前記正電荷を含有させる工程は、
NMOS領域以外の前記高誘電体膜上に第1保護膜を形成する工程と、
前記第1保護膜を形成した後、P型不純物を含有する雰囲気でアニールを行う工程とを含み、
前記負電荷を含有させる工程は、
PMOS領域以外の前記高誘電体膜上に第2保護膜を形成する工程と、
第2保護膜を形成した後、N型不純物を含有する雰囲気でアニールを行う工程とを含むことが好適である。
NMOS領域以外の前記高誘電体膜上に第1保護膜を形成する工程と、
前記第1保護膜を形成した後、P型不純物を含有する雰囲気でアニールを行う工程とを含み、
前記負電荷を含有させる工程は、
PMOS領域以外の前記高誘電体膜上に第2保護膜を形成する工程と、
第2保護膜を形成した後、N型不純物を含有する雰囲気でアニールを行う工程とを含むことが好適である。
本発明に係る半導体装置の製造方法において、前記高誘電体膜としてハフニア膜、アルミナ膜又はハフニウムアルミネート膜を形成することが好適である。
本発明は以上説明したように、ゲート電極の空乏層を低減するとともに、閾値電圧の絶対値を小さくすることができる。
実施の形態1.
図1は、本発明の実施の形態1による半導体装置を説明するための断面図である。詳細には、図1は、本実施の形態1によるNMOSを説明するための断面図である。
図1に示すように、基板1としてのシリコン基板内にP型ウェル11が形成され、基板1の表面層にチャネル領域が位置する。このチャネル領域を挟むように、基板1上層にN型不純物拡散層31としてのソース/ドレイン領域が形成されている。
図1は、本発明の実施の形態1による半導体装置を説明するための断面図である。詳細には、図1は、本実施の形態1によるNMOSを説明するための断面図である。
図1に示すように、基板1としてのシリコン基板内にP型ウェル11が形成され、基板1の表面層にチャネル領域が位置する。このチャネル領域を挟むように、基板1上層にN型不純物拡散層31としてのソース/ドレイン領域が形成されている。
チャネル領域の直上には、正電荷を含有せしめた高誘電体膜21からなるゲート絶縁膜が形成されている。ここで、高誘電体膜21は、例えば、ハフニア膜(HfO2膜)、アルミナ膜(Al2O3膜)又はハフニウムアルミネート膜(HfAlOx膜)である。
高誘電体膜21上には、基板1のフェルミレベル、詳細には、チャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜(金属含有膜)からなる金属ゲート電極41が形成されている。ここで、金属膜(金属含有膜)は、例えば、酸化ルテニウム(RuO2)膜、ニッケル(Ni)膜、白金(Pt)である。
高誘電体膜21上には、基板1のフェルミレベル、詳細には、チャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜(金属含有膜)からなる金属ゲート電極41が形成されている。ここで、金属膜(金属含有膜)は、例えば、酸化ルテニウム(RuO2)膜、ニッケル(Ni)膜、白金(Pt)である。
次に、上記半導体装置の製造方法について説明する。
図2は、図1に示した半導体装置の製造方法を説明するための工程断面図である。
先ず、図2(a)に示すように、基板1内にボロン等のP型不純物を注入し熱拡散させることにより、P型ウェル11を形成する。そして、基板1上に高誘電体膜20としてのハフニア膜(HfO2膜)をALD(Atomic Layer Deposition)法により、例えば、3nmの膜厚で形成する。
図2は、図1に示した半導体装置の製造方法を説明するための工程断面図である。
先ず、図2(a)に示すように、基板1内にボロン等のP型不純物を注入し熱拡散させることにより、P型ウェル11を形成する。そして、基板1上に高誘電体膜20としてのハフニア膜(HfO2膜)をALD(Atomic Layer Deposition)法により、例えば、3nmの膜厚で形成する。
次に、図2(b)に示すように、ジボラン(B2H6)を主成分とした雰囲気、すなわちボロン等のP型不純物を含む雰囲気で、800℃5秒の条件でアニールを行う。これにより、正電荷が含有せしめられたハフニア膜21が得られる。
そして、図2(c)に示すように、ハフニア膜21上に、ハフニア膜21直下かつ基板1表面層のチャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜41をスパッタリング法等により形成する。
次に、写真製版技術及びエッチングにより、金属膜41とハフニア膜21を順次パターニングする。そして、パターニングされた金属膜41からなるゲート電極をマスクとして、基板1内に不純物を注入し熱処理を行うことにより、チャネル領域を挟むようにソース/ドレイン領域31が基板1上層に形成される。これにより、図2(d)に示すようなNMOSトランジスタが形成される。
以上説明したように、本実施の形態1では、正電荷を含有せしめた高誘電体膜21をゲート絶縁膜として用い、チャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜からなる金属ゲート電極41をゲート電極として用いた。これにより、チャネル領域に印加されるゲート電界の一部分を、正電荷を含有する高誘電体膜21が受け持つことができ、ゲート電圧を低減することができる。このため、金属ゲート電極41とチャネル領域のフェルミレベルが同等であっても、閾値電圧の絶対値を小さくすることができる。
また、金属ゲート電極41をゲート電極として用いることにより、ゲート電極の空乏層を大幅に低減することができる。
従って、ゲート電極の空乏層を低減するとともに、閾値電圧の絶対値を小さくすることができる。
また、金属ゲート電極41をゲート電極として用いることにより、ゲート電極の空乏層を大幅に低減することができる。
従って、ゲート電極の空乏層を低減するとともに、閾値電圧の絶対値を小さくすることができる。
実施の形態2.
図3は、本発明の実施の形態2による半導体装置を説明するための断面図である。詳細には、図3は、本実施の形態2によるPMOSを説明するための断面図である。
図3に示すように、基板1内に、N型ウェル12が形成され、基板1の表面層にチャネル領域が位置する。このチャネル領域を挟むように、基板1上層にP型不純物拡散層32としてのソース/ドレイン領域が形成されている。
図3は、本発明の実施の形態2による半導体装置を説明するための断面図である。詳細には、図3は、本実施の形態2によるPMOSを説明するための断面図である。
図3に示すように、基板1内に、N型ウェル12が形成され、基板1の表面層にチャネル領域が位置する。このチャネル領域を挟むように、基板1上層にP型不純物拡散層32としてのソース/ドレイン領域が形成されている。
チャネル領域の直上には、負電荷を含有せしめた高誘電体膜22からなるゲート絶縁膜が形成されている。ここで、高誘電体膜22は、例えば、ハフニア膜、アルミナ膜又はハフニウムアルミネート膜である。
高誘電体膜22上には、基板のフェルミレベル、詳細には、チャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜(金属含有膜)からなる金属ゲート電極42が形成されている。ここで、金属膜(金属含有膜)は、例えば、タンタル(Ta)膜、窒化タンタル(TaN)膜、ハフニウム(Hf)膜である。
高誘電体膜22上には、基板のフェルミレベル、詳細には、チャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜(金属含有膜)からなる金属ゲート電極42が形成されている。ここで、金属膜(金属含有膜)は、例えば、タンタル(Ta)膜、窒化タンタル(TaN)膜、ハフニウム(Hf)膜である。
次に、上記半導体装置の製造方法について説明する。
図4は、図3に示した半導体装置の製造方法を説明するための工程断面図である。
先ず、図4(a)に示すように、基板1内にリン等のN型不純物を注入し熱拡散させることにより、N型ウェル12を形成する。そして、基板1上に高誘電体膜20としてのハフニア膜(HfO2膜)をALD(Atomic Layer Deposition)法により、例えば、3nmの膜厚で形成する。
図4は、図3に示した半導体装置の製造方法を説明するための工程断面図である。
先ず、図4(a)に示すように、基板1内にリン等のN型不純物を注入し熱拡散させることにより、N型ウェル12を形成する。そして、基板1上に高誘電体膜20としてのハフニア膜(HfO2膜)をALD(Atomic Layer Deposition)法により、例えば、3nmの膜厚で形成する。
次に、図4(b)に示すように、ホスフィン(PH3)を主成分とした雰囲気、すなわちリン等のN型不純物を含む雰囲気で、800℃5秒の条件でアニールを行う。これにより、負電荷が含有せしめられたハフニア膜22が得られる。
そして、図4(c)に示すように、ハフニア膜22上に、ハフニア膜22直下かつ基板1表面層に位置するチャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜42をスパッタリング法等により形成する。
次に、写真製版技術及びエッチングにより、金属膜42とハフニア膜22を順次パターニングする。そして、パターニングされた金属膜42からなるゲート電極をマスクとして、基板1内に不純物を注入し熱処理を行うことにより、チャネル領域を挟むようにソース/ドレイン領域32が基板1上層に形成される。これにより、図4(d)に示すようなPMOSトランジスタが形成される。
以上説明したように、本実施の形態2では、負電荷を含有せしめた高誘電体膜22をゲート絶縁膜として用い、チャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜からなる金属ゲート電極42をゲート電極として用いた。これにより、チャネル領域に印加されるゲート電界の一部分を、負電荷を含有する高誘電体膜22が受け持つことができ、ゲート電圧を低減することができる。このため、金属ゲート電極42とチャネル領域のフェルミレベルが同等であっても、閾値電圧の絶対値を小さくすることができる。
また、金属ゲート電極42をゲート電極として用いることにより、ゲート電極の空乏層を大幅に低減することができる。
従って、ゲート電極の空乏層を低減するとともに、閾値電圧の絶対値を小さくすることができる。
また、金属ゲート電極42をゲート電極として用いることにより、ゲート電極の空乏層を大幅に低減することができる。
従って、ゲート電極の空乏層を低減するとともに、閾値電圧の絶対値を小さくすることができる。
実施の形態3.
図5は、本発明の実施の形態3による半導体装置を説明するための断面図である。詳細には、図5は、本実施の形態3によるCMOSを説明するための断面図である。
図5に示すように、基板1内に形成された素子分離絶縁膜15により、NMOS領域とPMOS領域とが形成されている。NMOS領域の基板1内にはP型ウェル11が形成され、PMOS領域の基板1内にはN型ウェル12が形成されている。また、NMOS領域の基板1表面層に位置するチャネル領域を挟むようにN型不純物拡散層31としてのソース/ドレイン領域が形成されている。同様に、PMOS領域のチャネル領域を挟むようにP型不純物拡散層32としてのソース/ドレイン領域が形成されている。
図5は、本発明の実施の形態3による半導体装置を説明するための断面図である。詳細には、図5は、本実施の形態3によるCMOSを説明するための断面図である。
図5に示すように、基板1内に形成された素子分離絶縁膜15により、NMOS領域とPMOS領域とが形成されている。NMOS領域の基板1内にはP型ウェル11が形成され、PMOS領域の基板1内にはN型ウェル12が形成されている。また、NMOS領域の基板1表面層に位置するチャネル領域を挟むようにN型不純物拡散層31としてのソース/ドレイン領域が形成されている。同様に、PMOS領域のチャネル領域を挟むようにP型不純物拡散層32としてのソース/ドレイン領域が形成されている。
NMOS領域のチャネル領域直上には、正電荷を含有せしめた高誘電体膜21からなるゲート絶縁膜が形成されている。PMOS領域のチャネル領域直上には、負電荷を含有せしめた高誘電体膜22からなるゲート絶縁膜が形成されている。ここで、高誘電体膜21,22は、例えば、ハフニア膜(HfO2膜)、アルミナ膜(Al2O3膜)又はハフニウムアルミネート膜(HfAlOx膜)である。
高誘電体膜21,22上には、NMOS領域のチャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜からなる金属ゲート電極41がそれぞれ形成されている。
なお、本実施の形態3では、NMOS領域のチャネル領域と同等のフェルミレベルを有する金属膜をゲート電極材料に用いたが、PMOS領域のチャネル領域と同等のフェルミレベルを有する金属膜をゲート電極材料に用いてもよい。すなわち、NMOS領域のチャネル領域又はPMOS領域のチャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜からなる金属ゲート電極が、高誘電体膜21,22上に形成されればよい。
なお、本実施の形態3では、NMOS領域のチャネル領域と同等のフェルミレベルを有する金属膜をゲート電極材料に用いたが、PMOS領域のチャネル領域と同等のフェルミレベルを有する金属膜をゲート電極材料に用いてもよい。すなわち、NMOS領域のチャネル領域又はPMOS領域のチャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜からなる金属ゲート電極が、高誘電体膜21,22上に形成されればよい。
次に、上記半導体装置の製造方法について説明する。
図6は、図5に示した半導体装置の製造方法を説明するための工程断面図である。
先ず、図6(a)に示すように、基板1内に素子分離絶縁膜15をSTI法により形成し、NMOS領域とPMOS領域とを形成する。そして、NMOS領域の基板1内にボロン等のP型不純物を注入し熱拡散させることにより、P型ウェル11を形成する。さらに、PMOS領域の基板1内にリン等のN型不純物を注入し熱拡散させることにより、N型ウェル12を形成する。続いて、基板1上に高誘電体膜20としてのハフニア膜(HfO2膜)をALD(Atomic Layer Deposition)法により、例えば、3nmの膜厚で形成する。
図6は、図5に示した半導体装置の製造方法を説明するための工程断面図である。
先ず、図6(a)に示すように、基板1内に素子分離絶縁膜15をSTI法により形成し、NMOS領域とPMOS領域とを形成する。そして、NMOS領域の基板1内にボロン等のP型不純物を注入し熱拡散させることにより、P型ウェル11を形成する。さらに、PMOS領域の基板1内にリン等のN型不純物を注入し熱拡散させることにより、N型ウェル12を形成する。続いて、基板1上に高誘電体膜20としてのハフニア膜(HfO2膜)をALD(Atomic Layer Deposition)法により、例えば、3nmの膜厚で形成する。
次に、図6(b)に示すように、基板1全面に保護膜51としてのシリコン酸化膜をCVD法により、例えば5nmの膜厚で形成する。その後、写真製版技術及びエッチングによりNMOS領域のハフニア膜20上に形成されたシリコン酸化膜51を除去する。詳細には、NMOS領域のレジストを開口した後、0.5%フッ酸溶液を用いて1分間ウェットエッチングすることにより、シリコン酸化膜51をパターニングする。
そして、ジボラン(B2H6)を主成分とした雰囲気、すなわちボロン等のP型不純物を含む雰囲気で、800℃5秒の条件でアニールを行う。これにより、NMOS領域において、正電荷が含有せしめられたハフニア膜21が得られる。その後、NMOS領域以外に残存するシリコン酸化膜51を、0.5%フッ酸溶液を用いて1分間ウェットエッチングすることにより除去する。
そして、ジボラン(B2H6)を主成分とした雰囲気、すなわちボロン等のP型不純物を含む雰囲気で、800℃5秒の条件でアニールを行う。これにより、NMOS領域において、正電荷が含有せしめられたハフニア膜21が得られる。その後、NMOS領域以外に残存するシリコン酸化膜51を、0.5%フッ酸溶液を用いて1分間ウェットエッチングすることにより除去する。
次に、図6(c)に示すように、基板1全面に保護膜52としてのシリコン酸化膜をCVD法により、例えば5nmの膜厚で形成する。その後、写真製版技術及びエッチングによりPMOS領域のハフニア膜20上に形成されたシリコン酸化膜52を除去する。詳細には、PMOS領域のレジストを開口した後、0.5%フッ酸溶液を用いて1分間ウェットエッチングすることにより、シリコン酸化膜52をパターニングする。
そして、ホスフィン(PH3)を主成分とした雰囲気、すなわちリン等のN型不純物を含む雰囲気で、800℃5秒の条件でアニールを行う。これにより、PMOS領域において、負電荷が含有せしめられたハフニア膜22が得られる。その後、PMOS領域以外に残存するシリコン酸化膜52を、0.5%フッ酸溶液を用いて1分間ウェットエッチングすることにより除去する。
そして、ホスフィン(PH3)を主成分とした雰囲気、すなわちリン等のN型不純物を含む雰囲気で、800℃5秒の条件でアニールを行う。これにより、PMOS領域において、負電荷が含有せしめられたハフニア膜22が得られる。その後、PMOS領域以外に残存するシリコン酸化膜52を、0.5%フッ酸溶液を用いて1分間ウェットエッチングすることにより除去する。
次に、図6(d)に示すように、ハフニア膜21,22上に、ハフニア膜21直下かつ基板1表面層のチャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜41をスパッタリング法等により形成する。なお、上述したように、金属膜41の代わりに、ハフニア膜22直下かつ基板1表面層のチャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜を形成してもよい。
次に、写真製版技術及びエッチングにより、金属膜41とハフニア膜21,22を順次パターニングする。
そして、パターニングされた金属膜41からなるゲート電極をマスクとして、NMOS領域の基板1内にリン等のN型不純物を注入し熱拡散させることにより、NMOS領域のチャネル領域を挟むようにソース/ドレイン領域31が基板1上層に形成される。同様にして、PMOS領域の基板1内にボロン等のP型不純物を注入し熱拡散させることにより、PMOS領域のチャネル領域を挟むようにソース/ドレイン領域32が基板1上層に形成される。
以上の工程を経ることにより、図6(e)に示すようなCMOSトランジスタが形成される。
そして、パターニングされた金属膜41からなるゲート電極をマスクとして、NMOS領域の基板1内にリン等のN型不純物を注入し熱拡散させることにより、NMOS領域のチャネル領域を挟むようにソース/ドレイン領域31が基板1上層に形成される。同様にして、PMOS領域の基板1内にボロン等のP型不純物を注入し熱拡散させることにより、PMOS領域のチャネル領域を挟むようにソース/ドレイン領域32が基板1上層に形成される。
以上の工程を経ることにより、図6(e)に示すようなCMOSトランジスタが形成される。
以上説明したように、本実施の形態3では、正電荷を含有せしめた高誘電体膜21をNMOSのゲート絶縁膜として用い、負電荷を含有せしめた高誘電体膜22をPMOSのゲート絶縁膜として用いた。そして、NMOSのチャネル領域又はPMOSのチャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜からなる金属ゲート電極41をゲート電極として用いた。これにより、少なくともNMOS領域又はPMOS領域のチャネル領域に印加されるゲート電界の一部分を、正電荷を含有する高誘電体膜21又は負電荷を含有する高誘電体膜22が受け持つことができ、ゲート電圧を低減することができる。このため、NMOS領域又はPMOS領域において金属ゲート電極41とチャネル領域のフェルミレベルが同等であっても、閾値電圧の絶対値を小さくすることができる。
また、金属ゲート電極41をゲート電極として用いることにより、ゲート電極の空乏層を大幅に低減することができる。
従って、デュアルゲート構造を有するトランジスタにおいて、ゲート電極の空乏層を低減するとともに、閾値電圧の絶対値を小さくすることができる。
また、金属ゲート電極41をゲート電極として用いることにより、ゲート電極の空乏層を大幅に低減することができる。
従って、デュアルゲート構造を有するトランジスタにおいて、ゲート電極の空乏層を低減するとともに、閾値電圧の絶対値を小さくすることができる。
1 基板(基板)
11 P型ウェル
12 N型ウェル
15 素子分離絶縁膜
20 高誘電体膜(ハフニア膜)
21 正電荷含有高誘電体膜
22 負電荷含有高誘電体膜
31,32 不純物拡散層(ソース/ドレイン領域)
41,42 金属ゲート電極
51,52 保護膜(シリコン酸化膜)
11 P型ウェル
12 N型ウェル
15 素子分離絶縁膜
20 高誘電体膜(ハフニア膜)
21 正電荷含有高誘電体膜
22 負電荷含有高誘電体膜
31,32 不純物拡散層(ソース/ドレイン領域)
41,42 金属ゲート電極
51,52 保護膜(シリコン酸化膜)
Claims (8)
- 基板の表面層に位置するチャネル領域と、
前記チャネル領域を挟むように前記基板の上層に形成されたN型不純物拡散層と、
前記チャネル領域の直上に形成され、正電荷を含有せしめた高誘電体膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記チャネル領域と同等のフェルミレベルを有する金属膜からなるゲート電極と、
を備えたことを特徴とする半導体装置。 - 基板の表面層に位置するチャネル領域と、
前記チャネル領域を挟むように前記基板の上層に形成されたP型不純物拡散層と、
前記チャネル領域の直上に形成され、負電荷を含有せしめた高誘電体膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記チャネル領域と同等のフェルミレベルを有する金属膜からなるゲート電極と、
を備えたことを特徴とする半導体装置。 - NMOS領域とPMOS領域とを有する半導体装置であって、
NMOS領域の基板の表面層に位置する第1チャネル領域と、
前記第1チャネル領域を挟むように前記基板の上層に形成されたN型不純物拡散層と、
前記第1チャネル領域の直上に形成され、正電荷を含有せしめた高誘電体膜からなる第1ゲート絶縁膜と、
PMOS領域の基板の表面層に位置する第2チャネル領域と、
前記第2チャネル領域を挟むように前記基板の上層に形成されたP型不純物拡散層と、
前記第2チャネル領域の直上に形成され、負電荷を含有せしめた高誘電体膜からなる第2ゲート絶縁膜と、
前記第1及び第2ゲート絶縁膜上にそれぞれ形成され、前記第1又は第2チャネル領域と同等のフェルミレベルを有する金属膜からなる第1及び第2ゲート電極と、
を備えたことを特徴とする半導体装置。 - 請求項1から3の何れかに記載の半導体装置において、
前記高誘電体膜が、ハフニア膜、アルミナ膜又はハフニウムアルミネート膜であることを特徴とする半導体装置。 - 基板上にゲート絶縁膜として高誘電体膜を形成する工程と、
前記高誘電体膜内に正電荷を含有させる工程と、
前記正電荷を含有させた後、前記高誘電体膜上に、前記高誘電体膜直下のチャネル領域と同等のフェルミレベルを有する金属膜を形成する工程と、
前記金属膜をパターニングしてゲート電極を形成した後、前記高誘電体膜をパターニングする工程と、
前記高誘電体膜をパターニングした後、前記チャネル領域を挟むようにN型不純物拡散層を前記基板の上層に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 基板上にゲート絶縁膜として高誘電体膜を形成する工程と、
前記高誘電体膜内に負電荷を含有させる工程と、
前記負電荷を含有させた後、前記高誘電体膜上に、前記高誘電体膜直下のチャネル領域と同等のフェルミレベルを有する金属膜を形成する工程と、
前記金属膜をパターニングしてゲート電極を形成した後、前記高誘電体膜をパターニングする工程と、
前記高誘電体膜をパターニングした後、前記チャネル領域を挟むようにP型不純物拡散層を前記基板の上層に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - NMOS領域とPMOS領域とを有する半導体装置の製造方法であって、
NMOS領域及びPMOS領域の基板上にゲート絶縁膜として高誘電体膜を形成する工程と、
NMOS領域の前記高誘電体膜内に正電荷を含有させる工程と、
PMOS領域の前記高誘電体膜内に負電荷を含有させる工程と、
NMOS領域及びPMOS領域の前記高誘電体膜上に、NMOS領域又はPMOS領域の前記高誘電体膜直下のチャネル領域と同等のフェルミレベルを有する金属膜を形成する工程と、
NMOS領域及びPMOS領域の前記金属膜をパターニングしてゲート電極を形成した後、該ゲート電極直下の前記高誘電体膜をパターニングする工程と、
前記高誘電体膜をパターニングした後、NMOS領域及びPMOS領域のチャネル領域を挟むようにN型及びP型不純物拡散層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項7に記載の半導体装置の製造方法において、
前記正電荷を含有させる工程は、
NMOS領域以外の前記高誘電体膜上に第1保護膜を形成する工程と、
前記第1保護膜を形成した後、P型不純物を含有する雰囲気でアニールを行う工程とを含み、
前記負電荷を含有させる工程は、
PMOS領域以外の前記高誘電体膜上に第2保護膜を形成する工程と、
第2保護膜を形成した後、N型不純物を含有する雰囲気でアニールを行う工程とを含むことを特徴とする半導体装置の製造方法。
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JP2003326583A JP2005093815A (ja) | 2003-09-18 | 2003-09-18 | 半導体装置の製造方法 |
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JP2008211182A (ja) * | 2007-01-10 | 2008-09-11 | Interuniv Micro Electronica Centrum Vzw | 2つの仕事関数を備えたcmosデバイスの製造方法 |
JP2010135735A (ja) * | 2008-07-01 | 2010-06-17 | Panasonic Corp | 半導体装置及びその製造方法 |
CN108807533A (zh) * | 2017-04-28 | 2018-11-13 | 世界先进积体电路股份有限公司 | 半导体装置及其形成方法 |
-
2003
- 2003-09-18 JP JP2003326583A patent/JP2005093815A/ja active Pending
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