KR0151619B1 - 반도체 집적회로 유전체막 형성방법 - Google Patents

반도체 집적회로 유전체막 형성방법 Download PDF

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Abstract

본 발명은 반도체집적회로의 유전체막 형성방법으로써, 1)실리콘 기판에 질소를 도핑하여 상기 실리콘기판 내에 반응층을 형성하는 단계와, 2)상기 반응층이 형성된 실리콘기판 상에 저압화학기상증착법으로 실리콘질화막층을 형성하는 단계와, 3)상기 실리콘질화막 상에 탑 옥시데이션시키는 단계를 포함하여 이루어진다.
또한, 반도체장치에서의 캐패시터 형성방법에 있어서, 1)실리콘기판위에 축전전극을 형성하는 단계와, 2)상기 축전전극에 질소를 도핑하여 반응층을 형성하는 단계와, 3)상기 반응층이 형성된 상기 축전전극 상에 저압화학기상증착법으로 실리콘질화막층을 형성하는 단계와, 4)상기 실리콘질화막층 상에 탑 옥시데이션시키는 단계와, 5)상기 탑 옥시데이션시킨 상기 실리콘질화막층 상에 대향전극을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 집적회로 유전체막 형성방법
제1도는 종래의 반도체집적회로 유전체막 형성방법을 도시한 도면.
제2도는 본 발명의 반도체집적회로 유전체막 형성방법을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
11, 21 : 실리콘 기판 12, 22 : 축전전극
13, 23 : 질화막 15, 17, 25 : 산화막
24 : 반응층 16, 26 : 대향전극
본 발명은 반도체 집적회로의 유전체막 형성방법에 관한 것이다.
반도체 집적회로에 있어서 산화막/질화막/산화막(ONO)과 산화막/질화막(ON) 적층막은 디램의 적층형 캐패시터(stacked cell capacitor)의 유전체막 뿐만 아니라 이이피롬(EEPROM) 그리고 FPGA(FIELD PROGRAMMABLE READ ONLY MEMORY)의 절연막 재료로써 적용되고 있다.
일반적으로 디램 셀 캐패시터에 있어서 축전전극(storage electrode)과 대향전극(plate electrode)은 폴리 실리콘 막을 적용하므로 유전체막 재료로써 열성장된 실리콘 산화막보다 유전상수가 높은 실리콘 질화막이 이용된다.
그런데 저압화학기상증착법으로 증착된 실리콘 질화막은 실리콘에 대하여 상대적으로 인장응력(tensile stress)을 가지므로 그 사이에 있어서 실리콘 산화막을 박막형태로 개재시킬 필요가 있으며, 따라서 ONO 나 ON 구조의 적층막은 유용한 유전체막으로써 이용되고 있다.
그러나 이러한 적층막 구조는 산화막 두께로 인하여 유전체막을 박막화시키는데 한계가 있으므로 고집적화에 대응하기가 어렵게 된다.
그러므로 실리콘과 실리콘 질화막 사이에 개재된 산화막을 박막화하는 시도가 이루어지고 있으며 그 하나가 축전전극인 폴리실리콘표면에 자외선을 조사하여 20Å미만의 자연산화막을 형성하는 방법이다.
첨부도면 제1도는 종래의 반도체 집적회로 유전체막 형성방법을 설명하기 위해 도시한 반도체 소자의 일부 단면도이며, 도면을 참조하여 설명하면 다음과 같다.
제1도의 (a)-(b)는 종래의 디램 캐패시터의 제조방법을 예로하여 종래의 반도체 집적회로 유전체막 형성방법을 설명하기 위해 도시한 반도체 소자의 일부 단면도이다.
먼저, 제1도의 (a)에 도시한 바와 같이 실리콘 기판(11)상에 축전전극을 폴리 실리콘(12)으로 형성하고, 그 위에 자외선을 조사하여 20Å미만의 자연산화막(17)을 형성한다. 이때 약 300℃미만의 온도와 O2혹은 O3분위기에서 조사한다.
이어, 제1도의 (b)에 도시한 바와 같이 저압화학기상증착장치를 이용하여 NH3가스를 흘려 주어서 자연산화막(17)위에 실리콘 질화막(13)을 형성한다.
다음에 제1도의 (c)와 같이 실리콘 질화막(13)위에 산화막(15)을 열적으로 성장시켜서 산화막/질화막/산화막 구조의 유전체막층을 형성한다.
다음공정은 제1도의 (d)와 같이 유전체막 위에 폴리 실리콘층(16)을 증착하여 캐패시터의 대향전극을 형성하여 캐패시터를 제작한다.
또 다른 종래의 방법은 저압화학기상법으로 질화막을 증착하는 경우에 습기, 산소등 잔류가스성분이나 산화성분위기를 완전히 제거하기가 어려우므로 자연산화막(native oxide)이 형성되는 것을 억제하기 위한 금속열처리(RTP : Rapid Thermal Processing)공정으로 NH3가스의 열분해를 일으켜서 고온에서 단시간 동안 실리콘 표면에 실리콘 질화막을 10-30Å정도로 형성하는 방법이다.
그러나 상술한 종래의 방법 중 전자인 자외선을 조사하여 자연산화막을 형성하는 방법은 형성되는 자연산화막의 성장억제가 어렵고, 따라서 자연산화막 두께조절이 용이하지 않은 문제점이 있으며, 후자인 급속열처리공정으로 고온 단시간에 질화막을 형성하는 방법은 실리콘 질화막의 두께조절이 어렵고 급속 승온 및 강온이 이루어지므로 열응력(THERMAL STRESS)이 야기된다.
이에, 본 발명은 축전전극위 또는 실리콘 기판위에 실리콘 질화막을 형성하기에 앞서 실온 또는 저온에서 축전전극 표면 또는 실리콘 기판 표면으로 질소를 주입하여 축전전극내 또는 실리콘 기판내에 반응층을 형성시키므로써 자연산화막의 형성을 억제하여 유전체막을 박막화하는 동시에 축전전극용으로 형성된 폴리 실리콘 또는 실리콘기판과 실리콘 질화막 사이의 응력을 완화시키는 반도체 집적회로 유전체막 형성방법을 제공하는데 그 목적이 있다.
본 발명의 반도체 집적회로 유전체막 형성방법은 1)실리콘 기판에 질소를 도핑하여 상기 실리콘기판 내에 반응층을 형성하는 단계와, 2)상기 반응층이 형성된 실리콘기판 상에 저압화학기상증착법으로 실리콘질화막층을 형성하는 단계와, 3)상기 실리콘질화막 상에 탑 옥시데이션시키는 단계를 포함하여 이루어진다.
여기에서 기판내의 반응층 형성은 질소를 포함하는 플라즈마에 노출시켜 형성하거나, 질소이온을 주입하고 열처리 공정을 실시하여 형성한다.
또한, 반도체장치에서의 캐패시터 형성방법에 있어서, 1)실리콘기판위에 축전전극을 형성하는 단계와, 2)상기 축전전극에 질소를 도핑하여 반응층을 형성하는 단계와, 3)상기 반응층이 형성된 상기 축전전극 상에 저압화학기상증착법으로 실리콘질화막층을 형성하는 단계와, 4)상기 실리콘질화막층 상에 탑 옥시데이션시키는 단계와, 5)상기 탑 옥시데이션시킨 상기 실리콘질화막층 상에 대향전극을 형성하는 단계를 포함하여 이루어진다.
여기에서, 축전전극 및 대향전극을 다결정 실리콘으로 형성하고, 반응층을 질소를 포함하는 플라즈마를 노출시켜 형성하거나, 또는, 질소이온을 주입하고 열처리공정을 실시하여 형성한다.
제2도는 본 발명의 반도체 집적회로 유전체막층 형성방법을 설명하기 위해 실시예로 디램 캐패시터 제조공정을 도시했으며, 도면은 반도체 소자의 일부 단면을 도시한 단면도이다.
이하 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
먼저, 제2도 (a)에 도시한 바와 같이 실리콘 기판(21) 상에 캐패시터의 축전전극으로써 폴리 실리콘(22)을 형성한다.
폴리 실리콘의 형성은 통상의 저압화학기상증착법을 적용하여 SiH4또는 Si2H6소스가스(Source gas)와 PH3등의 도핑가스를 이용하여 약 550 내지 650℃에서 형성한다.
이어, 제2도의 (b)와 같이 폴리 실리콘(22) 표면을 F기가 포함된 용액이나 가스를 이용하여 표면불순물층을 제거한다.
다음, 제2도의 (c)와 같이 폴리 실리콘(22) 표면에 NH3 +, N2 +등의 질소를 포함하는 플라즈마를 노출시켜서 질소를 도핑시키는 동시에 실리콘과의 반응층(24)으로 폴리 실리콘 내에 실리콘 질화막(24)을 형성한다.
반응식은 다음과 같다.
4NH3 +＋ 3Si --- Si3N4＋ 4H3 +
2N2 +＋ 3Si --- Si3N4＋ 2h(h는 hole)
여기에서, 플라즈마 유기방식으로서는 DC 나 RF(Radio frequence)방식을 적용할 수 있으며 DC인 경우에는 약 300V 이하의 포텐셜과 약 0.5W/㎠의 파워 덴시티(Power density)를 적용하고 RF 방식은 약 13.56㎒에서 동작한다. 이때 반응 챔버(Chamber)는 약 450℃이하의 온도와, 약 1 내지 10mtorr의 압력과 500W이하의 RF 파워(Power)를 적용하며, N2가스유량은 N2인 경우 약 100 내지 300 Sccm, NH3인 경우 약 50 내지 200 Sccm을 적용한다.
도면에 도시하지 않았지만 질소 주입의 다른 방법은 질소플라즈마 대신 질소이온주입을 실시하여 실리콘막내에 질소농도구배를 형성하는 방법도 있다. 이때는 실리콘막과 주입된 질소사이의 반응층을 형성하려면 별도의 열처리공정을 거쳐야 하며, 질소이온 주입조건은 가속에너지를 약 50 내지 100 KeV로 하고 농도는 약 1012내지 1015/㎠로 주입하면 바람직하다.
다음, 제2도 (d)에 도시한 바와 같이, 반응층(24)이 형성된 폴리 실리콘(22)상으로 통상의 저압화학기상증착법으로 SiH4이나 Sicl2H과 NH3가스를 이용하여 약 700℃ 이상에서 약 50 내지 80Å의 실리콘 질화막(23)을 형성한다.
다음, 제2도 (e)와 같이 DRY, PYROGENIC 또는 TCA(4WT%)등의 산화성 분위기에서 약 850℃이상의 온도로 열처리하여 실리콘 질화막(23)에 탑 옥시데이션(TOP OXIDATION)을 실시하여 실리콘산화막(25)을 형성한다. 이때 실리콘 질화막(23)에는 약 5 내지 20Å의 실리콘산화막(25)이 자라게 되며 모니터(Monitor)용 실리콘 기판에서는 약 200 내지 1000Å이 자라게 된다.
다음, 제2도의 (f)와 같이 탑 옥사이드(25: TOP OXIDE) 및 불순물을 HF를 포함하는 식각용액을 이용하여 제거한다.
이어서, 그 위에 캐패시터의 대향전극(PLATE ELECTRODE)으로써 폴리 실리콘(26)을 통상의 저압화학기상증착방법으로 제2도의 (g)에 도시한 바와 같이 형성하여 캐패시터를 제작한다.
한편, 위공정에서 제2도의 (b)와 (f)에 도시된 자연 산화막 및 불순물 제거 공정은 생략할 수 있으며. 특히 제2도 (b)에 도시된 축전전극 상의 산화막 및 불순물 제거는 제2도 (c)에 도시된 단계의 질소플라즈마 반응을 일으키기전에, F를 포함하는 가스를 이용하여 플라즈마를 발생시키고 축전전극인 폴리 실리콘 표면을 플라즈마 크리닝하는 연속공정으로 대치할 수 있다.
이때, 플라즈마 크리닝의 반응식은 다음과 같다.
4F+ ＋ SiO2 --- SiF4 ＋ O2+
상술한 바와 같이 본 발명의 실시예에서 유전막을 캐패시터에 적용하는 것을 설명하였으나, 다른 실시예로 상기 유전막을 게이트절연막 등에 적용할 수 있다. 상기에서 유전막을 게이트절연막에 적용하기 위해서는 이 유전막을 실리콘기판상에 바로 형성한다. 즉, 실리콘기판에 질소를 주입하여 반응층을 형성하고, 상기 실리콘기판 상에 실리콘질화막층을 저압화학기상증착법으로 형성한 후 상기 실리콘질화막 상에 탑 옥시데이션하여 실리콘산화막을 형성하여 실리콘질화막과 실리콘산화막으로 이루어진 유전막을 실리콘기판 상에 형성한다.
본 발명의 실시에 따른 개선효과는 다음과 같다.
본 발명의 반도체 집적회로 유전체막 형성방법은 실온 또는 저온에서 질소플라즈마를 이용하여 실리콘기판 또는 축전전극 표면에 질소 농도 구배 및 반응층을 형성하므로써 실리콘 질화막과 실리콘 기판 또는 축전전극 사이의 상호 스트레스와 계면결함을 감소시키므로서 양호한 계면을 형성할 수 있고, 또한 저압화학증착방식의 실리콘질화막이 인장응력을 갖는 반면 플라즈마방식의 실리콘질화막은 압축응력을 가지므로 유전체막으로서 증착막을 적용할 때에 스트레스 완충효과를 갖는다.

Claims (7)

  1. 반도체 집적회로 유전체막 형성방법에 있어서 1)실리콘 기판에 질소를 도핑하여 상기 실리콘기판 내에 반응층을 형성하는 단계와, 2)상기 반응층이 형성된 실리콘기판 상에 저압화학기상증착법으로 실리콘질화막층을 형성하는 단계와, 3)상기 실리콘질화막 상에 탑 옥시데이션시키는 단계를 포함하여 이루어진 집적회로의 유전체막층 형성방법.
  2. 제1항에 있어서, 상기 1)단계에서 반응층을 상기 질소를 포함하는 플라즈마에 노출시켜 형성하는 것을 특징으로 하는 반도체 집적회로 유전체막층 형성방법.
  3. 제1항에 있어서, 상기 1)단계에서 반응층을 상기 질소를 이온주입하고 열처리 공정을 실시하여 형성하는 것을 특징으로 하는 반도체집적회로 유전체막층 형성방법.
  4. 반도체장치에서의 캐패시터 형성방법에 있어서, 1)실리콘기판위에 축전전극을 형성하는 단계와, 2)상기 축전전극에 질소를 도핑하여 반응층을 형성하는 단계와, 3)상기 반응층이 형성된 상기 축전전극 상에 저압화학기상증착법으로 실리콘질화막층을 형성하는 단계와, 4)상기 실리콘질화막층 상에 탑 옥시데이션시키는 단계와, 5)상기 탑 옥시데이션시킨 상기 실리콘질화막층 상에 대향전극을 형성하는 단계를 포함하여 이루어진 다이나믹 램 캐패시터 형성방법.
  5. 제4항에 있어서, 상기 축전전극 및 대향전극을 다결정 실리콘으로 형성하는 것을 특징으로 하는 다이나믹 램 캐패시터 형성방법.
  6. 제4항에 있어서, 상기 반응층을 질소를 포함하는 플라즈마에 노출시켜 형성하는 것을 특징으로 하는 다이나믹 램 캐패시터 형성방법.
  7. 제4항에 있어서, 상기 반응층을 상기 질소를 이온주입하고 열처리공정을 실시하여 반응층을 형성하는 것을 특징으로 하는 다이나믹 램 캐패시터 형성방법.
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