JPH08321443A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08321443A JPH08321443A JP12632895A JP12632895A JPH08321443A JP H08321443 A JPH08321443 A JP H08321443A JP 12632895 A JP12632895 A JP 12632895A JP 12632895 A JP12632895 A JP 12632895A JP H08321443 A JPH08321443 A JP H08321443A
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- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
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- G03F7/70—Microphotolithographic exposure; Apparatus therefor
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- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 微細構造を有した半導体デバイスに好適な半
導体ウェーハを準備することにより、高性能半導体装置
を製造する。 【構成】 半導体ウェーハのミスオリエンテーションア
ングルを所定の角度以内に制御し、このミスオリエンテ
ーションアングルの制御された半導体ウェーハを用いて
Ｈ2 アニール、もしくはＡｒアニールを行なうことによ
り半導体ウェーハの表面平坦度を改善する。そして、こ
の表面平坦度の改善により、この半導体ウェーハを用い
たＭＯＳデバイスの極薄酸化膜の耐圧向上、あるいは各
種集積回路等の製造歩留りの向上を得る。
導体ウェーハを準備することにより、高性能半導体装置
を製造する。 【構成】 半導体ウェーハのミスオリエンテーションア
ングルを所定の角度以内に制御し、このミスオリエンテ
ーションアングルの制御された半導体ウェーハを用いて
Ｈ2 アニール、もしくはＡｒアニールを行なうことによ
り半導体ウェーハの表面平坦度を改善する。そして、こ
の表面平坦度の改善により、この半導体ウェーハを用い
たＭＯＳデバイスの極薄酸化膜の耐圧向上、あるいは各
種集積回路等の製造歩留りの向上を得る。
Description
【０００１】
【産業上の利用分野】半導体装置の製造方法に関するも
のであり、特にＤＲＡＭ，ＥＥＰＲＯＭ等のＭＯＳ集積
回路に代表される高集積半導体デバイスの製造に必要な
シリコンウェーハの表面処理に係り、より具体的にはＨ
2 アニール処理、あるいはＡｒアニール処理に関するも
のである。
のであり、特にＤＲＡＭ，ＥＥＰＲＯＭ等のＭＯＳ集積
回路に代表される高集積半導体デバイスの製造に必要な
シリコンウェーハの表面処理に係り、より具体的にはＨ
2 アニール処理、あるいはＡｒアニール処理に関するも
のである。
【０００２】
【従来の技術】半導体製造プロセスの開発は、半導体ウ
ェハの界面制御方法の開発であるとも言える。ｌＧｂＤ
ＲＡＭの開発も発表されるようになった現在のディープ
サブミクロンプロセスの時代においては、ますますその
制御が重要性を帯びてきている。たとえば０．３〜０．
２μｍプロセスでのＭＯＳトランジスタのゲート酸化膜
厚は１０ｎｍ以下となり、フラッシュＥＥＰＲＯＭやＮ
ＡＮＤ型ＥＥＰＲＯＭのトンネル絶縁膜厚は数ｎｍの領
域に達している。このような先端的なＭＯＳデバイスで
は酸化膜の絶縁破壊特性の向上が求められている。
ェハの界面制御方法の開発であるとも言える。ｌＧｂＤ
ＲＡＭの開発も発表されるようになった現在のディープ
サブミクロンプロセスの時代においては、ますますその
制御が重要性を帯びてきている。たとえば０．３〜０．
２μｍプロセスでのＭＯＳトランジスタのゲート酸化膜
厚は１０ｎｍ以下となり、フラッシュＥＥＰＲＯＭやＮ
ＡＮＤ型ＥＥＰＲＯＭのトンネル絶縁膜厚は数ｎｍの領
域に達している。このような先端的なＭＯＳデバイスで
は酸化膜の絶縁破壊特性の向上が求められている。
【０００３】また、Ｓｉ上への極薄酸化膜形成はＭＯＳ
デバイスに限られるものでもなく、さらに低抵抗メタル
コンタクト形成、選択メタルＣＶＤ、エピタキシなどが
要求される種々の半導体デバイスプロセスの高信頼化を
実現するために、（１）Ｓｉウェハ表面の微粒子や重金
属汚染の除去と精密清浄化、（２）表面自然酸化膜の成
長を大幅に抑えるかまたは完全に抑止すること、（３）
ウェハ表面の原子スケールでの平坦性の向上、などが必
要となってきている。
デバイスに限られるものでもなく、さらに低抵抗メタル
コンタクト形成、選択メタルＣＶＤ、エピタキシなどが
要求される種々の半導体デバイスプロセスの高信頼化を
実現するために、（１）Ｓｉウェハ表面の微粒子や重金
属汚染の除去と精密清浄化、（２）表面自然酸化膜の成
長を大幅に抑えるかまたは完全に抑止すること、（３）
ウェハ表面の原子スケールでの平坦性の向上、などが必
要となってきている。
【０００４】ところでウェーハ表面は（１００）あるい
は（１１１）面で切り出されている場合が多いが実際の
ウェハ表面は意図的に、あるいは意図せずにこれらの面
からわずかであるがずらして切り出されており、このず
れの角度をミスオリエンテーションアングルあるいはオ
フアングルと呼んでいる。このミスオリエンテーション
アングルを所定の値に設定することにより、エピタキシ
ャルウェーハの表面マイクロラフネスが改善されること
が知られている（特願平４−１５３７２０号参照）。上
記特願平４−１５３７２０号によれば、図６に示すよう
にシリコン単結晶面（１００）面基板ウェーハ５を用い
たシリコンエピタキシャルウェーハにお
は（１１１）面で切り出されている場合が多いが実際の
ウェハ表面は意図的に、あるいは意図せずにこれらの面
からわずかであるがずらして切り出されており、このず
れの角度をミスオリエンテーションアングルあるいはオ
フアングルと呼んでいる。このミスオリエンテーション
アングルを所定の値に設定することにより、エピタキシ
ャルウェーハの表面マイクロラフネスが改善されること
が知られている（特願平４−１５３７２０号参照）。上
記特願平４−１５３７２０号によれば、図６に示すよう
にシリコン単結晶面（１００）面基板ウェーハ５を用い
たシリコンエピタキシャルウェーハにお
【外１】 傾斜させる、すなわち、ミスオリエンテーションアング
ルθ及びφを３０’≦θ≦２°かつ３０’≦φ≦２°に
設定するとエピタキシャルウェーハの表面マイクロラフ
ネスが安定的に向上し、酸化膜耐圧などの電気特性も向
上するため超ＬＳＩ等の半導体デバイスの信頼性向上こ
とが知られている。
ルθ及びφを３０’≦θ≦２°かつ３０’≦φ≦２°に
設定するとエピタキシャルウェーハの表面マイクロラフ
ネスが安定的に向上し、酸化膜耐圧などの電気特性も向
上するため超ＬＳＩ等の半導体デバイスの信頼性向上こ
とが知られている。
【０００５】
【発明が解決しようとする課題】このような従来技術に
対し、我々は、シリコンウェーハを水素（Ｈ2 ）雰囲気
中であるいはアルゴン（Ａｒ）雰囲気中で１２００℃程
度の高温でアニールをすることにより表層無欠陥層を形
成し酸化膜の絶縁破壊特性を向上させる技術を検討し
た。このような高温水素アニール処理が施されたシリコ
ンウェーハはＨ2 アニールウェーハと、高温アルゴンア
ニール処理が施されたシリコンウェーハはＡｒアニール
ウェーハと呼ばれるが、シリコン単結晶の（１００）面
基板ウェーハを用いたＨ2 アニール、Ａｒアニールウェ
ーハにおいて、上記ミスオリエンテーションアングルθ
及びφを０．１°≦θ，φ≦２°となるように制御する
ことにより、カラーヘイズの発生を押さえる効果がある
ことを見いだした。ここでカラーヘイズとはいわゆる平
行光線法における目視にて観測されるヘイズ、すなわち
平担度に対応した色具合で、虹の様に見えるためこう呼
ばれているのである。しかし、Ｈ2 アニールあるいはＡ
ｒアニールによってはカラーヘイズの発生は抑制できる
が、ウェーハ表面の平均的な粗さが悪くなり、表面に
は、ある周期のうねりが観測され、またこの表面に作成
したＭＯＳキャパシタの耐圧も劣化するという問題点が
あることがわかった。
対し、我々は、シリコンウェーハを水素（Ｈ2 ）雰囲気
中であるいはアルゴン（Ａｒ）雰囲気中で１２００℃程
度の高温でアニールをすることにより表層無欠陥層を形
成し酸化膜の絶縁破壊特性を向上させる技術を検討し
た。このような高温水素アニール処理が施されたシリコ
ンウェーハはＨ2 アニールウェーハと、高温アルゴンア
ニール処理が施されたシリコンウェーハはＡｒアニール
ウェーハと呼ばれるが、シリコン単結晶の（１００）面
基板ウェーハを用いたＨ2 アニール、Ａｒアニールウェ
ーハにおいて、上記ミスオリエンテーションアングルθ
及びφを０．１°≦θ，φ≦２°となるように制御する
ことにより、カラーヘイズの発生を押さえる効果がある
ことを見いだした。ここでカラーヘイズとはいわゆる平
行光線法における目視にて観測されるヘイズ、すなわち
平担度に対応した色具合で、虹の様に見えるためこう呼
ばれているのである。しかし、Ｈ2 アニールあるいはＡ
ｒアニールによってはカラーヘイズの発生は抑制できる
が、ウェーハ表面の平均的な粗さが悪くなり、表面に
は、ある周期のうねりが観測され、またこの表面に作成
したＭＯＳキャパシタの耐圧も劣化するという問題点が
あることがわかった。
【０００６】上記問題点を鑑み、本発明は、ミスオリエ
ンテーションアングルを０．１°以下にすることによ
り、Ｈ2 アニールウェーハ及びＡｒアニールウェーハの
表面平坦度を改善し、この表面に形成する酸化膜の絶縁
耐圧を向上させることを目的としている。
ンテーションアングルを０．１°以下にすることによ
り、Ｈ2 アニールウェーハ及びＡｒアニールウェーハの
表面平坦度を改善し、この表面に形成する酸化膜の絶縁
耐圧を向上させることを目的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、（１００）面か
らのミスオリエンテーションアングルαを０．１°以下
に設定したシリコン単結晶ウェーハ等の半導体ウェーハ
をＭＯＳ集積回路等の半導体デバイスの基板に使用する
ことを特徴とする。前述の図６を用いて説明したミスオ
リエンテーションアングルθ，φがここではミスオリエ
ンテーションアングルαに相当するが、図６と異なるの
はα＜０．１°と極めて小さな値としている点である。
に、本発明の半導体装置の製造方法は、（１００）面か
らのミスオリエンテーションアングルαを０．１°以下
に設定したシリコン単結晶ウェーハ等の半導体ウェーハ
をＭＯＳ集積回路等の半導体デバイスの基板に使用する
ことを特徴とする。前述の図６を用いて説明したミスオ
リエンテーションアングルθ，φがここではミスオリエ
ンテーションアングルαに相当するが、図６と異なるの
はα＜０．１°と極めて小さな値としている点である。
【０００８】好ましくは、このミスオリエンテーション
アングルが０．１°以下の半導体ウェーハをＨ2 ，Ａ
ｒ，あるいはＨ2 とＡｒの混合雰囲気下で所定の温度、
所定の時間熱処理を行なうことである。ここで、所定の
温度とは１１００℃以上が好ましく、また所定の時間と
は１時間以上が好ましい。たとえばＨ2 ガス中のアニー
ル（Ｈ2 アニールという）を１１００℃以上、１時間以
上行うこと、あるいは、Ａｒガス中のアニール（Ａｒア
ニール）を１１００℃以上、１時間以上で行なうことを
特徴とする半導体装置の製造方法である。
アングルが０．１°以下の半導体ウェーハをＨ2 ，Ａ
ｒ，あるいはＨ2 とＡｒの混合雰囲気下で所定の温度、
所定の時間熱処理を行なうことである。ここで、所定の
温度とは１１００℃以上が好ましく、また所定の時間と
は１時間以上が好ましい。たとえばＨ2 ガス中のアニー
ル（Ｈ2 アニールという）を１１００℃以上、１時間以
上行うこと、あるいは、Ａｒガス中のアニール（Ａｒア
ニール）を１１００℃以上、１時間以上で行なうことを
特徴とする半導体装置の製造方法である。
【０００９】また好ましくは、半導体デバイスに含まれ
るＭＯＳトランジスタ等のゲート長をｌμｍとした場
合、ミスオリエンテーションアングルαがα＜ｔａｎ-1
（０．１３５×１０-3／２ｌ）なる関係を満足すること
である。
るＭＯＳトランジスタ等のゲート長をｌμｍとした場
合、ミスオリエンテーションアングルαがα＜ｔａｎ-1
（０．１３５×１０-3／２ｌ）なる関係を満足すること
である。
【００１０】
【作用】上記構成によれば、Ｈ2 アニール、Ａｒアニー
ル等の熱処理後に半導体ウェーハ上に発生するステップ
−テラス構造のテラス幅Ｌが所定の値より大きくなり、
半導体ウェーハの表面平坦度が改善され、カラーヘイズ
の発生も押えられることとなる。その結果、この半導体
ウェーハ表面に形成されるＭＯＳキャパシタの酸化膜耐
圧が改善され、さらにはＤＲＡＭ等の半導体集積回路の
製造歩留りが向上する。
ル等の熱処理後に半導体ウェーハ上に発生するステップ
−テラス構造のテラス幅Ｌが所定の値より大きくなり、
半導体ウェーハの表面平坦度が改善され、カラーヘイズ
の発生も押えられることとなる。その結果、この半導体
ウェーハ表面に形成されるＭＯＳキャパシタの酸化膜耐
圧が改善され、さらにはＤＲＡＭ等の半導体集積回路の
製造歩留りが向上する。
【００１１】より具体的には説明すると、半導体ウェー
ハ表面に形成される図３に示すようなステップ−テラス
構造は、ミスオリエンテーションアングルα，テラス幅
Ｌ，ステップ高さをｈとすると、 ｔａｎ α＝ｈ／Ｌ…………（１） なる関係となる。つまりミスオリエンテーションアング
ルαは、 α＝ｔａｎ-1（ｈ／Ｌ）……（２） で示されることとなる。通常ステップ高さは半導体基板
の単原子層の厚みと考えればよく、シリコン（１００）
面ではｈ＝０．１３５ｎｍとなる。したがって、半導体
デバイスの設計ルールを鑑みて、所定の寸法よりもテラ
ス幅Ｌが大きくなるようにミスオリエンテーションアン
グルαを選択すれば、半導体デバイス中に発生するステ
ップ数が減少し、半導体デバイスの製造歩留りが向上す
ることとなる。
ハ表面に形成される図３に示すようなステップ−テラス
構造は、ミスオリエンテーションアングルα，テラス幅
Ｌ，ステップ高さをｈとすると、 ｔａｎ α＝ｈ／Ｌ…………（１） なる関係となる。つまりミスオリエンテーションアング
ルαは、 α＝ｔａｎ-1（ｈ／Ｌ）……（２） で示されることとなる。通常ステップ高さは半導体基板
の単原子層の厚みと考えればよく、シリコン（１００）
面ではｈ＝０．１３５ｎｍとなる。したがって、半導体
デバイスの設計ルールを鑑みて、所定の寸法よりもテラ
ス幅Ｌが大きくなるようにミスオリエンテーションアン
グルαを選択すれば、半導体デバイス中に発生するステ
ップ数が減少し、半導体デバイスの製造歩留りが向上す
ることとなる。
【００１２】より具体的には（２）式よりも、さらにマ
ージンを考慮し、本発明ではミスオリエンテーションア
ングルを、製造しようとする半導体装置の最小寸法、す
なわちゲート長ｌに対し、 α＜ｔａｎ-1（ｈ／２ｌ）……（３） とする。このようにすることにより周期０．５〜１μｍ
の半導体ウェーハ表面のうねり、すなわち粗さが低減で
きる。
ージンを考慮し、本発明ではミスオリエンテーションア
ングルを、製造しようとする半導体装置の最小寸法、す
なわちゲート長ｌに対し、 α＜ｔａｎ-1（ｈ／２ｌ）……（３） とする。このようにすることにより周期０．５〜１μｍ
の半導体ウェーハ表面のうねり、すなわち粗さが低減で
きる。
【００１３】
【実施例】以下に本発明の実施例に係るシリコンウェー
ハの製造方法を説明する。抵抗率１〜２ΩｃｍのＣＺ法
で育成したシリコン単結晶インゴットから（１００）面
に対し、ミスオリエンテーションアングルをそれぞれ０
／０．０２／０．０４／０．０６／０．０８／０．１／
０．２／０．４°とした８”φｎ型シリコンウェーハを
各１０枚ずつ用意し、アンモニア・過酸化水素水洗浄を
行い乾燥した後、各５枚ずつをＨ2 アニール、残りの各
５枚ずつをＡｒアニールする。すなわち、 i ）５枚ずつを、Ｈ2 雰囲気中で、１２００℃、１時間
熱処理を行い、 ii）残り５枚ずつを、Ａｒ雰囲気中で、１２００℃、１
時間熱処理を行った。
ハの製造方法を説明する。抵抗率１〜２ΩｃｍのＣＺ法
で育成したシリコン単結晶インゴットから（１００）面
に対し、ミスオリエンテーションアングルをそれぞれ０
／０．０２／０．０４／０．０６／０．０８／０．１／
０．２／０．４°とした８”φｎ型シリコンウェーハを
各１０枚ずつ用意し、アンモニア・過酸化水素水洗浄を
行い乾燥した後、各５枚ずつをＨ2 アニール、残りの各
５枚ずつをＡｒアニールする。すなわち、 i ）５枚ずつを、Ｈ2 雰囲気中で、１２００℃、１時間
熱処理を行い、 ii）残り５枚ずつを、Ａｒ雰囲気中で、１２００℃、１
時間熱処理を行った。
【００１４】なお、ミスオリエンテーションアングルは
ウェーハの任意の位置で±０．０１°に制御されてい
る。この熱処理後のウェーハの表面粗さ、ヘイズおよび
ウェーハ表面に形成されたゲート酸化膜について以下の
ように評価した。すなわち、 （ａ）表面粗さ評価 表面粗さはＤＩ社製ナノスコープを用いて測定した。ウ
ェーハ中央と端から１ｃｍの箇所を切り出し、測定面積
を１μｍ2 とした。以下、表面粗さは二乗平均粗さＲｍ
ｓで表す。
ウェーハの任意の位置で±０．０１°に制御されてい
る。この熱処理後のウェーハの表面粗さ、ヘイズおよび
ウェーハ表面に形成されたゲート酸化膜について以下の
ように評価した。すなわち、 （ａ）表面粗さ評価 表面粗さはＤＩ社製ナノスコープを用いて測定した。ウ
ェーハ中央と端から１ｃｍの箇所を切り出し、測定面積
を１μｍ2 とした。以下、表面粗さは二乗平均粗さＲｍ
ｓで表す。
【００１５】図２にミスオリエンテーションアングルα
と表面粗さＲｍｓの関係を示す。表面粗さＲｍｓは表面
のうねりの周期毎に分割して測定が可能であり、図２で
は周期０．５〜１μｍに限定してＲｍｓを測定した場合
である。図２に示すように、ミスオリエンテーションア
ングルαが０．１°以下のＨ2 アニールウェーハ、ある
いはＡｒアニールウェーハは、Ｒｍｓが０．１ｎｍ以下
となり、表面平坦性が良くなっていることがわかる。こ
れはミスオリエンテーションアングルαを小さくするこ
とでウェーハの表面に図３に示すように、テラス幅Ｌの
大きなステップ−テラスが発生し、ラフネスが小さくな
り、平坦性がよくなることを示している。
と表面粗さＲｍｓの関係を示す。表面粗さＲｍｓは表面
のうねりの周期毎に分割して測定が可能であり、図２で
は周期０．５〜１μｍに限定してＲｍｓを測定した場合
である。図２に示すように、ミスオリエンテーションア
ングルαが０．１°以下のＨ2 アニールウェーハ、ある
いはＡｒアニールウェーハは、Ｒｍｓが０．１ｎｍ以下
となり、表面平坦性が良くなっていることがわかる。こ
れはミスオリエンテーションアングルαを小さくするこ
とでウェーハの表面に図３に示すように、テラス幅Ｌの
大きなステップ−テラスが発生し、ラフネスが小さくな
り、平坦性がよくなることを示している。
【００１６】（ｂ）ヘイズの評価 ヘイズは、いわゆる平行光線法により平担度を測定する
場合のパラメータである。すなわちテンコール社製サー
フスキャン６２００で測定した場合における、散乱光強
度の入射光強度に対する比率をヘイズと称する。図４に
ミスオリエンテーションアングルとヘイズの関係を示
す。図４に示すように、ミスオリエンテーションアング
ルが０．１°以下のＨ2 アニールウェーハ、あるいはＡ
ｒアニールウェーハは、ヘイズレベルが０．５ｐｐｍ以
下となり、表面平坦性が良くなっていることを示してい
る。
場合のパラメータである。すなわちテンコール社製サー
フスキャン６２００で測定した場合における、散乱光強
度の入射光強度に対する比率をヘイズと称する。図４に
ミスオリエンテーションアングルとヘイズの関係を示
す。図４に示すように、ミスオリエンテーションアング
ルが０．１°以下のＨ2 アニールウェーハ、あるいはＡ
ｒアニールウェーハは、ヘイズレベルが０．５ｐｐｍ以
下となり、表面平坦性が良くなっていることを示してい
る。
【００１７】（ｃ）ゲート酸化膜耐圧の評価 Ｈ2 アニールウェーハ、あるいはＡｒアニールウェーハ
の表面にゲート酸化膜を１０ｎｍ成長させ、このゲート
酸化膜の上部に電極としてリン（Ｐ）ドープした多結晶
シリコンを４００ｎｍ付けたＭＯＳキャパシターを作成
した。面積０．１ｍｍ2 のキャパシター１２５個につい
て定電界１２ＭＶ／ｃｍのときの破壊に至るまでの時間
とミスオリエンテーションアングルの関係をプロットし
たものが図５である。図５からミスオリエンテーション
アングルが０．１°以下のＨ2アニールウェーハ、Ａｒ
アニールウェーハが破壊に至るまでの時間がミスオリエ
ンテーションアングル０．１°以上のものに比べて長い
ことが分る。
の表面にゲート酸化膜を１０ｎｍ成長させ、このゲート
酸化膜の上部に電極としてリン（Ｐ）ドープした多結晶
シリコンを４００ｎｍ付けたＭＯＳキャパシターを作成
した。面積０．１ｍｍ2 のキャパシター１２５個につい
て定電界１２ＭＶ／ｃｍのときの破壊に至るまでの時間
とミスオリエンテーションアングルの関係をプロットし
たものが図５である。図５からミスオリエンテーション
アングルが０．１°以下のＨ2アニールウェーハ、Ａｒ
アニールウェーハが破壊に至るまでの時間がミスオリエ
ンテーションアングル０．１°以上のものに比べて長い
ことが分る。
【００１８】上述の説明で理解されるように本発明によ
れば表面粗さが改善され、酸化膜の耐圧が改善される。
したがって、より具体的な半導体装置においてその効果
が発揮できる。たとえば以下に示すように本発明のシリ
コンウェーハを１６ＭｂＤＲＡＭに適用した場合の歩留
りの向上が得られる。１６ＭｂＤＲＡＭの代表的なゲー
ト長ｌを０．５μｍとすれば、シリコンウェーハ表面の
テラス幅Ｌは２×０．５μｍ＝１μｍ以上が要求され
る。シリコン（１００）面における一原子層厚は０．１
３５ｎｍであるから、これをステップ高さｈとすれば、
前述の（３）式よりミスオリエンテーションアングルα
は、 α＝ｔａｎ-1（０．１３５×１０-3／１．０） ＝０．００８ となる。すなわち、ミスオリエンテーションアングルα
を０．００８°に設定し、Ｈ2 アニールもしくはＡｒア
ニールを行なうと、ウェーハ全面に幅１．０μｍのテラ
スが発生するわけである。
れば表面粗さが改善され、酸化膜の耐圧が改善される。
したがって、より具体的な半導体装置においてその効果
が発揮できる。たとえば以下に示すように本発明のシリ
コンウェーハを１６ＭｂＤＲＡＭに適用した場合の歩留
りの向上が得られる。１６ＭｂＤＲＡＭの代表的なゲー
ト長ｌを０．５μｍとすれば、シリコンウェーハ表面の
テラス幅Ｌは２×０．５μｍ＝１μｍ以上が要求され
る。シリコン（１００）面における一原子層厚は０．１
３５ｎｍであるから、これをステップ高さｈとすれば、
前述の（３）式よりミスオリエンテーションアングルα
は、 α＝ｔａｎ-1（０．１３５×１０-3／１．０） ＝０．００８ となる。すなわち、ミスオリエンテーションアングルα
を０．００８°に設定し、Ｈ2 アニールもしくはＡｒア
ニールを行なうと、ウェーハ全面に幅１．０μｍのテラ
スが発生するわけである。
【００１９】この点を考慮し、ミスオリエンテーション
アングルαを０．００８°、テラス幅Ｌを１μｍとし
て、１２００℃、１時間の水素アニールを行った本発明
による１６ＭｂＤＲＡＭの製造歩留りと、従来技術の例
として、ミスオリエンテーションアングルα０．２°の
シリコンウェーハを１２００℃、１時間、水素アニール
を行ったウェーハ表面に１６ＭｂＤＲＡＭを製造した場
合の歩留りを比較したのが、以下に示す表１である。
アングルαを０．００８°、テラス幅Ｌを１μｍとし
て、１２００℃、１時間の水素アニールを行った本発明
による１６ＭｂＤＲＡＭの製造歩留りと、従来技術の例
として、ミスオリエンテーションアングルα０．２°の
シリコンウェーハを１２００℃、１時間、水素アニール
を行ったウェーハ表面に１６ＭｂＤＲＡＭを製造した場
合の歩留りを比較したのが、以下に示す表１である。
【００２０】
【表１】 表１は従来技術におけるウェーハと、本発明におけるウ
ェーハとを各４８枚ずつ用い、１６ＭｂＤＲＡＭを作製
した場合のウェーハレベルでの総合歩留り（％）の平均
値を示したもので、かっこ内は３σで表わした分散であ
る。表１の右欄には同時に１２５℃、６Ｖの条件にてペ
レット信頼性試験を行った結果も示している。
ェーハとを各４８枚ずつ用い、１６ＭｂＤＲＡＭを作製
した場合のウェーハレベルでの総合歩留り（％）の平均
値を示したもので、かっこ内は３σで表わした分散であ
る。表１の右欄には同時に１２５℃、６Ｖの条件にてペ
レット信頼性試験を行った結果も示している。
【００２１】表１に示すように、歩留りは約５％向上
し、またペレット信頼性試験においても不良品の発生は
全くないことがわかる。。これは、１６ＭｂＤＲＡＭを
構成するトランジスターのゲートに含まれるステップが
低減されたことにより、ゲート酸化膜の特性が向上した
ためと考えられる。
し、またペレット信頼性試験においても不良品の発生は
全くないことがわかる。。これは、１６ＭｂＤＲＡＭを
構成するトランジスターのゲートに含まれるステップが
低減されたことにより、ゲート酸化膜の特性が向上した
ためと考えられる。
【００２２】
【発明の効果】本発明により、Ｈ2 アニールウェーハ、
Ａｒアニールウェーハの表面平坦度が向上し、耐圧が良
くなり、製品の歩留りが向上する。
Ａｒアニールウェーハの表面平坦度が向上し、耐圧が良
くなり、製品の歩留りが向上する。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を説明するフロ
ーチャートである。
ーチャートである。
【図２】シリコンウェーハのミスオリエンテーションア
ングルとその表面粗さＲｍｓの関係を表わす図である。
ングルとその表面粗さＲｍｓの関係を表わす図である。
【図３】シリコンウェーハ表面のステップ−テラス構造
を表わす模式図である。
を表わす模式図である。
【図４】ミスオリエンテーションアングルと表面平坦性
（ヘイズレベル）の関係を表わす図である。
（ヘイズレベル）の関係を表わす図である。
【図５】ミスオリエンテーションアングルとＭＯＳキャ
パシターが破壊に至るまでの時間を表わす図である。
パシターが破壊に至るまでの時間を表わす図である。
【図６】シリコン（１００）面におけるミスオリエンテ
ーションアングルθ，φを説明するための参考図であ
る。
ーションアングルθ，φを説明するための参考図であ
る。
５ シリコン単結晶（１００）面基板ウェーハ
Claims (4)
- 【請求項１】 （１００）面からの傾斜角度α（以下ミ
スオリエンテーションアングルαと呼ぶ）を０．１°以
下に設定した半導体ウェーハを半導体デバイスの基板に
使用することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記半導体ウェーハを少なくともＨ2 ガ
ス、Ａｒガスのいずれかを含む雰囲気中で所定の温度、
所定の時間熱処理することを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】 前記所定の温度は１１００℃以上、前記
所定の時間は１時間以上であることを特徴とする請求項
２記載の半導体装置の製造方法。 - 【請求項４】 前記半導体デバイスに含まれるトランジ
スタのゲート長をｌμｍとした場合、前記ミスオリエン
テーションアングルαは、 α＜ｔａｎ-1（０．１３５×１０-3／２ｌ） なる関係を満足することを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12632895A JPH08321443A (ja) | 1995-05-25 | 1995-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12632895A JPH08321443A (ja) | 1995-05-25 | 1995-05-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321443A true JPH08321443A (ja) | 1996-12-03 |
Family
ID=14932475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12632895A Withdrawn JPH08321443A (ja) | 1995-05-25 | 1995-05-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321443A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002039496A1 (fr) * | 2000-11-09 | 2002-05-16 | Shin-Etsu Handotai Co., Ltd. | Procede de fabrication de plaquette recuite et plaquette recuite |
| JP2004152965A (ja) * | 2002-10-30 | 2004-05-27 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
| JP2004342976A (ja) * | 2003-05-19 | 2004-12-02 | Toshiba Ceramics Co Ltd | 半導体基板の製造方法 |
| US6953727B2 (en) | 2002-08-28 | 2005-10-11 | Fujitsu Limited | Manufacture method of semiconductor device with gate insulating films of different thickness |
| US7135420B2 (en) | 2003-03-25 | 2006-11-14 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
| JP2007266101A (ja) * | 2006-03-27 | 2007-10-11 | Sumco Corp | Ｓｉｍｏｘウェーハの製造方法 |
-
1995
- 1995-05-25 JP JP12632895A patent/JPH08321443A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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