JP2003297915A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ＳＴＩ形成後の酸化処理中にシリコン基板表
面に窒素化合物が生成されることを防ぎ、これによりト
ランジスタの信頼性を向上 【解決手段】 ＳＴＩを形成した後、図２［１］に示す
ように、希ガスとしてＡｒを含んだ酸化雰囲気中で、１
１００［℃］の酸化処理を行うことにより、シリコン基
板１１を２００〜３００［ｎｍ］酸化させるとともにト
レンチの角を丸める（図２［１］中のＡの部分）。図２
［２］は、図２［１］中のＡの拡大図である。その結
果、シリコン基板１１表面に犠牲酸化膜１６が形成され
るとともに、犠牲酸化膜１６下のシリコン基板１１表面
の欠陥や損傷が回復する。
面に窒素化合物が生成されることを防ぎ、これによりト
ランジスタの信頼性を向上 【解決手段】 ＳＴＩを形成した後、図２［１］に示す
ように、希ガスとしてＡｒを含んだ酸化雰囲気中で、１
１００［℃］の酸化処理を行うことにより、シリコン基
板１１を２００〜３００［ｎｍ］酸化させるとともにト
レンチの角を丸める（図２［１］中のＡの部分）。図２
［２］は、図２［１］中のＡの拡大図である。その結
果、シリコン基板１１表面に犠牲酸化膜１６が形成され
るとともに、犠牲酸化膜１６下のシリコン基板１１表面
の欠陥や損傷が回復する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＴＩ（Shallow
Trench Isoration）によって素子分離する工程を有す
る、半導体装置の製造方法に関する。
Trench Isoration）によって素子分離する工程を有す
る、半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化及び微細化
が進むに従い、素子を分離する絶縁膜の幅がますます狭
くなっている。そのため、ＬＯＣＯＳ（local oxidatio
n of silicon）などの素子分離方法では、所望の分離能
力が得られない。そこで、素子分離能力の高いＳＴＩが
用いられるようになってきた。図４及び図５に従来のＳ
ＴＩの形成方法を示す。
が進むに従い、素子を分離する絶縁膜の幅がますます狭
くなっている。そのため、ＬＯＣＯＳ（local oxidatio
n of silicon）などの素子分離方法では、所望の分離能
力が得られない。そこで、素子分離能力の高いＳＴＩが
用いられるようになってきた。図４及び図５に従来のＳ
ＴＩの形成方法を示す。
【０００３】まず、図４［１］に示すように、シリコン
基板２１上に、パッド酸化膜２２を５０〜２００［ｎ
ｍ］、シリコン窒化膜２３を１００〜３００［ｎｍ］、
順次成膜する。続いて、フォトリソグラフィ工程によ
り、所望の拡散層形成領域にフォトレジスト２４をパタ
ーニングする。続いて、フォトレジスト２４をマスクに
して、パッド酸化膜２２とシリコン窒化膜２３とをドラ
イエッチングする。続いて、フォトレジスト２４を除去
した後、ＳＴＩを形成するためにシリコン窒化膜２３を
マスクとして、シリコン基板２１を２００〜３５０［ｎ
ｍ］エッチングする。
基板２１上に、パッド酸化膜２２を５０〜２００［ｎ
ｍ］、シリコン窒化膜２３を１００〜３００［ｎｍ］、
順次成膜する。続いて、フォトリソグラフィ工程によ
り、所望の拡散層形成領域にフォトレジスト２４をパタ
ーニングする。続いて、フォトレジスト２４をマスクに
して、パッド酸化膜２２とシリコン窒化膜２３とをドラ
イエッチングする。続いて、フォトレジスト２４を除去
した後、ＳＴＩを形成するためにシリコン窒化膜２３を
マスクとして、シリコン基板２１を２００〜３５０［ｎ
ｍ］エッチングする。
【０００４】このエッチングによって形成したトレンチ
（溝）の側面及び底部を酸化処理により酸化（図示な
し）した後、図４［２］に示すように、絶縁酸化膜２５
を４５０〜６５０［ｎｍ］成膜することにより、トレン
チ内部を埋め込む。絶縁酸化膜２５には、ＵＳＧ（undo
ped silicate glass）膜やＨＤＰ（High Density Plazm
a）を用いたプラズマ酸化膜などを用いる。
（溝）の側面及び底部を酸化処理により酸化（図示な
し）した後、図４［２］に示すように、絶縁酸化膜２５
を４５０〜６５０［ｎｍ］成膜することにより、トレン
チ内部を埋め込む。絶縁酸化膜２５には、ＵＳＧ（undo
ped silicate glass）膜やＨＤＰ（High Density Plazm
a）を用いたプラズマ酸化膜などを用いる。
【０００５】続いて、シリコン窒化膜２３が露出するま
で絶縁酸化膜２５をＣＭＰ（chemical mechanical poli
shing）により研磨し、その後、シリコン窒化膜２３及
びパッド酸化膜２２をウェットエッチングにより除去す
ることにより、図４［３］に示すようなＳＴＩ（絶縁酸
化膜２５）を形成する。
で絶縁酸化膜２５をＣＭＰ（chemical mechanical poli
shing）により研磨し、その後、シリコン窒化膜２３及
びパッド酸化膜２２をウェットエッチングにより除去す
ることにより、図４［３］に示すようなＳＴＩ（絶縁酸
化膜２５）を形成する。
【０００６】このＳＴＩを形成した後、図５［１］に示
すように、窒素で希釈された酸化雰囲気中で、１１００
［℃］の酸化処理を行うことにより、シリコン基板２１
を２００〜３００［ｎｍ］酸化させるとともにトレンチ
の角を丸める。その結果、シリコン基板２１表面に犠牲
酸化膜２６が形成され、その下のシリコン基板２１表面
の欠陥や損傷が回復する。
すように、窒素で希釈された酸化雰囲気中で、１１００
［℃］の酸化処理を行うことにより、シリコン基板２１
を２００〜３００［ｎｍ］酸化させるとともにトレンチ
の角を丸める。その結果、シリコン基板２１表面に犠牲
酸化膜２６が形成され、その下のシリコン基板２１表面
の欠陥や損傷が回復する。
【０００７】この丸め処理を行った後、ウェル注入及び
チャネル注入を行い、図５［２］に示すように、ゲート
電極を形成するために、ゲート酸化膜２７を２〜１０
［ｎｍ］、ポリシリコン２８を１００〜２００［ｎ
ｍ］、順次成膜する。
チャネル注入を行い、図５［２］に示すように、ゲート
電極を形成するために、ゲート酸化膜２７を２〜１０
［ｎｍ］、ポリシリコン２８を１００〜２００［ｎ
ｍ］、順次成膜する。
【０００８】その後、図５［３］に示すように、フォト
リソグラフィ、ドライエッチング、ＬＤＤ注入、酸化膜
サイドウォール形成などの工程を順次経て、ゲート電極
２９を形成する。
リソグラフィ、ドライエッチング、ＬＤＤ注入、酸化膜
サイドウォール形成などの工程を順次経て、ゲート電極
２９を形成する。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
製造方法では、ＳＴＩ形成後の１０００［℃］以上の酸
化処理中に酸化雰囲気中の窒素が反応することにより、
シリコン基板２１表面（拡散層）に窒素化合物３０を発
生するので、シリコン基板２１表面が荒れるという問題
があった（図５）。その結果、荒れたシリコン基板２１
表面にゲート電極２９を形成することになるので、トラ
ンジスタの信頼性が劣化してしまう。
製造方法では、ＳＴＩ形成後の１０００［℃］以上の酸
化処理中に酸化雰囲気中の窒素が反応することにより、
シリコン基板２１表面（拡散層）に窒素化合物３０を発
生するので、シリコン基板２１表面が荒れるという問題
があった（図５）。その結果、荒れたシリコン基板２１
表面にゲート電極２９を形成することになるので、トラ
ンジスタの信頼性が劣化してしまう。
【００１０】
【発明の目的】そこで、本発明の目的は、ＳＴＩ形成後
の酸化処理中にシリコン基板表面に窒素化合物が生成さ
れることを防ぎ、これによりトランジスタの信頼性を向
上できる、半導体装置の製造方法を提供することにあ
る。
の酸化処理中にシリコン基板表面に窒素化合物が生成さ
れることを防ぎ、これによりトランジスタの信頼性を向
上できる、半導体装置の製造方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明に係る製造方法
は、シリコン基板上の一部にシリコン窒化膜を形成する
工程と、このシリコン窒化膜をマスクに用いてシリコン
基板をエッチングすることにより素子分離用の溝を形成
する工程と、この溝内及びシリコン窒化膜上に絶縁酸化
膜を形成する工程と、この絶縁酸化膜をシリコン基板に
水平にかつシリコン窒化膜に達するまで研磨する工程
と、この研磨されたシリコン窒化膜を除去する工程と、
この除去されたシリコン窒化膜下に現れたシリコン基板
表面を高温の酸化雰囲気中で酸化することによりシリコ
ン基板表面の欠陥又は損傷を回復させる工程とを備えて
いる。そして、酸化雰囲気が酸素又は水蒸気を希ガスで
希釈した混合ガスからなる、ことを特徴とする（請求項
１）。
は、シリコン基板上の一部にシリコン窒化膜を形成する
工程と、このシリコン窒化膜をマスクに用いてシリコン
基板をエッチングすることにより素子分離用の溝を形成
する工程と、この溝内及びシリコン窒化膜上に絶縁酸化
膜を形成する工程と、この絶縁酸化膜をシリコン基板に
水平にかつシリコン窒化膜に達するまで研磨する工程
と、この研磨されたシリコン窒化膜を除去する工程と、
この除去されたシリコン窒化膜下に現れたシリコン基板
表面を高温の酸化雰囲気中で酸化することによりシリコ
ン基板表面の欠陥又は損傷を回復させる工程とを備えて
いる。そして、酸化雰囲気が酸素又は水蒸気を希ガスで
希釈した混合ガスからなる、ことを特徴とする（請求項
１）。
【００１２】本発明に係る製造方法によれば、窒素を除
く不活性ガスすなわち希ガスで希釈された酸化雰囲気を
用いることにより、酸化処理中にシリコン基板表面に窒
素化合物が発生しないので、シリコン基板表面の荒れも
発生しない。
く不活性ガスすなわち希ガスで希釈された酸化雰囲気を
用いることにより、酸化処理中にシリコン基板表面に窒
素化合物が発生しないので、シリコン基板表面の荒れも
発生しない。
【００１３】希ガスは、ヘリウム、ネオン、アルゴン、
クリプトン、キセノン及びラドンの中から選ばれた一種
類のガス又は二種類以上の混合ガスである、としてもよ
い（請求項２）。「希ガス」とは、典型元素の中の１８
族に属する前述の六元素をいう。また、希ガスがアルゴ
ンである、としてもよい（請求項３）。アルゴンは、大
気中に比較的豊富に存在するので、安価で入手しやす
い。
クリプトン、キセノン及びラドンの中から選ばれた一種
類のガス又は二種類以上の混合ガスである、としてもよ
い（請求項２）。「希ガス」とは、典型元素の中の１８
族に属する前述の六元素をいう。また、希ガスがアルゴ
ンである、としてもよい（請求項３）。アルゴンは、大
気中に比較的豊富に存在するので、安価で入手しやす
い。
【００１４】シリコン基板とシリコン窒化膜との間に、
このシリコン窒化膜とともに除去されるパッド酸化膜を
設けた、としてもよい（請求項４）。
このシリコン窒化膜とともに除去されるパッド酸化膜を
設けた、としてもよい（請求項４）。
【００１５】シリコン基板表面を酸化雰囲気中で酸化す
る時の温度は、好ましくは９５０〜１２００、より好ま
しくは１０００〜１１５０［℃］、最も好ましくは１０
５０〜１１００［℃］である（請求項５乃至７）。温度
が低くなるほど、シリコン基板表面の欠陥や損傷が残
る。一方、温度が高くなるほど、シリコン基板表面のト
レンチの角が変形するので、トランジスタの特性が悪く
なる。これらのトレードオフの関係が、前述の数値限定
の理由である。
る時の温度は、好ましくは９５０〜１２００、より好ま
しくは１０００〜１１５０［℃］、最も好ましくは１０
５０〜１１００［℃］である（請求項５乃至７）。温度
が低くなるほど、シリコン基板表面の欠陥や損傷が残
る。一方、温度が高くなるほど、シリコン基板表面のト
レンチの角が変形するので、トランジスタの特性が悪く
なる。これらのトレードオフの関係が、前述の数値限定
の理由である。
【００１６】換言すると、本発明の特徴は、拡散層を形
成する過程において、パッド酸化膜除去後の犠牲酸化処
理を、希ガスを含んだ酸化雰囲気中で、例えば１０００
［℃］以上で行なうことにある。図１［１］に示すよう
に、シリコン基板上にパッド酸化膜及びシリコン窒化膜
を順次成膜し、フォトリソグラフィ工程によりパターニ
ングを行い、これらのパッド酸化膜及びシリコン窒化膜
をエッチングする。次に、図１［２］及び図１［３］に
示すように、パッド酸化膜及びシリコン窒化膜をマスク
にシリコン基板をエッチングし、絶縁酸化膜を埋め込
む。更に、ＣＭＰを用いて絶縁酸化膜を研磨することに
より、ＳＴＩ形成する。その後、図２［１］に示すよう
に、希ガスを含んだ酸化雰囲気中で、例えば１０００
［℃］以上の酸化処理を行なうことにより、シリコン基
板を酸化させるとともに図２［２］に示すようにトレン
チの角を丸める。本発明によれば、希ガスを含んだ酸化
雰囲気中で、例えば１０００［℃］以上の酸化処理を行
うことによって、拡散層表面を荒らすことなく犠牲酸化
を実施でき、同時にトレンチの角を丸めることによっ
て、トランジスタのオフリーク電流を抑制できるので、
半導体装置の信頼性を向上できる。
成する過程において、パッド酸化膜除去後の犠牲酸化処
理を、希ガスを含んだ酸化雰囲気中で、例えば１０００
［℃］以上で行なうことにある。図１［１］に示すよう
に、シリコン基板上にパッド酸化膜及びシリコン窒化膜
を順次成膜し、フォトリソグラフィ工程によりパターニ
ングを行い、これらのパッド酸化膜及びシリコン窒化膜
をエッチングする。次に、図１［２］及び図１［３］に
示すように、パッド酸化膜及びシリコン窒化膜をマスク
にシリコン基板をエッチングし、絶縁酸化膜を埋め込
む。更に、ＣＭＰを用いて絶縁酸化膜を研磨することに
より、ＳＴＩ形成する。その後、図２［１］に示すよう
に、希ガスを含んだ酸化雰囲気中で、例えば１０００
［℃］以上の酸化処理を行なうことにより、シリコン基
板を酸化させるとともに図２［２］に示すようにトレン
チの角を丸める。本発明によれば、希ガスを含んだ酸化
雰囲気中で、例えば１０００［℃］以上の酸化処理を行
うことによって、拡散層表面を荒らすことなく犠牲酸化
を実施でき、同時にトレンチの角を丸めることによっ
て、トランジスタのオフリーク電流を抑制できるので、
半導体装置の信頼性を向上できる。
【００１７】
【発明の実施の形態】図１及び図２は、本発明に係る製
造方法の各工程を示す断面図である。以下、これらの図
面に基づき説明する。
造方法の各工程を示す断面図である。以下、これらの図
面に基づき説明する。
【００１８】まず、図１［１］に示すように、シリコン
基板１１上に、パッド酸化膜１２を５０〜２００［ｎ
ｍ］、シリコン窒化膜１３を１００〜３００［ｎｍ］、
順次成膜する。続いて、フォトリソグラフィ工程によ
り、所望の拡散層形成領域にフォトレジスト１４をパタ
ーニングする。続いて、フォトレジスト１４をマスクに
して、パッド酸化膜１２とシリコン窒化膜１３とをドラ
イエッチングする。続いて、フォトレジスト１４を除去
した後、ＳＴＩを形成するためにシリコン窒化膜１３を
マスクとして、シリコン基板１１を２００〜３５０［ｎ
ｍ］エッチングする。
基板１１上に、パッド酸化膜１２を５０〜２００［ｎ
ｍ］、シリコン窒化膜１３を１００〜３００［ｎｍ］、
順次成膜する。続いて、フォトリソグラフィ工程によ
り、所望の拡散層形成領域にフォトレジスト１４をパタ
ーニングする。続いて、フォトレジスト１４をマスクに
して、パッド酸化膜１２とシリコン窒化膜１３とをドラ
イエッチングする。続いて、フォトレジスト１４を除去
した後、ＳＴＩを形成するためにシリコン窒化膜１３を
マスクとして、シリコン基板１１を２００〜３５０［ｎ
ｍ］エッチングする。
【００１９】このエッチングによって形成したトレンチ
（溝）の側面及び底部を酸化処理により酸化（図示な
し）した後、図１［２］に示すように、絶縁酸化膜１５
を４５０〜６５０［ｎｍ］成膜することにより、トレン
チ内部を埋め込む。絶縁酸化膜１５には、ＵＳＧ（undo
ped silicate glass）膜やＨＤＰ（High Density Plazm
a）を用いたプラズマ酸化膜などを用いる。
（溝）の側面及び底部を酸化処理により酸化（図示な
し）した後、図１［２］に示すように、絶縁酸化膜１５
を４５０〜６５０［ｎｍ］成膜することにより、トレン
チ内部を埋め込む。絶縁酸化膜１５には、ＵＳＧ（undo
ped silicate glass）膜やＨＤＰ（High Density Plazm
a）を用いたプラズマ酸化膜などを用いる。
【００２０】続いて、シリコン窒化膜１３が露出するま
で絶縁酸化膜１５をＣＭＰ（chemical mechanical poli
shing）により研磨し、その後、シリコン窒化膜１３及
びパッド酸化膜１２をウェットエッチングにより除去す
ることにより、図１［３］に示すようなＳＴＩ（絶縁酸
化膜１５）を形成する。
で絶縁酸化膜１５をＣＭＰ（chemical mechanical poli
shing）により研磨し、その後、シリコン窒化膜１３及
びパッド酸化膜１２をウェットエッチングにより除去す
ることにより、図１［３］に示すようなＳＴＩ（絶縁酸
化膜１５）を形成する。
【００２１】ＳＴＩを形成した後、図２［１］に示すよ
うに、希ガスとしてＡｒを含んだ酸化雰囲気中で、１１
００［℃］の酸化処理を行うことにより、シリコン基板
１１を２００〜３００［ｎｍ］酸化させるとともにトレ
ンチの角を丸める（図２［１］中のＡの部分）。図２
［２］は、図２［１］中のＡの拡大図である。その結
果、シリコン基板１１表面に犠牲酸化膜１６が形成さ
れ、その下のシリコン基板１１表面の欠陥や損傷が回復
する。
うに、希ガスとしてＡｒを含んだ酸化雰囲気中で、１１
００［℃］の酸化処理を行うことにより、シリコン基板
１１を２００〜３００［ｎｍ］酸化させるとともにトレ
ンチの角を丸める（図２［１］中のＡの部分）。図２
［２］は、図２［１］中のＡの拡大図である。その結
果、シリコン基板１１表面に犠牲酸化膜１６が形成さ
れ、その下のシリコン基板１１表面の欠陥や損傷が回復
する。
【００２２】また、図示しない箇所において、トレンチ
の角の上にもゲート酸化膜及びゲート電極が形成され
る。そのため、トレンチの角が尖っていると、その上の
ゲート酸化膜が薄くなる。したがって、そこに電界が集
中して、トランジスタのオフリーク電流が増加する。そ
こで、トレンチの角を丸めることによって、トレンチの
角における電界集中を防ぎ、これによりトランジスタの
オフリーク電流を抑制する。
の角の上にもゲート酸化膜及びゲート電極が形成され
る。そのため、トレンチの角が尖っていると、その上の
ゲート酸化膜が薄くなる。したがって、そこに電界が集
中して、トランジスタのオフリーク電流が増加する。そ
こで、トレンチの角を丸めることによって、トレンチの
角における電界集中を防ぎ、これによりトランジスタの
オフリーク電流を抑制する。
【００２３】この丸め処理を行った後、ウェル注入及び
チャネル注入を行い、図３［１］に示すように、ゲート
電極を形成するために、ゲート酸化膜１７を２〜１０
［ｎｍ］、ポリシリコン１８を１００〜２００［ｎ
ｍ］、順次成膜する。
チャネル注入を行い、図３［１］に示すように、ゲート
電極を形成するために、ゲート酸化膜１７を２〜１０
［ｎｍ］、ポリシリコン１８を１００〜２００［ｎ
ｍ］、順次成膜する。
【００２４】その後、図３［２］に示すように、フォト
リソグラフィ、ドライエッチング、ＬＤＤ注入、酸化膜
サイドウォール形成などの工程を順次経て、ゲート電極
１９を形成する。
リソグラフィ、ドライエッチング、ＬＤＤ注入、酸化膜
サイドウォール形成などの工程を順次経て、ゲート電極
１９を形成する。
【００２５】
【発明の効果】本発明に係る製造方法によれば、ＳＴＩ
形成後の酸化処理工程において、窒素を除く不活性ガス
すなわち希ガスで希釈された酸化雰囲気を用いることに
より、酸化処理中にシリコン基板表面に窒素化合物が発
生しないので、シリコン基板表面の荒れを防止できる。
したがって、シリコン基板表面に良質のゲート酸化膜を
形成できるので、トランジスタの信頼性を向上できる。
形成後の酸化処理工程において、窒素を除く不活性ガス
すなわち希ガスで希釈された酸化雰囲気を用いることに
より、酸化処理中にシリコン基板表面に窒素化合物が発
生しないので、シリコン基板表面の荒れを防止できる。
したがって、シリコン基板表面に良質のゲート酸化膜を
形成できるので、トランジスタの信頼性を向上できる。
【００２６】換言すると、パッド酸化膜除去後にＡｒな
どの希ガスを含んだ酸化雰囲気中で、例えば１０００
［℃］以上の酸化処理を行うことによって、それまでの
プロセス中に発生した、シリコン基板表面の欠陥や損傷
を十分回復できるとともに、トレンチの角を丸めること
によって、トレンチの角における電界集中による、ゲー
ト酸化膜へのダメージを軽減できる。
どの希ガスを含んだ酸化雰囲気中で、例えば１０００
［℃］以上の酸化処理を行うことによって、それまでの
プロセス中に発生した、シリコン基板表面の欠陥や損傷
を十分回復できるとともに、トレンチの角を丸めること
によって、トレンチの角における電界集中による、ゲー
ト酸化膜へのダメージを軽減できる。
【図１】本発明に係る製造方法の一実施形態を示す断面
図（その１）であり、図１［１］〜図１［３］の順に工
程が進行する。
図（その１）であり、図１［１］〜図１［３］の順に工
程が進行する。
【図２】本発明に係る製造方法の一実施形態を示す断面
図（その２）であり、図２［１］中のＡを拡大したもの
が図２［２］である。
図（その２）であり、図２［１］中のＡを拡大したもの
が図２［２］である。
【図３】本発明に係る製造方法の一実施形態を示す断面
図（その３）であり、図３［１］〜図３［２］の順に工
程が進行する。
図（その３）であり、図３［１］〜図３［２］の順に工
程が進行する。
【図４】従来の製造方法を示す断面図（その１）であ
り、図４［１］〜図４［３］の順に工程が進行する。
り、図４［１］〜図４［３］の順に工程が進行する。
【図５】従来の製造方法を示す断面図（その２）であ
り、図５［１］〜図５［３］の順に工程が進行する。
り、図５［１］〜図５［３］の順に工程が進行する。
１１ シリコン基板
１２ パッド酸化膜
１３ シリコン窒化膜
１４ フォトレジスト
１５ 絶縁酸化膜
１６ 犠牲酸化膜
１７ ゲート酸化膜
１８ ゲートポリシリコン
１９ ゲート電極
Claims (7)
- 【請求項１】 シリコン基板上の一部にシリコン窒化膜
を形成する工程と、このシリコン窒化膜をマスクに用い
て前記シリコン基板をエッチングすることにより素子分
離用の溝を形成する工程と、この溝内及び前記シリコン
窒化膜上に絶縁酸化膜を形成する工程と、この絶縁酸化
膜を前記シリコン基板に水平にかつ前記シリコン窒化膜
に達するまで研磨する工程と、この研磨されたシリコン
窒化膜を除去する工程と、この除去されたシリコン窒化
膜下に現れた前記シリコン基板表面を高温の酸化雰囲気
中で酸化することにより当該シリコン基板表面の欠陥又
は損傷を回復させる工程とを備えた、半導体装置の製造
方法において、 前記酸化雰囲気が酸素又は水蒸気を希ガスで希釈した混
合ガスからなる、 ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記希ガスは、ヘリウム、ネオン、アル
ゴン、クリプトン、キセノン及びラドンの中から選ばれ
た一種類のガス又は二種類以上の混合ガスである、 請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記希ガスがアルゴンである、 請求項２記載の半導体装置の製造方法。
- 【請求項４】 前記シリコン基板と前記シリコン窒化膜
との間に、当該シリコン窒化膜とともに除去されるパッ
ド酸化膜を設けた、 請求項１乃至３のいずれかに記載の半導体装置の製造方
法。 - 【請求項５】 前記シリコン基板表面を前記酸化雰囲気
中で酸化する時の温度が９５０〜１２００［℃］であ
る、 請求項１乃至４のいずれかに記載の半導体装置の製造方
法。 - 【請求項６】 前記シリコン基板表面を前記酸化雰囲気
中で酸化する時の温度が１０００〜１１５０［℃］であ
る、 請求項１乃至４のいずれかに記載の半導体装置の製造方
法。 - 【請求項７】 前記シリコン基板表面を前記酸化雰囲気
中で酸化する時の温度が１０５０〜１１００［℃］であ
る、 請求項１乃至４のいずれかに記載の半導体装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002103813A JP2003297915A (ja) | 2002-04-05 | 2002-04-05 | 半導体装置の製造方法 |
| TW092106487A TW200305971A (en) | 2002-04-05 | 2003-03-24 | Method for manufacturing semiconductor device using shallow trench isolation process |
| US10/401,969 US20030190773A1 (en) | 2002-04-05 | 2003-03-31 | Method for manufacturing semiconductor device using shallow trench isolation process |
| KR10-2003-0020974A KR20030079775A (ko) | 2002-04-05 | 2003-04-03 | 쉘로우 트렌치 분리 공정을 이용한 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002103813A JP2003297915A (ja) | 2002-04-05 | 2002-04-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003297915A true JP2003297915A (ja) | 2003-10-17 |
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ID=28672258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002103813A Withdrawn JP2003297915A (ja) | 2002-04-05 | 2002-04-05 | 半導体装置の製造方法 |
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|---|---|
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| JP (1) | JP2003297915A (ja) |
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| TW (1) | TW200305971A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100969000B1 (ko) * | 2008-12-05 | 2010-07-09 | 현대자동차주식회사 | 브레이크 부우스터 장착구조 |
Family Cites Families (6)
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| US6002160A (en) * | 1997-12-12 | 1999-12-14 | Advanced Micro Devices, Inc. | Semiconductor isolation process to minimize weak oxide problems |
| US6165854A (en) * | 1998-05-04 | 2000-12-26 | Texas Instruments - Acer Incorporated | Method to form shallow trench isolation with an oxynitride buffer layer |
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| US5989978A (en) * | 1998-07-16 | 1999-11-23 | Chartered Semiconductor Manufacturing, Ltd. | Shallow trench isolation of MOSFETS with reduced corner parasitic currents |
| US6245639B1 (en) * | 1999-02-08 | 2001-06-12 | Taiwan Semiconductor Manufacturing Company | Method to reduce a reverse narrow channel effect for MOSFET devices |
| KR100319620B1 (ko) * | 1999-05-10 | 2002-01-05 | 김영환 | 반도체 소자의 격리구조 및 그 제조방법 |
-
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- 2002-04-05 JP JP2002103813A patent/JP2003297915A/ja not_active Withdrawn
-
2003
- 2003-03-24 TW TW092106487A patent/TW200305971A/zh unknown
- 2003-03-31 US US10/401,969 patent/US20030190773A1/en not_active Abandoned
- 2003-04-03 KR KR10-2003-0020974A patent/KR20030079775A/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100969000B1 (ko) * | 2008-12-05 | 2010-07-09 | 현대자동차주식회사 | 브레이크 부우스터 장착구조 |
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| Publication number | Publication date |
|---|---|
| TW200305971A (en) | 2003-11-01 |
| US20030190773A1 (en) | 2003-10-09 |
| KR20030079775A (ko) | 2003-10-10 |
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Legal Events
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