JP2001044292A

JP2001044292A - 半導体装置の製造方法および半導体装置

Info

Publication number: JP2001044292A
Application number: JP11211735A
Authority: JP
Inventors: Atsushi Hiraiwa; 篤平岩; Norio Suzuki; 範夫鈴木; Takayuki Kanda; 隆行神田; Masao Kawamura; 雅雄川村; Satoru Sakai; 哲酒井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-07-27
Filing date: 1999-07-27
Publication date: 2001-02-16

Abstract

(57)【要約】【課題】厚さが異なる２種以上のゲート絶縁膜を半導
体基板上に設けている半導体装置において、そのゲート
絶縁膜中の欠陥を低減する。【解決手段】ＣＯＰ、転位および酸化誘起積層欠陥領
域が素子特性から見て無いものとされる半導体基板１ｓ
上に、厚さの異なるゲート絶縁膜１６ｉ１、１６ｉ２を
形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法および半導体装置技術に関し、特に、設計上の厚さ
が異なる２種以上のゲート絶縁膜を半導体基板に設けて
いる半導体装置の製造方法および半導体装置に適用して
有効な技術に関するものである。

【０００２】

【従来の技術】大規模集積回路（ＬＳＩ；Large Scale
Integrated Circuit）を構成するＭＩＳ（Metal Insula
tor Semiconductor ）トランジスタのうち入出力回路を
構成するものには外部からの供給電源および入出力の規
格で決まる電圧が付加される一方で、内部回路を構成す
るものにはその性能を最適化するために異なる電圧を付
加する必要が生じている。例えば記憶保持動作が必要な
随時書き込み読み出し型記憶装置（ＤＲＡＭ；Dynamic
Random Access Memory）においてはデータ保持時間を長
くするためにメモリセル内のＭＩＳトランジスタには周
辺回路よりも高い電圧を付加する方が有利である。他
方、マイコン・ロジックＬＳＩにおいては消費電力の低
減を図るために、内部回路のＭＩＳトランジスタに加え
る電圧を入力電圧よりも低く設定する必要がある。

【０００３】ところで、ＭＩＳトランジスタのゲート絶
縁破壊を防止するためにはゲート絶縁膜に加わる電界強
度を４MV/cm 程度に留めておく必要があるので、半導体
基板上にゲート絶縁膜を１種類しか形成しない場合（以
下、１種ゲート絶縁膜プロセスと称する）にはその厚さ
を高電圧部に要求される値に合わせて設計することにな
る。この場合、低電圧部においては電界強度が低下する
のでトランジスタの駆動能力が低下し、その結果、ＬＳ
Ｉの処理速度が低下するという問題が生ずる。これを防
止するためには、高電圧部のゲート絶縁膜は相対的に厚
くしたまま、低電圧部のゲート絶縁膜を相対的に薄くす
る必要がある。すなわち、半導体基板上に設計上の厚さ
が異なる２種以上のゲート絶縁膜を形成する必要があ
る。このような必要性に応えるために膜厚の異なるゲー
ト絶縁膜を２種類作り分ける製造プロセス（以下、２種
ゲート絶縁膜プロセスと称する）がＬＳＩに、特に、論
理ＬＳＩに採用され始めている。

【０００４】このような２種ゲート絶縁膜プロセス技術
については、例えば特開平２−０９６３７８号公報（第
１の文献）または特開平２−１５３７４号公報（第２の
文献）に記載がある。上記第１の文献には、低電圧用の
ＭＩＳトランジスタのゲート絶縁膜を高電圧用のＭＩＳ
トランジスタのゲート絶縁膜よりも薄くし、かつ、ゲー
ト電極を低電圧用と高電圧用とで同一層で形成する技術
が開示されており、上記第２の文献には、第１のゲート
酸化を行い、仕上がり膜厚を大きくする部分以外のゲー
ト絶縁膜を除去した後に第２のゲート酸化を行うことに
より膜厚の異なるゲート絶縁膜を有するＭＩＳトランジ
スタを形成する技術が開示されている。以下、本発明者
が検討した２種ゲート絶縁膜プロセス技術の一例を詳細
に説明する。

【０００５】まず、チョクラルスキー（以下、ＣＺと称
す）法で引き上げられた半導体基板（以下，ＣＺ基板と
もいう）上に、素子分離膜、ウエルおよび犠牲酸化膜を
それぞれ形成し、しきい値電圧調整用のイオン打ち込み
を１種ゲート絶縁膜プロセスと同様に行った後、第１の
ゲート絶縁膜を形成する。続いて、ゲート絶縁膜の仕上
がり膜厚を大きくする領域上に選択的にエッチングマス
クを形成した後、その絶縁膜をエッチングする作用のあ
る溶液を用いて同マスクに被覆されていない領域のゲー
ト絶縁膜を除去する。その後、そのエッチングマスクの
除去と洗浄とを行なった後に第２のゲート酸化を行う。
その際、上記マスクに被覆されていた領域においては第
１のゲート酸化による絶縁膜が残存したまま更にゲート
酸化が行われるので、マスクに被覆されていなかった領
域よりも厚いゲート絶縁膜が形成される。その後は、１
種ゲート絶縁膜プロセスと同様な工程を経て半導体装置
を完成する。なお、以下においては、従来方法であるか
本発明であるかを問わず、ゲート絶縁膜の厚さを２種類
作り分ける一連の工程を２種ゲート絶縁膜プロセスと称
することにする。

【０００６】

【発明が解決しようとする課題】ところが、上記した２
種ゲート絶縁膜プロセス技術においては、以下の課題が
あることを本発明者は見出した。すなわち、上記第１、
第２の文献の技術においては、ＣＺ基板を用いているの
で、第１の酸化工程で形成した第１のゲート絶縁膜（相
対的に厚くするゲート絶縁膜）にＣＺ法に特有な結晶欠
陥に起因する欠陥が形成されており、その欠陥の多くは
一般的に実用上問題のない軽度の欠陥であるが、その後
の２種ゲート絶縁膜プロセスにおいて必要な洗浄工程を
経ると絶縁破壊をもたらす重度の欠陥へと変質してしま
う結果、その後の第２の酸化工程を経て形成された厚い
ゲート絶縁膜に絶縁破壊不良が生じるという問題があ
る。

【０００７】上述のようにゲート絶縁膜の仕上がり膜厚
を大きくする領域上に選択的にエッチングマスクを形成
した後、そのマスクに被覆されていない領域のゲート絶
縁膜をエッチング除去する場合、そのエッチングマスク
の形成処理および同エッチングマスクを除去する処理に
より半導体ウエハに汚染物が付着する。同汚染物を十分
に除去しないまま第２のゲート酸化処理を行うと、レジ
ストに被覆されていた領域はもとより、被覆されていな
かった領域においてもゲート絶縁膜中に欠陥が形成され
るという問題が生ずる。また、酸化炉等に汚染が蓄積し
ていくという問題もある。そこで、２種ゲート絶縁膜プ
ロセスでは、第２のゲート酸化処理工程前の洗浄処理に
おいて汚染を十分に除去することが重要であり、その洗
浄処理時に第１の酸化工程で形成したゲート絶縁膜を多
少なりともエッチング除去する、いわゆるリフトオフ作
用により汚染物を除去している。しかしながら、上記技
術では、ＣＺ基板を用いているので、ＣＺ法に特有な結
晶欠陥に起因した欠陥が第１のゲート絶縁膜中に形成さ
れている。その欠陥の多くは一般的に実用上問題のない
軽度の欠陥であるが、上記洗浄工程を経ると、その洗浄
工程時におけるエッチング作用により絶縁破壊をもたら
す重度の欠陥へと変質してしまう。このため、その洗浄
工程後の第２の酸化工程を経て形成された厚いゲート酸
化膜に絶縁破壊不良が発生する。本問題については、例
えばテクニルダイジェスト・オブ・アイイーディーエム
１９８５、第３７２頁〜第３７５頁に詳細に説明されて
いる。このような問題を解決する技術として、半導体ウ
エハの表面に薄いエピタキシャル層を形成する、いわゆ
るエピタキシャルウエハと称する半導体基板を用いる技
術があるが、エピタキシャルウエハは、ＣＺ基板と比較
して価格が約1.５倍と高価である。

【０００８】そこで、本発明の目的は、厚さが異なる２
種以上のゲート絶縁膜を半導体基板上に設けている半導
体装置において、そのゲート絶縁膜中の欠陥を低減する
ことのできる技術を提供することにある。

【０００９】また、本発明の他の目的は、厚さが異なる
２種以上のゲート絶縁膜を半導体基板上に設けている半
導体装置の歩留まりおよび信頼性を向上させることので
きる技術を提供することにある。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１１】すなわち、本発明は、ＣＯＰ、転位および
酸化誘起積層欠陥領域が素子特性から見て無いものとさ
れる半導体基板上に、厚さの異なるゲート絶縁膜を形成
する工程を有するものである。

【００１２】また、本発明は、ＣＯＰ、転位および酸化
誘起積層欠陥領域が素子特性から見て無いものとされる
半導体基板上に形成された厚さの異なるゲート絶縁膜を
有する複数の電界効果トランジスタを設けたものであ
る。

【００１３】また、本発明は、前記ＣＯＰが１立方セン
チメートルあたり１０⁵個以下で存在するものである。

【００１４】さらに、本発明は、前記半導体基板に汚染
元素を捕縛するゲッタリング能力を付加したものであ
る。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００１６】また、本明細書中において、「ＣＯＰも、
リング状のＯＳＦ領域も、また転位ループもない」と
は、ＣＯＰ、ＯＳＦ領域または転位ループが全く存在し
ない場合の他、それらの少なくとも１つが存在したとし
ても半導体基板に形成される素子の特性上から見た場合
には特に許容されないものではなく悪影響が及ぼされな
い程度に存在する場合も含むものとする。

【００１７】また、本実施の形態においては、ｐチャネ
ル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor
Field Effect Transistor ）をｐＭＩＳと略し、ｎチャ
ネル型のＭＩＳＦＥＴをｎＭＩＳと略す。

【００１８】（実施の形態１）まず、本発明の技術思想
を説明する前に、本発明者が検討した技術の一例および
本発明で用いる半導体基板について説明する。

【００１９】前記したようにエピタキシャルウエハを用
いることは、２種ゲート絶縁膜プロセスにおいて厚膜側
のゲート絶縁膜の信頼性を確保する上で優れている。し
かし、エピタキシャルウエハは、ＣＺ基板と比較して高
価であり、その低減が課題となっている。一方、ＣＺ基
板は、一般的にエピタキシャルウエハよりも低価なの
で、これを用いれば半導体装置の製造コストを低減させ
ることができる。しかし、問題はゲート絶縁膜の信頼性
を如何にして確保するかである。ＣＺ基板にはＣＯＰ
（Crystal Originated Particle ）と呼ばれる空孔集合
体からなる結晶欠陥が多数存在しており、これがゲート
絶縁膜および素子分離の不良をもたらす。本発明者がこ
のＣＺ基板をＯＳＤＡ（Optical Shallow Defect Analy
zer ）と称する結晶欠陥計測装置を用いて観測した結果
を図１３（ａ），（ｂ）に示す。なお、上記ＯＳＤＡに
ついては、例えばエクステンデッド・アブストラクト・
オブ・エスエスディーエム１９９６，第１５１頁〜第１
５３頁に詳細に説明されている。同図（ａ）は観測波長
８１０nm、トリガレベル４０００）の場合であり、
（ｂ）は観測波長５３２nm、トリガレベル６００の場合
の測定結果である。ＣＺ基板（半導体ウエハ）５０の主
面に微細な黒い点（例えばＣＯＰまたは欠陥）が高密度
に存在することが分かる。格子は半導体チップまたは不
良発生率測定用のキャパシタを示す（以下、半導体ウエ
ハの測定結果を示す平面図において同じ）。したがっ
て、ＣＺ基板のＣＯＰを低減することができればこれら
不良も減少することが期待できる。このため、結晶メー
カー各社は様々な方法によりＣＯＰを減らした半導体ウ
エハを開発している。これらは、例えば以下の３つのグ
ループに大別される。（１）格子間シリコンが過剰な状
態でありＣＯＰは少ないが転位が存在する。（２）半導
体ウエハの中央部においては空孔が過剰な状態でありＣ
ＯＰが若干存在するもののそれ以外の欠陥は少ない。し
かし、酸化誘起積層欠陥（ＯＳＦ：Oxidation induced
Stacking Fault）がリング状に発生するＯＳＦ領域が存
在する。（３）半導体ウエハの全面で空孔が過剰な状態
で存在し、密度は低いが寸法の大きなＣＯＰが存在す
る。

【００２０】これまでの検討結果によると、上記（１）
は特に接合不良が増加するため実用化が困難であること
が判明した。

【００２１】他方、１種ゲート酸化膜プロセスおいてゲ
ート絶縁膜の特性について検討がなされ、上記（２）、
（３）のいずれを用いた場合にもエピタキシャルウエハ
と同等程度の信頼性を確保できることが確認されてい
る。本発明者が（２）のＣＺ基板の結晶欠陥を上記ＯＳ
ＤＡを用いて観測した結果および２種ゲート酸化膜の厚
膜部における欠陥発生率の測定結果を図１４（ａ），
（ｂ）に示す。同図（ａ）に示すように、ＣＺ基板（半
導体ウエハ）５１の主面中央に微細な黒い点（例えばＣ
ＯＰまたは欠陥）が高密度に存在することが分かる。こ
のように、本発明者らは２種ゲート絶縁膜プロセスに対
してもこれら結晶の採用により信頼性を維持しながら製
造原価の低減を図れないか検討したが、上記（１）〜
（３）のＣＺ基板を用いてもゲート絶縁膜の欠陥は通常
のＣＺ基板と同等であり、逆に増加する場合もあること
が判明した。

【００２２】ところで、近年、上記（１）〜（３）以外
に、（４）ＣＯＰも、リング状のＯＳＦ領域も、また転
位ループもない半導体基板が開発された。同技術は、例
えば１９９８年春季第４５回応用物理学関係連合講演会
予稿集の講演番号３０ａ−ＹＡ−１の欄または特開平８
−３３０３１６号公報に開示されている。また、本発明
者がこの（４）のＣＺ基板をＯＳＤＡを用いて観測した
結果を図１５（ａ），（ｂ）に示す。同図（ａ）は観測
波長８１０nm、トリガレベル４０００）の場合であり、
（ｂ）は観測波長５３２nm、トリガレベル６００の場合
の測定結果である。ＣＺ基板（半導体ウエハ）１の主面
にも微細な黒い点（例えばＣＯＰまたは欠陥）は存在す
るが、上記（１）〜（３）のＣＺ基板に比べると大幅に
少ないことが分かる。本実施の形態１で用いる（４）の
ＣＺ基板においては、ＣＯＰが１０⁵個／ｃｍ３以下の
ものを使用した。これは、以下のようにして導き出した
ものである。酸化膜欠陥の目標管理指標としては経験的
に１ｃｍ^-2程度が妥当である。熱酸化時に結晶欠陥の少
なくとも一部が基板表面に現れると酸化膜欠陥もしくは
同欠陥の前駆体が形成される。ＣＯＰの直径は０．１μ
ｍ程度なのでＳｉ基板の厚さ０．１μｍ程度の表面領域
にあるＣＯＰが問題となる。同領域内のＣＯＰの面密度
を上記１ｃｍ^-2以下にするためにはＣＯＰの体積密度を
１０^-5ｃｍ^-3程度以下にすることが必要である。

【００２３】そこで、上記（４）のＣＺ基板を用いて２
種ゲート絶縁膜プロセスへの適用可能性について検討し
たところ、ゲート絶縁膜の欠陥がエピタキシャルウエハ
を用いた場合とほぼ同等に少ないことを見出した。上記
（４）のＣＺ基板を１種ゲート絶縁膜プロセスに適用し
た場合、ゲート絶縁膜の信頼性は、上記（２）および
（３）のＣＺ基板を用いた場合と同等の結果が得られ、
あえて上記（４）のＣＺ基板を使用する必要性の無いこ
とを確認した。これら結果を整理し、ゲート絶縁膜の欠
陥密度の少ない順に列記すると次の通りである。すなわ
ち、１種ゲート絶縁膜プロセスの場合には、エピタキシ
ャルウエハ≒（２）≒（３）≒（４）＜通常のＣＺ基板
である。一方、２種ゲート絶縁膜プロセスの場合には、
エピタキシャルウエハ≒（４）＜通常のＣＺ基板≒
（３）＜（２）である。なお、上記（１）の基板につい
ては接合不良が発生するので検討の対象外とした。

【００２４】このような結果、特に、１種ゲート絶縁膜
プロセスと２種ゲート絶縁膜プロセスとで結果が異なる
機構について説明する。２種ゲート絶縁膜プロセスにお
いては、１回目の熱酸化の後に選択的にフォトレジスト
膜を形成し、露光した熱酸化膜をエッチングにより除去
し、さらに上記フォトマスクを除去した後、２回目の熱
酸化処理を行うことにより薄膜部と厚膜部とのゲート絶
縁膜を作り分けている。その際、上記フォトレジストマ
スクに被覆された領域が厚膜部となり、それ以外の領域
が薄膜部となる。このようなプロセスによりゲート絶縁
膜を形成すると特に厚膜部のゲート絶縁膜の絶縁信頼性
が問題となり易い。本発明者らが鋭意検討した結果、そ
の主な原因が以下の点にあることが明らかになった。す
なわち、上記した２回目の熱酸化処理の前に洗浄を行っ
ている。その際、１回目の熱酸化により形成されたゲー
ト絶縁膜の一部がエッチングされるが、そのゲート絶縁
膜中の構造欠陥が特にエッチングされ易く欠陥の程度が
重くなると考えられる。本発明者らはこのようにして劣
化した欠陥は２回目の熱酸化によっても十分には修復さ
れないことも確認した。他方、１種ゲート絶縁膜プロセ
スにおいては上記した洗浄工程がないのでゲート絶縁膜
中に構造欠陥が形成されていたとしてもそれ以上劣化す
ることがないので絶縁信頼性が問題となり難いものと思
われる。上記したゲート絶縁膜中の構造欠陥の多くはシ
リコン基板中の何らかの結晶欠陥に起因しているので、
上記（２）および（３）のようにシリコン基板中の結晶
欠陥が少なく、ゲート絶縁膜への影響が軽微であるＣＺ
基板を用いた場合、１種ゲート絶縁膜プロセスではゲー
ト絶縁膜の信頼性に問題が生じないが、２種ゲート絶縁
膜プロセスでは信頼性が劣化することになる。なお、上
記したＯＳＦ領域はゲート絶縁膜への影響が軽微である
結晶欠陥の存在する領域と考えることができる。

【００２５】このようなＣＺ基板の具体的な説明につい
ては、例えば上記した特開平８−３３０３１６号公報に
開示されている。すなわち、次の通りである。

【００２６】一般に、単結晶内の温度分布はＣＺ炉内の
構造に依存しており、引き上げ速度が変化しても、その
分布は大きくは変わらない。そのため、同じ構造を有す
る結晶成長装置により、引き上げ速度を変化させて単結
晶を育成すると、図１６に示すような引き上げ速度と欠
陥発生分布との関係が見られる。結晶成長装置が異なる
とこの関係は若干変化するが、その傾向までは変化しな
い。

【００２７】引き上げ速度が0.８〜0.６mm／min の中速
育成の場合には、同図（ａ）に示すように、シリコン単
結晶ウエハの半径の１／２付近にＯＳＦリングが発生す
る（これは上記（２）のＣＺ基板に含まれる）。リング
の外側と内側とでは物性が異なり、ＯＳＦリングより外
側の領域では、ゲート酸化膜の耐性特性は良好である。
しかし、リングより内側の領域では、いくつかの種類の
Grown-in欠陥が存在するため、その耐性特性は良好では
ない。なかでも結晶育成中に形成されas-grown状態で赤
外トモグラフ法で観察される赤外散乱欠陥が約１０⁶個
／ｃｍ³の密度で発生する。ＣＯＰと考えられるこの欠
陥は熱的に極めて安定なので、デバイスの熱処理プロセ
スで消滅することはなく、デバイス活性領域に残留して
接合リーク特性も劣化させる。また、ＯＳＦリング自体
は、数mm〜１０mm程度の幅で発生し、約１０⁴個／cm²
の高密度でＯＳＦを含むことから、半導体素子の特性、
例えば接合リーク特性を劣化させる原因となる。さら
に、この領域には、半導体ウエハを熱処理した際に１０
⁸〜１０⁹ｃｍ^-3の密度で酸素析出物が発生する。この
酸素析出物の核も熱的に安定であり、１２５０℃の熱処
理でも成長する。したがって、ＯＳＦリング自体もデバ
イスプロセス後の特性を劣化させる原因となる。

【００２８】次に、シリコン単結晶の引き上げ速度を0.
６〜0.５mm／min に低下させた場合には、図１６（ｂ）
に示すように、ＯＳＦリングの直径がさらに小さくな
り、半導体ウエハの中心付近にリング状または円盤状に
ＯＳＦが発生する。リングより外側の面積が増大するた
めに、酸化膜耐圧特性は向上するが、代わってリング外
側の外周部に転位クラスタが発生する。この転位クラス
タは大きさが約１０〜２０μｍで密度が約１０³個/cm
程度であり、これも半導体素子の特性を劣化させる原因
になることは周知の通りである。また、ＣＺ法で育成さ
れたシリコン単結晶ウエハには、酸素不純物が１〜２×
１０¹⁸atoms/cm³の濃度で含まれている。そして、この
酸素不純物のためにデバイスプロセスでの熱処理（例え
ば６００〜１１５０℃×数十時間）により酸素析出が起
こることは上述した通りである。この酸素析出物はデバ
イス活性領域に発生してデバイスの特性を劣化させる一
方で、デバイスプロセス中に発生する重金属汚染をゲッ
タリングするサイトとして作用する。ＯＳＦリングより
内側の領域では酸素析出が強く起こるため、通常のイン
トリンシックゲッタリング能（以下、ＩＧ能という）が
得られるが、ＯＳＦリングより外側の転位クラスタが発
生する領域では、この酸素析出が起こり難いためＩＧ能
は低下する。このように、引き上げ速度が0.８〜0.５mm
／min の中速で育成された半導体ウエハは、ＯＳＦリン
グが残り、そのリング自体が欠陥発生領域であるだけで
なく、リングの内外にも欠陥が発生するため、高集積度
の半導体素子の製造には適さない。

【００２９】さらに、引き上げ速度が0.５mm／min 以下
の低速で育成された半導体ウエハでは、図１６（ｃ）に
示すように、ＯＳＦリング領域は半導体ウエハの中央部
で消滅し、これに伴いリングより内側の赤外散乱欠陥が
発生する領域も消える（これは上記（１）のＣＺ基板に
含まれる）。しかし、半導体ウエハの全面に転位クラス
タが発生する。転位クラスタの発生がデバイス特性の低
下やＩＧ能の低下の原因になることは上述した通りであ
る。したがって、低速育成ウエハも高集積度の半導体素
子の製造に適さない。

【００３０】次に、上記公報は、単結晶の引き上げ速度
をＶmm／min とし、シリコン融点から１３００℃までの
高温域における引き上げ軸方向の結晶内温度勾配の平均
値をＧ℃／mmとするとき、Ｖ／Ｇ値を制御することによ
り、ＯＳＦリングを狙いとする位置に発生および消滅さ
せることができることから、そのＶ／Ｇ値が半導体ウエ
ハにおける欠陥分布にどのように影響するかについての
調査結果を次のように開示している。

【００３１】単結晶の肩からそれぞれ１００、２００、
３００，４００mmの各位置に固液界面がある場合の温度
分布を総合伝熱解析により求めた。この伝熱解析におい
ては、融液内の対流による温度分布の効果が考慮されて
いないと、実際と異なる固液界面形状が得られ、また、
これによって結晶内の特に固液界面に近い高温部での温
度分布が実際のものと若干異なることが懸念される。こ
の計算上の問題を改善し、高温部におけるより正確な温
度分布を得るために、さらに上記各位置での固液界面の
形状を実結晶から計測し、界面での温度をシリコンの融
点として、これと上記伝熱計算による結晶表面での温度
を境界条件として再び結晶内部の軸方向温度分布を計算
し、これから軸方向温度勾配の径方向分布を計算した。
径方向位置を横軸とし、Ｖ／Ｇ値を縦軸として欠陥分布
を示したのが図１７である。なお、図１７中の（１）〜
（４）は上記（１）〜（４）のＣＺ基板に相当するもの
を意味している。

【００３２】図１７から分かるように、Ｖ／Ｇ値が0.２
０mm²／℃・min 未満の場合、径方向全域において転位
クラスタが発生する。Ｖ／Ｇ値が0.２０mm²／℃・min
より大きくなるにつれて無欠陥領域、ＯＳＦリング発生
領域、赤外散乱欠陥発生領域の順に領域が変化する。こ
こで、無欠陥領域の加減は径方向位置に関係なく一定
（0.２０mm²／℃・min ）であるが、上限は結晶中心と
結晶外周から３０mmまでの位置との間では一定（0.２２
mm²／℃・min ）となり、結晶外周から３０mmまでの位
置と結晶外周位置との間では、結晶外周に近づくにつれ
て大となる。そして、ホットゾーン構造と引き上げ速度
が決まると、その結晶成長装置が持つ結晶径方向でのＶ
／Ｇ値が破線のように決定される。引き上げ速度がＶ１
の場合、そのＶ／Ｇ曲線が赤外散乱欠陥発生領域を横切
る結晶部位で赤外散乱欠陥が生じ、ＯＳＦリング発生領
域を横切る結晶部位でＯＳＦリングが発生する。よって
引き上げ速度がＶ１の場合は半導体ウエハの最外周部に
ＯＳＦリングが発生し、その内側の領域には赤外散乱欠
陥が生じる。引き上げ速度が低下するとＶ／Ｇ曲線はＶ
２、Ｖ３，Ｖ４，Ｖ５のように移動し、結晶に発生する
欠陥の径方向分布が変化する。

【００３３】ここで注目すべきことは、ＣＺ法によるシ
リコン単結晶の育成では単結晶の径方向全域において無
欠陥となるＶ／Ｇが存在すること、換言すればＶ／Ｇに
よっては単結晶の径方向全域において欠陥をなくすこと
が可能であること、しかし、通常の育成方法では単結晶
の引き上げ速度に関係なくＶ／Ｇ曲線が一般に右下がり
となるため径方向全域において無欠陥とするのができな
いことの２点である。Ｖ／Ｇ曲線が右下がりとなるの
は、後で詳しく述べるが、結晶内の軸方向温度勾配が中
心部に比して外周部で大きいことによる。すなわち、Ｖ
が一定の状態でＧが中心から外周へ向かうに連れて増大
するためＶ／Ｇ曲線は右下がりとなる。そのため径方向
の全域において無欠陥となるＶ／Ｇが存在するにもかか
わらず、半導体ウエハ全面を無欠陥にすることができな
い。

【００３４】例えばＶがＶ１の場合は、半導体ウエハの
最外周部にＯＳＦリングが発生し、その内側に赤外散乱
欠陥が発生する。これは一般の高速育成である。このＶ
１よりもさらに高速のＶ０で育成させた場合が上記
（３）のＣＺ基板に含まれる。そして、さらに高速のＶ
００で育成させた場合が上記通常のＣＺ基板に含まれ
る。一方、ＶがＶ２，Ｖ３になると、半導体ウエハの径
方向中間部にＯＳＦリングが発生し、その外側は無欠陥
領域となるが、内側には赤外散乱欠陥が発生する。これ
は中速育成であり図１６（ａ）（すなわち、上記（２）
のＣＺ基板）に相当する。Ｖがさらに遅いＶ４になる
と、半導体ウエハの中心部にＯＳＦリングが発生し、そ
の外側に無欠陥領域が残るが、最外周部には転位クラス
タが発生する。これは図１６（ｂ）に相当する中速育成
である。Ｖがさらに遅いＶ５になると、ＯＳＦリングは
中心部で消滅するが、半導体ウエハ全面に転位クラスタ
が発生する。これは図１６（ｃ）に相当する低速育成で
ある（すなわち、上記（１）のＣＺ基板に含まれる）。
また、仮に、結晶中心部でＶ／Ｇを欠陥が生じない0.２
０〜0.２２mm²／℃・min に管理しても、結晶中心部か
ら外れるに連れてＶ／Ｇが低下するために、中心部以外
は転位クラスタを生じる。このように、ＣＺ法によるシ
リコン単結晶の育成では、単結晶の径方向全域において
無欠陥領域を形成し得るＶ／Ｇが存在するにもかかわら
ず、Ｖ／Ｇが右下がりの曲線であるために、半導体ウエ
ハ全面を無欠陥とすることができない。

【００３５】次に、上記公報は、単結晶の径方向におい
てＶ／Ｇを径方向に一定の直線、あるいは外周部におい
て漸増する右上がりの曲線とすることができれば、径方
向の全域において欠陥の発生を防止することができると
いう仮定に基づいて更に調査解析を行い、次のような結
果を開示している。すなわち、結晶成長装置のホットゾ
ーン構造によってはＶ／Ｇを図１７の実線（ＶA ）で示
すような直線あるいは右上がりの曲線とすることができ
（すなわち、上記（４）のＣＺ基板に相当）、その結
果、単結晶の径方向全域において無欠陥領域が形成さ
れ、ここにこれまで不可能であった全面無欠陥ウエハの
製造が可能となることが開示されている。

【００３６】一般に結晶内の軸方向温度勾配は中心部に
比較して外周部が大きい。これは、ＣＺ炉内の発熱部が
結晶よりも下にあり、結晶の上方と周囲が低温部である
ことから、固液界面から流入した熱流が結晶中を引き上
げ軸にそって上方および結晶の表面方向（外周）に向か
って流れることで、結晶が冷却されるためであり、結晶
が冷却され易い炉ほど結晶表面からの放熱が大きく、外
周部での温度勾配は大きくなる傾向がある。したがっ
て、結晶冷却能の大きい構造を有する一般のＣＺ炉で
は、一定の引き上げ速度で成長中の結晶内のＶ／Ｇの径
方向分布は、中心から外周に向かって低下する傾向があ
る。このようなＣＺ炉では、中心部でＶ／Ｇ値が図１７
の無欠陥領域にあったとしても、外周に近づくとこの領
域から外れ、転位クラスタが発生する領域を横切るた
め、転位クラスタの発生は避けられない。しかし、逆
に、結晶が冷却され難いＣＺ炉は、熱流の方向が外周よ
りも主に上方に向かって流れ、逆に融点に近い高温部の
結晶表面は、融液や石英坩堝、ヒータ等からの輻射によ
って、温度が相対的に高くなる傾向があるため、温度勾
配は中心よりも若干低くなる。ただし、結晶表面からの
放熱も少なからずあるため、無制限に温度勾配が小さく
なることはない。このことから、結晶が冷却され難い構
造を有するＣＺ炉では、Ｖ／Ｇ値は径方向に一定か、も
しくは若干増大し、無制限に増大しない傾向となる。し
たがって、このようなＣＺ炉を使用し、かつ、結晶中心
部でＶ／Ｇ値を無欠陥領域に存在させておけば、Ｖ／Ｇ
値は径方向全域において無欠陥領域から外れることはな
い。その結果、ＯＳＦリングが結晶中心で消滅した低速
育成結晶でありながら、転位クラスタが発生しない単結
晶（上記（４）のＣＺ基板）を得ることができる。

【００３７】ところで、結晶内の融点に近い高温部にお
ける温度勾配は、結晶軸方向で必ずしも一定ではなく、
トップ部からテイル部にかけて若干変化する。これは、
結晶成長時に一定の直径を維持するためにヒータパワー
が変化することや結晶長、残融液量等の変化によってＣ
Ｚ炉内の熱的な環境が徐々に変化することによって、結
晶に流入流出する熱流が変化するためである。したがっ
て、一般のＣＺ法においては、引き上げ量の増大に伴う
結晶軸方向の温度勾配の変化によってＶ／Ｇ値も変化
し、発生する欠陥分布も軸方向にわずかずつ変化する
（図１８参照）。

【００３８】そこで、結晶軸方向の温度勾配Ｇの変化に
対して、Ｖ／Ｇ値が一定になるように引き上げ速度Ｖを
調整する（図１９参照）。そうすることにより、軸方向
全域においても全面無欠陥とすることが可能となる。こ
のように、欠陥制御の目的で引き上げ速度を制御したと
しても、結晶の直径制御は従来と同様に可能である。す
なわち、ヒータパワーの制御と連動または独立に、欠陥
制御のために必要な目標引き上げ速度の周りで、数秒の
時間毎に一定のスパンで引き上げ速度を変動させたとし
ても、平均の引き上げ速度Ｖは変わらず、目的とするＶ
／Ｇ値は維持される。これは、このような短時間の引き
上げ速度の変動に対して、欠陥の発生が影響されないた
めである。

【００３９】次に、上記（４）のＣＺ基板に該当する、
上記公報に開示された半導体ウエハの具体的な製造方法
例を説明する。

【００４０】例えば１８インチの石英坩堝およびカーボ
ン坩堝が設置された６インチの単結晶の育成可能なＣＺ
炉において、坩堝の周囲に設置された円筒状のカーボン
ヒータと坩堝との相対位置、育成結晶の周囲に設置され
たカーボンからなる厚さ５mm、開口径２００mmの半円錐
形状の輻射遮蔽体の先端と融液表面との距離、ヒータ周
囲の断熱材構造等の種々条件を総合伝熱計算によって種
々検討し、結晶外周から３０mmまでの領域を除く部分に
おいてはＶ／Ｇがほぼ一定で、外周から３０mmまでの領
域においては外周に向かってＶ／Ｇ値が単調に増大する
ように、上記条件を決定した。上記条件を決定した後、
１８インチ石英坩堝に高純度多結晶シリコンを６５ｇ程
度入れ、ホウ素をドープして、多結晶シリコンを加熱溶
融し、直径が１５０mmで結晶成長方位が＜１００＞の単
結晶を結晶長１３００mm程度で育成した。

【００４１】この結晶成長の際、結晶中心から４５mmま
での領域でＶ／Ｇが、例えば0.２２〜0.２０mm２／℃・
min に維持され、４５mmから外側の領域でＶ／Ｇが単調
に増加するように結晶軸方向での目標引き上げ速度を設
定した。このような方法によって得られた結晶内の欠陥
発生分布を調査した結果、トップからテイル部にかけて
全長において、ＯＳＦ、赤外散乱欠陥および転位クラス
タの発生は見られなかった。

【００４２】次に、本発明の技術思想およびその適用例
について説明する。本発明の技術思想は、上記（４）の
ＣＺ基板の主面に厚さの異なるゲート絶縁膜を設けるも
のである。以下、本実施の形態１では、その本発明の技
術思想を、特に限定されるものではないが、例えばマイ
クロプロセッサ（半導体装置）に適用した場合について
説明する。

【００４３】図１に示すように、例えば平面四角形状に
形成された半導体チップ１Ｃの主面には、入出力回路領
域２、フェーズロックループ回路領域３、命令キャッシ
ュ回路領域４、データキャッシュ回路領域５、浮動小数
点演算回路領域６、バスインターフェス回路領域７、入
出力制御回路領域８、中央演算回路領域９、演算制御回
路領域１０、キャッシュ制御回路領域１１およびその他
の回路領域１２が配置されている。なお、半導体チップ
１Ｃの外周近傍に配置された入出力回路領域２には、平
面小四角形状の複数のボンディングパッドＢＰが、半導
体チップ１Ｃの外周に沿って所定の距離を隔てて配置さ
れている。このボンディングパッドＢＰは、半導体チッ
プ１Ｃの内部の集積回路と外部装置とを電気的に接続す
るための電極であり、半導体チップ１Ｃ側において入出
力回路領域２の入力回路、出力回路または入出力双方向
回路と電気的に接続され、かつ、外部装置側においてボ
ンディングワイヤまたは半田バンプ等を通じてパッケー
ジ基板やプリント配線基板等の配線と電気的に接続され
る。このボンディングパッドＢＰの材料には、例えばア
ルミニウムまたはアルミニウム−シリコン−銅合金等が
使用されている。

【００４４】これら回路領域２〜１２のうち、入出力回
路領域２およびフェーズロックループ回路領域３と、そ
れ以外の回路領域４〜１２とでは各々のＭＩＳ・ＦＥＴ
（Metal Insulator Semiconductor Field Effect Trans
istor ）を構成するゲート絶縁膜の厚さが異なり、相対
的に高い電圧が印加される前者には、例えば８ｎｍ程度
の相対的に厚いゲート絶縁膜が形成され、相対的に低い
電圧が印加され動作速度の向上が期待される後者には、
例えば４ｎｍ程度の相対的に薄いゲート絶縁膜が形成さ
れている。これにより、入出力回路領域２およびフェー
ズロックループ回路領域３におけるゲート絶縁破壊不良
を防止でき、かつ、それ以外の回路領域４〜１２におけ
る動作速度の向上を図ることが可能となっている。な
お、特に限定されるものではないが、入出力回路領域２
およびフェーズロックループ回路領域３の回路の駆動電
圧は、外部装置との整合性を図るべく相対的に高く、例
えば3.３Ｖ程度であり、それ以外の回路領域４〜１２の
回路の駆動電圧は、動作速度の向上、低消費電力化およ
び信頼性の確保等の観点から相対的に低く、例えば1.８
Ｖ程度である。

【００４５】次に、この半導体チップ１Ｃの要部断面図
を図２に示す。半導体チップ１Ｃを構成する半導体基板
１ｓは、上記（４）のＣＺ基板が用いられている。

【００４６】半導体基板１ｓは、上記（４）のＣＺ基板
（ｐ型のシリコン単結晶等）からなる。この半導体基板
１ｓの導電型を決める不純物には、例えばホウ素が用い
られており、その不純物濃度分布は半導体基板１ｓ中に
おいてほぼ均一になっている。この半導体基板１ｓには
汚染金属元素を捕縛するためのゲッタリング能力を向上
させる手段が採られている。その一例として、例えば半
導体基板１ｓの裏面に多結晶シリコン膜を事前に形成す
るものがある。

【００４７】この半導体基板１ｓの主面側には、ｎウエ
ル１３ＮＷ1,１３ＮＷ2 およびｐウエル１３ＰＷ1,１３
ＰＷ2 が形成されている。ｎウエル１３ＮＷ1,１３ＮＷ
2 は、例えばリンが導入されてなり、ｐウエル１３ＰＷ
1,１３ＰＷ2 は、例えばホウ素が導入されてなる。これ
らｎウエル１３ＮＷ1,１３ＮＷ2 およびｐウエル１３Ｐ
Ｗ1,１３ＰＷ2 は、いずれも半導体基板１ｓの主面から
その厚さ方向に延びている。

【００４８】また、半導体基板１ｓの主面には、浅溝型
の分離部１４が形成されている。この分離部１４は、半
導体基板１ｓの厚さ方向に掘られた浅溝１４ａ内に、例
えばシリコン酸化膜等からなる分離用絶縁膜１４ｂが埋
め込まれて形成されている。なお、浅溝１４ａは、上記
ｎウエル１３ＮＷ1,１３ＮＷ2 およびｐウエル１３ＰＷ
1,１３ＰＷ2 の底部よりも浅い位置まで掘られている。

【００４９】この分離部１４に囲まれた素子形成領域に
は、ゲート長が、例えば0.５μｍ程度のｐチャネル型の
ＭＩＳ・ＦＥＴ（以下、ｐＭＩＳと略す）ＱＰ1 および
ｎチャネル型のＭＩＳ・ＦＥＴ（以下、ｎＭＩＳと略
す）ＱＮ1 およびゲート長が、例えば０．２５μｍ程度
のｐＭＩＳＱＰ２およびｎＭＩＳＱＮ２が形成されてい
る。そして、このｐＭＩＳとｎＭＩＳとにより相補型の
ＭＩＳ・ＦＥＴが構成されている領域もある。

【００５０】このｐＭＩＳＱＰ1,ＱＰ2 の各々は、ｎウ
エル１３ＮＷ1,１３ＮＷ2 の各々に形成された一対の半
導体領域１５ｐｄ, １５ｐｄと、半導体基板１ｓの主面
上に形成されたゲート絶縁膜１６ｉ1,１６ｉ2 と、その
各々の上に形成されたゲート電極１７ｇとを有してい
る。また、ｎＭＩＳＱＮ1,ＱＮ2 の各々は、ｐウエル１
３ＰＷ1,１３ＰＷ2 の各々に形成された一対の半導体領
域１５ｎｄ, １５ｎｄと、半導体基板１ｓの主面上に形
成されたゲート絶縁膜１６ｉ1,１６ｉ2 と、その各々の
上に形成されたゲート電極１７ｇとを有している。

【００５１】一対の半導体領域１５ｐｄ, １５ｐｄは、
ｐＭＩＳＱＰ1,ＱＰ2 のソース・ドレイン領域を形成す
るための領域であり、チャネル領域を挟んで互いに離間
して形成されている。また、一対の半導体領域１５ｎ
ｄ, １５ｎｄは、ｎＭＩＳＱＮ1,ＱＮ2 のソース・ドレ
イン領域を形成するための領域であり、チャネル領域を
挟んで互いに離間して形成されている。

【００５２】各半導体領域１５ｐｄ, １５ｎｄは、低濃
度領域１５ｐｄ1,１５ｎｄ1 と、高濃度領域１５ｐｄ2,
１５ｎｄ2 と、シリサイド層１５ｄ3 とを有している。
低濃度領域１５ｐｄ1,１５ｎｄ1 は、主としてホットキ
ャリア効果を抑制するための領域であり、チャネル領域
に隣接している。また、高濃度領域１５ｐｄ2,１５ｎｄ
2 は、低濃度領域１５ｐｄ1,１５ｎｄ1 の平面寸法分だ
けチャネル領域から平面的に離間した位置に形成されて
いる。この低濃度領域１５ｐｄ1 および高濃度領域１５
ｐｄ2 は、例えばホウ素が導入されてｐ型に設定されて
いる。また、この低濃度領域１５ｎｄ1 および高濃度領
域１５ｎｄ2 は、例えばリンまたはヒ素が導入されてｎ
型に設定されている。この低濃度領域１５ｐｄ1,１５ｎ
ｄ1 の導電型を決める不純物の濃度は、それぞれ高濃度
領域１５ｐｄ2,１５ｎｄ2 のそれに比べて低く設定され
ている。また、シリサイド層１５ｄ3 は、半導体領域１
５ｐｄ, １５ｎｄと配線との接触抵抗を下げる機能を有
しており、例えばコバルトシリサイド等からなり、半導
体領域１５ｐｄ, １５ｎｄの上部に形成されている。な
お、低濃度領域１５ｐｄ1,１５ｎｄ1 の上記チャネル領
域側の底部角近傍にソース・ドレイン間のパンチスルー
を抑制するためのポケット領域を設けても良い。このポ
ケット領域は、半導体領域１５ｐｄ, １５ｎｄの導電型
とは反対の導電型に設定される。

【００５３】ゲート絶縁膜１６ｉ1,１６ｉ2 は、共に、
例えばシリコン酸化膜からなるが、その厚さが異なり、
ゲート絶縁膜（第１のゲート絶縁膜）１６ｉ1 の厚さの
方が、ゲート絶縁膜（第２のゲート絶縁膜）１６ｉ2 の
厚さよりも厚く形成されている。ゲート絶縁膜１６ｉ1
の厚さは、例えば８ｎｍ程度であり、上記した入出力回
路領域２およびフェーズロックループ回路領域３（図１
参照）のＭＩＳ・ＦＥＴを構成し、ゲート絶縁膜１６ｉ
2 の厚さは、例えば4.５ｎｍ程度であり、上記した回路
領域４〜１２（図１参照）のＭＩＳ・ＦＥＴを構成して
いる。いずれのゲート絶縁膜１６ｉ1,１６ｉ2 も半導体
基板１ｓ上に形成することにより、膜質を向上させるこ
とができるので、高い信頼性が得られている。なお、ゲ
ート絶縁膜１６ｉ1,１６ｉ2 の両方または薄い方を酸窒
化膜（ＳｉＯＮ）で形成しても良い。これにより、ゲー
ト絶縁膜１６ｉ1,１６ｉ2 中における界面準位の発生を
抑制でき、また、ゲート絶縁膜１６ｉ1,１６ｉ2 中の電
子トラップを低減できるので、ゲート絶縁膜１６ｉ1,１
６ｉ2 におけるホットキャリア耐性を向上させることが
可能となる。このため、ゲート絶縁膜１６ｉ1,１６ｉ2
の信頼性（特に、膜厚の薄いゲート絶縁膜１６ｉ2 の信
頼性）を向上させることが可能となる。したがって、こ
のゲート絶縁膜を持つＭＩＳＦＥＴの動作信頼性を向上
させることが可能となる。このようなゲート絶縁膜１６
ｉ1,１６ｉ2 の酸窒化方法としては、例えばゲート絶縁
膜１６ｉ1,１６ｉ2 を酸化処理によって成膜する際にＮ
Ｈ₃ガス雰囲気やＮＯ₂ガス雰囲気中において高温熱処
理を施す方法、シリコン酸化膜等からなるゲート絶縁膜
１６ｉ1,１６ｉ2 を形成した後、その上面に窒化膜を形
成する方法、半導体基板１ｓの主面に窒素をイオン注入
した後にゲート絶縁膜１６ｉ1,１６ｉ2 の形成のための
酸化処理を施す方法またはゲート電極形成用のポリシリ
コン膜に窒素をイオン注入した後、熱処理を施して窒素
をゲート絶縁膜１６ｉ1,１６ｉ2 に析出させる方法等が
ある。

【００５４】また、ゲート電極１７ｇは、導体膜１７ｇ
1 上にシリサイド層１７ｇ2 を設けた２層構造となって
いる。この導体膜１７ｇ1 は、例えば低抵抗ポリシリコ
ンからなる。また、シリサイド層１７ｇ2 は、ゲート電
極１７ｇの電気抵抗を下げ、かつ、配線との接触抵抗を
下げる機能を有し、例えばコバルトシリサイド等からな
り、上記シリサイド層１５ｄ3 と同じ形成工程時に形成
されている。ただし、ゲート電極１７ｇの構造は、これ
に限定されるものではなく種々変更可能であり、例えば
低抵抗ポリシリコンの単体膜構造または低抵抗ポリシリ
コン上に窒化チタンや窒化タングステン等のバリア金属
膜を介してタングステン等のような金属膜を設けたポリ
メタル構造としても良い。ポリメタル構造を採用した場
合にはゲート電極１７ｇの電気抵抗を大幅に下げること
ができる。この構造は、特にゲート電極１７ｇのゲート
幅が長い場合に有効である。なお、ゲート電極１７ｇの
側面には、例えばシリコン酸化膜、シリコン窒化膜また
はそれらの複合膜等からなるサイドウォール１８が形成
されている。サイドウォール１８をシリコン窒化膜で形
成した場合には、層間絶縁膜に半導体領域１５ｐｄ, １
５ｎｄが露出するような接続孔を穿孔する際にそのサイ
ドウォール１８をエッチングストッパとして機能させる
ことで当該接続孔をゲート電極１７ｇに対して自己整合
的に位置合わせ良く形成することができるので、素子の
レイアウト面積の微細化、信頼性の向上および特性の向
上を実現できる。

【００５５】このような半導体基板１ｓの主面上には、
第１層から第５層の配線１９Ｌ1 〜１９Ｌ5 が形成され
ている。第１層の配線１９Ｌ1 の配線層と半導体基板１
ｓの主面との間には層間絶縁膜２０ａが設けられてい
る。この層間絶縁膜２０ａの一部には、半導体領域１５
ｐｄ, １５ｎｄが露出するような接続孔２１ａが穿孔さ
れており、その接続孔２１ａには、例えばタングステン
またはタングステンシリサイドが埋め込まれプラグ２２
ａが形成されている。上記した第１層の配線１９Ｌ1
は、例えばタングステン等からなり、プラグ２２ａを通
じて半導体領域１５ｐｄ, １５ｎｄと電気的に接続され
ている。

【００５６】また、第２層から第５層の配線１９Ｌ2 〜
１９Ｌ5 は、例えばアルミニウムまたはアルミニウム−
シリコン−銅合金からなり、各配線層の間には、それぞ
れ層間絶縁膜２０ｂ〜２０ｅが設けられている。層間絶
縁膜２０ｂ〜２０ｅの各々の一部には、下層の配線が露
出するような接続孔２１ｂ〜２１ｅが穿孔され、その各
々にプラグ２２ｂ〜２２ｅが形成されている。このプラ
グ２２ｂ〜２２ｅは、例えばタングステンまたは窒化チ
タンからなり、これを通じてその上下の配線間が電気的
に接続されている。なお、層間絶縁膜２０ａ〜２０ｅ
は、例えばシリコン酸化膜からなる。この層間絶縁膜２
０ｅ上には、表面保護膜２３が被着されており、これに
より、第５の配線１９Ｌ5 が被覆されている。表面保護
膜２３は、例えば酸化シリコン膜の単体膜または酸化シ
リコン膜上に窒化シリコン膜を堆積した複合膜で形成さ
れている。

【００５７】次に、本実施の形態１の半導体装置の製造
方法を図３〜図７により説明する。なお、図３〜図７の
断面図は、説明を簡単にするため図１の一部を抜き出し
て示したものである。

【００５８】まず、図３に示す半導体基板（この段階で
は半導体ウエハと称する略平面円形状の半導体薄板）１
ｓは、例えば上記（４）のＣＺ基板を得るためのＣＺ法
により得られた半導体インゴットを、外形整形、切断
（スライス）、周辺形状加工、ラッピング、エッチン
グ、鏡面研磨、洗浄および検査等のような処理工程を適
宜経て作成されている。なお、この半導体基板１ｓ中の
ホウ素等は、ＣＺ法等による結晶成長時に導入される。

【００５９】続いて、この素子形成基板１に浅溝型の分
離部１４を形成する。この分離部１４は、半導体基板１
ｓに浅溝１４ａをフォトリソグラフィ技術およびドライ
エッチング技術により掘った後、その浅溝１４ａを含む
半導体基板１ｓの主面上に、例えばシリコン酸化膜等か
らなる分離用絶縁膜１４ｂをＣＶＤ法等により堆積し、
さらに、その分離用絶縁膜１４ｂをＣＭＰ（Chemical M
echanical Polishing）法等により削り、浅溝１４ａ内
のみに分離用絶縁膜１４ｂを残すことで形成されてい
る。

【００６０】その後、半導体基板１ｓの表面層の改質と
次工程以降における汚染に対する表面保護を兼ねた犠牲
酸化膜の形成処理、ｎウエル１３ＮＷ1,１３ＮＷ2 およ
びｐウェル１３ＰＷ1,１３ＰＷ2 （図１参照）の形成処
理および各ＭＩＳ・ＦＥＴのしきい値電圧調整用のイオ
ン打ち込み処理を順に行った後、例えば希フッ酸水溶液
を用いて上記犠牲酸化膜を除去する。ここまでの工程
は、上記半導体基板１ｓを用いること以外は通常の方法
によった。

【００６１】次いで、半導体基板１ｓに対して、第１回
目の酸化処理を施すことにより、図４に示すように、半
導体基板１ｓ上にゲート絶縁膜１６ｉを形成する。この
酸化処理では、例えば８００℃程度のウェット酸化処理
を採用した。また、この段階におけるゲート絶縁膜１６
ｉの厚さは、半導体基板１ｓの主面の全領域において設
計上等しく、例えば７ｎｍ程度である。ここで、設計上
とは誤差の範囲を含むことを意味し、設計上等しいと
は、その酸化処理工程で目的とした厚さが等しいことを
意味するものであり、実物を観測した場合に厳密に見れ
ば厚さが異なっている部分があったとしてもそれが誤差
の範囲内であるならば互いに等しいと解することを意味
するものである。

【００６２】続いて、図５に示すように、この半導体基
板１ｓの主面上に、相対的に厚いゲート絶縁膜を形成す
る領域が被覆され、かつ、相対的に薄いゲート絶縁膜を
形成する領域が露出されるフォトレジストパターン２４
ａをフォトリソグラフィ技術により形成した後、これを
エッチングマスクとして、例えばフッ酸とフッ化アンモ
ニウムの混合水溶液を用いたエッチング処理を施すこと
により、フォトレジストパターン２４ａから露出する領
域ではゲート絶縁膜１６ｉを除去し、フォトレジストパ
ターン２４ａで覆われた領域ではゲート絶縁膜１６ｉを
残す。

【００６３】その後、フォトレジストパターン２４ａを
オゾンアッシャ等により除去した後、例えば５０℃程度
に加熱したアンモニア水と過酸化水素水との混合水溶
液、８０℃程度に加熱した塩酸と過酸化水素水との混合
水溶液および希釈したフッ酸水溶液を順に用いて洗浄す
る。この際、本実施の形態１では、ゲート絶縁膜１６ｉ
を半導体基板１ｓの主面上に形成していることにより、
ゲート絶縁膜１６ｉ中の欠陥誘発要素が非常に少ないの
で、この洗浄処理によってゲート絶縁膜１６ｉに致命的
な欠陥が生じるのを、上記（１）〜（３）のＣＺ基板上
にそのゲート絶縁膜を形成した場合に比較して大幅に低
減することができる。

【００６４】次いで、半導体基板１ｓに対して、第２回
目の酸化処理を施すことにより、図６に示すように、半
導体基板１ｓ上に厚さの異なるゲート絶縁膜１６ｉ1,１
６ｉ2 を形成する。この酸化処理では、例えば７５０℃
程度のウェット酸化処理を採用した。また、この段階に
おけるゲート絶縁膜１６ｉ1,１６ｉ2 の厚さは互いに異
なり、相対的に厚いゲート絶縁膜１６ｉ1 の厚さは、例
えば８ｎｍ程度、相対的に薄いゲート絶縁膜１６ｉ2 の
厚さは、例えば４ｎｍ程度である。なお、二回目の酸化
処理に代えて化学気相堆積（ＣＶＤ）法により窒化シリ
コン膜、酸窒化膜、酸化タンタル膜（例えばＴａ
₂Ｏ₅）、酸化チタン膜（例えばＴｉＯ₂）のいずれ
か、もしくはこれらを積層した膜を形成しても良い。さ
らには、事前に薄い熱酸化膜を形成した上で上記ＣＶＤ
膜を形成しても良い。

【００６５】なお、ＯＳＦ領域は一般的に１μｍ程度の
厚い酸化膜を形成する際に半導体基板に形成されてしま
うことが知られているが、本実施の形態１においてはそ
のように厚いゲート絶縁膜を形成しないので仮に半導体
基板にＯＳＦの核（ＯＳＦの発生原因となるような領
域）が存在していたとしても、半導体基板中にＯＳＦ領
域は形成されない。また、上記（１）〜（３）のＣＺ基
板上に形成したゲート絶縁膜の場合には上記洗浄工程等
により上層部が削られると、そのゲート絶縁膜中に存在
し、それまでは問題とならなかった欠陥が露出するよう
になり、その露出した欠陥部分を起点として、そのゲー
ト絶縁膜に半導体基板の主面に達するような微細な孔が
形成され致命的な欠陥に到る場合等がある。

【００６６】続いて、図７に示すように、ゲート絶縁膜
１６ｉ1,１６ｉ2 および分離部１４上に、例えば低抵抗
ポリシリコンからなる導体膜１７をＣＶＤ法等により形
成した後、この導体膜１７をフォトリソグラフィ技術お
よびドライエッチング技術によりパターニングすること
により、上記図１に示したゲート電極１７ｇの導体膜１
７ｇ1 を形成する。その後、半導体基板１ｓの主面上
に、導体膜１７ｇ1 の表面を覆うような絶縁膜をＣＶＤ
法等により形成した後、その絶縁膜を異方性のドライエ
ッチング処理によってエッチバックすることにより、導
体膜１７ｇ1 の側面にサイドウォール１８（図１参照）
を形成する。さらに、その後、導体膜１７ｇ1 の上面お
よび半導体領域１５ｐｄ, １５ｎｄの上面を露出させた
後、半導体基板１ｓの主面上に、例えばコバルト等のよ
うな導体膜をスパッタリング法等により被着し熱処理を
施すことにより、導体膜１７ｇ1 の上部および半導体領
域１５ｐｄ, １５ｎｄの上部に、それぞれシリサイド層
１７ｇ2,１５ｄ3,１５ｄ3 を形成する。これ以降は、半
導体集積回路装置の通常の製造プロセスを経て、図１お
よび図２に示したマイクロプロセッサを完成させた。

【００６７】次に、本発明の技術思想によるゲート絶縁
膜の信頼性の向上効果をより明確に確認するための実験
結果を図８により説明する。

【００６８】この実験では、上記実施の形態１と同一工
程を経て形成したＭＯＳ（Metal Oxide Semiconductor
）キャパシタを用いて、ゲート酸化膜に加える電界を
増加させていった際に絶縁破壊したＭＯＳキャパシタの
数を元にポアッソン分布を仮定して欠陥の累積密度を求
め、これを酸化膜電界強度の関数として求めたものであ
る。なお、同ＭＯＳキャパシタの作成方法は、上記エッ
チングマスク２４ａを半導体チップ全体に形成したもの
と全く形成しないものとを同一半導体ウエハ上に形成し
た点およびゲート電極が素子形成領域の全体を被覆する
ように形成されている点が上記実施の形態１の作成方法
と異なる。これにより、ゲート酸化膜の厚さをチップ単
位で作り分けた。

【００６９】図８は、破壊電解強度と累積欠陥密度との
関係を示すグラフ図であり、半導体基板として、本実施
の形態１で用いた（４）のＣＺ基板、上記通常のＣＺ基
板、上記（２）のＣＺ基板およびエピタキシャルウエハ
を用いた場合のそれぞれの結果を比較して示している。
同図を求めるのに使用したＭＯＳキャパシタは、第１の
熱酸化膜の厚さを７ｎｍ、第２の熱酸化膜の厚さを４ｎ
ｍとし、レジストマスクをオゾン送気しながら基板を２
７５℃に加熱することにより除去した。仕上がりのゲー
ト酸化膜の厚さはそれぞれ８ｎｍと４ｎｍであった。こ
こで、上記したように相対的に厚い方のゲート酸化膜の
信頼性の方が劣るので、図８には相対的に厚い方のゲー
ト酸化膜に関する結果を示した。この図８から、上記
（４）のＣＺ基板上に２種ゲート絶縁膜を形成した本発
明によれば、ゲート酸化膜の絶縁破壊をもたらす欠陥密
度は、上記（２）および通常のＣＺ基板を用いた場合よ
りも大幅に低減され、かつ、エピタキシャルウエハを用
いた場合とほぼ同等であることが判り、本発明の有効性
が改めて確認できる。

【００７０】このような本実施の形態１によれば、以下
の効果を得ることが可能となる。

【００７１】(1).２種ゲート絶縁膜プロセスにおいて、
上記（４）のＣＺ基板上に相対的に厚さの異なるゲート
絶縁膜１６ｉ1,１６ｉ2 を形成することにより、ゲート
絶縁膜の形成プロセス中においてゲート絶縁膜１６ｉ中
に生じる欠陥を低減できるので、２種ゲート絶縁膜プロ
セスにおいて必要な第２のゲート酸化前の洗浄処理にお
いて、ゲート絶縁膜１６ｉ中の欠陥が絶縁破壊をもたら
すような重度の欠陥に変質する現象を抑制することがで
きる。このため、相対的に厚さの異なるゲート絶縁膜１
６ｉ1,１６ｉ2 の絶縁破壊の発生率を低減することがで
きるので、その絶縁破壊に起因する半導体装置の不良発
生率を低減することができる。

【００７２】(2).半導体基板１ｓにゲッタリング機能を
付加したことにより、第２のゲート酸化前の洗浄処理を
軽減することができるので、相対的に厚い方のゲート絶
縁膜１６ｉ1 の膜厚制御性および均一性を向上させるこ
とができる。

【００７３】(3).上記(1) 、(2) により、半導体装置の
歩留まり、信頼性および電気的特性を向上させることが
可能となる。

【００７４】(4).エピタキシャルウエハに比べて価格の
安いＣＺ基板を用いるので、半導体装置のコストを低減
することが可能となる。

【００７５】(5).上記(1) 、(2) 、(3) および(4) によ
り、信頼性が高く、電気的性能の高い半導体装置のコス
ト低減を推進することが可能となる。

【００７６】（実施の形態２）図９および図１０は本発
明の他の実施の形態である半導体装置の要部断面図であ
る。

【００７７】本実施の形態２においては、本発明の技術
思想を、例えばＤＲＡＭ（DynamicRandom Access Memor
y）に適用した場合について説明する。図９はＤＲＡＭ
のメモリセルＭＣの一部を示し、図１０はその周辺回路
の一部を示している。本実施の形態２においては、２種
ゲート絶縁膜プロセスを前記実施の形態１と同様にして
行った点以外は、通常の方法によりＤＲＡＭを完成させ
た。

【００７８】メモリセル領域において半導体基板（上記
（４）のＣＺ基板）１ｓ中にはｐウエル１３ＰＷ3 が形
成され、周辺回路領域において半導体基板１ｓ中にはｐ
ウエル１３ＰＷ4 が形成されている。このｐウエル１３
ＰＷ3,１３ＰＷ4 は、例えばホウ素等のような不純物が
半導体基板１ｓの主面から途中深さ位置まで広がって形
成されている。メモリセル領域におけるｐウエル１３Ｐ
Ｗ3 の側部および底部を含む全体をｎ型の半導体領域で
取り囲み、ｐウエル１３ＰＷ3 に外部ノイズが入るのを
抑制するウエル分離構造を形成しても良い。分離部１４
ＡはＬＯＣＯＳ（Local Oxidization Of Silicon）法等
によるフィールド絶縁膜で形成されている。この分離部
１４Ａを前記実施の形態１と同様に浅溝型としても良
い。

【００７９】メモリセルＭＣは、メモリセル選択ＭＩＳ
・ＦＥＴＱとキャパシタＣとを有している。メモリセル
選択ＭＩＳ・ＦＥＴＱは、一対の半導体領域２５ｎｄ,
２５ｎｄとゲート絶縁膜１６ｉ1 とゲート電極１７ｇと
を有している。半導体領域２５ｎｄには、例えばリンま
たはヒ素が導入されている。ゲート絶縁膜１６ｉ1 の厚
さは、例えば８ｎｍ程度に形成した。ゲート電極１７ｇ
はＤＲＡＭのワード線ＷＬの一部でもある。ゲート電極
１７ｇ（ワード線ＷＬ）上には、例えばシリコン酸化膜
またはシリコン窒化膜からなるキャップ絶縁膜２６が形
成されている。

【００８０】このメモリセル選択ＭＩＳ・ＦＥＴＱの一
方の半導体領域２５ｎｄにはキャパシタＣが電気的に接
続され、他方の半導体領域２５ｎｄにはビット線ＢＬが
電気的に接続されている。キャパシタＣは、蓄積電極２
７ａ上に容量絶縁膜２７ｂを介してプレート電極２７ｃ
を設けて成る。蓄積電極２７ａは、例えば低抵抗ポリシ
リコンからなり、半導体領域２５ｎｄに直接接続されて
いる。容量絶縁膜２７ｂは、情報記憶用の電荷を蓄える
ための部分であり、例えばシリコン酸化膜またはシリコ
ン酸化膜とシリコン窒化膜との積層構造で構成されてい
る。プレート電極２７ｃは、例えば低抵抗ポリシリコン
またはタングステンからなる。また、ビット線ＢＬは、
例えばタングステンからなり、キャパシタＣの上層に層
間絶縁膜２０ａを介して形成されている。

【００８１】一方、周辺回路領域にはｎＭＩＳＱＮ3 が
示されている。このｎＭＩＳＱＮ3は、一対の半導体領
域２８ｎｄ, ２８ｎｄとゲート絶縁膜１６ｉ2 とゲート
電極１７ｇとを有している。半導体領域２８ｎｄには、
例えばリンまたはヒ素が導入されている。ゲート絶縁膜
１６ｉ2 の厚さは、例えば４ｎｍ程度に形成した。ゲー
ト電極１７ｇ上には、例えばシリコン酸化膜またはシリ
コン窒化膜からなるキャップ絶縁膜２６が形成されてい
る。このｎＭＩＳＱＮ3 の一方の半導体領域２８ｎｄに
は第１層目の配線１９Ｌ1 が電気的に接続され、他方の
半導体領域２８ｎｄには第２層目の配線１９Ｌ2 が電気
的に接続されている。なお、図９および図１０には第２
の配線層までの工程により形成した構造のみを示し、そ
れ以降の工程による構造は省略した。

【００８２】このような本実施の形態２においては、前
記実施の形態１で得られた効果の他に、以下の効果を得
ることができた。

【００８３】すなわち、メモリセルＭＣ部分には１種ゲ
ート絶縁膜プロセスを用いた場合よりも相対的に厚いゲ
ート絶縁膜１６ｉ1 を形成することができたので、キャ
パシタＣに電荷を蓄積する際の書き込み電圧を高く設定
でき蓄積電荷量が増加した。これにより、データ保持特
性、雑音耐性、ソフトエラー耐性が向上した。他方、周
辺回路においては１種ゲート絶縁膜プロセスを用いた場
合よりもゲート絶縁膜１６ｉ2 を薄くすることができた
ので動作速度が向上した。

【００８４】（実施の形態３）図１１は本発明の他の実
施の形態である半導体装置の要部断面図、図１２は図１
１の半導体装置を構成する半導体基板の製造工程中にお
ける要部断面図である。

【００８５】本実施の形態３においては、図１１に示す
ように、半導体基板としてＳＯＩ基板２９を用いた。Ｓ
ＯＩ基板２９は、支持基板２９ａ上に埋込絶縁膜２９ｂ
を介して素子形成用の半導体層２９ｃが設けられて形成
されている。支持基板２９ａは、例えばＳＯＩ基板２９
の機械的強度を確保する機能を有する部分であり、上記
（１）〜（４）のいずれかのＣＺ基板によって形成され
ている。埋込絶縁膜２９ｂは、支持基板２９ａと半導体
層２９ｃとを電気的に分離する機能を有する部分であ
り、例えば酸化シリコン膜からなる。半導体層２９ｃ
は、上記（４）のＣＺ基板を基にして形成されている。
半導体層２９ｃには、上記したｐＭＩＳＱＰ１およびｎ
ＭＩＳＱＮ１が形成されている。分離部は前記実施の
形態２で説明したＬＯＣＯＳ（Local Oxidization of S
ilicon）法による分離部１４Ａが例として示されている
が、前記実施の形態１と同様に溝型としても良い。ま
た、ＳＯＩ基板に汚染元素を捕縛するゲッタリング機能
を前記実施の形態１と同様に付加しても良い。なお、配
線構造は図２に示したのと同様なので図１１には省略し
てある。

【００８６】次に、ＳＯＩ基板２９の製造方法の一例を
図１２により説明する。まず、図１２（ａ）に示すよう
に、支持基板用の半導体ウエハ２９ＡＷと、半導体層用
の半導体ウエハ（すなわち、上記（４）のＣＺ基板）２
９ＣＷとを用意する。例えば支持基板用の半導体ウエハ
２９ＡＷの主面には埋込絶縁膜２９ｂが形成されてい
る。続いて、図１２（ｂ）に示すように、支持基板用の
半導体ウエハ２９ＡＷと、半導体層用の半導体ウエハ２
９ＣＷとを埋込絶縁膜２９ｂを介して熱圧着した後、上
記（４）のＣＺ基板を用いた半導体層用の半導体ウエハ
２９ＣＷをその裏面（非接着面）側から研削・研磨する
ことで削る。これにより、図１２（ｃ）に示すように、
半導体層２９ｃを形成し、ＳＯＩ基板２９を製造する。

【００８７】本実施の形態３においては、その半導体層
２９ｃに、上記したＭＩＳＦＥＴ等のような素子を形成
することにより、前記実施の形態１で得られた効果と同
様の効果を得ることが可能となる。

【００８８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜３に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００８９】例えば前記実施の形態２においては、ビッ
ト線がキャパシタの上に設けられる構造とした場合につ
いて説明したが、これに限定されるものではなく、例え
ばビット線がキャパシタの下に設けられる構造としても
良い。また、そのキャパシタも平面型に限定されるもの
ではなく、例えばクラウン型やフィン型でも良い。

【００９０】また、前記実施の形態１においては本発明
をマイクロプロセッサに適用し、前記実施の形態２にお
いては本発明をＤＲＡＭに適用した場合について説明し
たが、これに限定されるものではなく種々適用可能であ
り、例えばＳＲＡＭやマスクＲＯＭ（Read Only Memor
y）等のような他の半導体メモリまたはメモリ回路とロ
ジック回路とを同一素子形成基板上に設けたメモリ−ロ
ジック混在型の半導体集積回路装置等、他の半導体集積
回路装置に適用することもできる。

【００９１】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００９２】(1).本発明によれば、２種ゲート絶縁膜プ
ロセスにおいて、ＣＯＰ、転位および酸化誘起積層欠陥
領域が素子特性から見て無いものとされる半導体基板上
に相対的に厚さの異なるゲート絶縁膜を形成することに
より、ゲート絶縁膜の形成プロセス中において厚膜側の
ゲート絶縁膜中に生じる欠陥を低減できるので、２種ゲ
ート絶縁膜プロセスにおいて必要な第２のゲート酸化前
の洗浄処理において、厚膜側のゲート絶縁膜中の欠陥が
絶縁破壊をもたらすような重度の欠陥に変質する現象を
抑制することができる。このため、相対的に厚さの異な
るゲート絶縁膜の絶縁破壊の発生率を低減することがで
きるので、その絶縁破壊に起因する半導体装置の不良発
生率を低減することができる。

【００９３】(2).本発明によれば、半導体基板にゲッタ
リング機能を付加したことにより、第２のゲート酸化前
の洗浄処理を軽減することができるので、相対的に厚い
方のゲート絶縁膜の膜厚制御性および均一性を向上させ
ることができる。

【００９４】(3).上記(1) 、(2) により、半導体装置の
歩留まり、信頼性および電気的特性を向上させることが
可能となる。

【００９５】(4).エピタキシャルウエハに比べて価格の
安いＣＺ基板を用いるので、半導体装置のコストを低減
することが可能となる。

【００９６】(5).上記(1) 、(2) 、(3) および(4) によ
り、信頼性が高く、電気的性能の高い半導体装置のコス
ト低減を推進することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の平面
図である。

【図２】図１の半導体装置の要部断面図である。

【図３】図１の半導体装置の製造工程中における要部断
面図である。

【図４】前図に続く図１に示す半導体装置の製造工程中
の要部断面図である。

【図５】図４に続く図１に示す半導体装置の製造工程中
の要部断面図である。

【図６】図５に続く図１に示す半導体装置の製造工程中
の要部断面図である。

【図７】図６に続く図１に示す半導体装置の製造工程中
の要部断面図である。

【図８】本発明によるゲート酸化膜の信頼性の向上をよ
り明確にするための実験結果であってゲート酸化膜電界
強度とゲート酸化膜累積欠陥密度との関係を示すグラフ
図である。

【図９】本発明の他の実施の形態である半導体装置のメ
モリセルにおける要部断面図である。

【図１０】本発明の他の実施の形態である半導体装置の
周辺回路領域における要部断面図である。

【図１１】本発明のさらに他の実施の形態である半導体
装置の要部断面図である。

【図１２】（ａ）〜（ｃ）は図１１の半導体装置を構成
する半導体基板の製造工程中における要部断面図であ
る。

【図１３】（ａ）および（ｂ）は、本発明者の実験結果
によって得られた半導体ウエハの平面図である。

【図１４】（ａ）および（ｂ）は、本発明者の実験結果
によって得られた半導体ウエハの平面図である。

【図１５】（ａ）および（ｂ）は、本発明者の実験結果
によって得られた半導体ウエハの平面図である。

【図１６】（ａ）〜（ｃ）は本発明者が本発明をするの
に検討した参考技術の説明図であって、ＣＺ法で育成し
たシリコン単結晶ウエハの欠陥分布を示す模式図であ
る。

【図１７】本発明者が本発明をするのに検討した参考技
術の説明図であって、横軸を結晶径方向位置とし縦軸を
Ｖ／Ｇとしたときの両者の関係（Ｖ／Ｇ曲線）および欠
陥分布を示す図表であり、Ｖ／Ｇ曲線の傾きが欠陥の発
生に及ぼす影響を示す説明図である。

【図１８】本発明者が本発明をするのに検討した参考技
術の説明図であって、横軸を結晶径方向位置とし縦軸を
Ｖ／Ｇとしたときの両者の関係（Ｖ／Ｇ曲線）および欠
陥分布を示す図表であり、Ｖ／Ｇ曲線のレベルが欠陥の
発生に及ぼす影響を示す説明図である。

【図１９】本発明者が本発明をするのに検討した参考技
術の説明図であって、横軸を結晶径方向位置とし縦軸を
Ｖ／Ｇとしたときの両者の関係（Ｖ／Ｇ曲線）および欠
陥分布を示す図表であり、軸方向全長にわたって欠陥の
発生を防止する場合を示す説明図である。

【符号の説明】

１半導体ウエハ１ｓ半導体基板２入出力回路領域３フェーズロックループ回路領域４命令キャッシュ回路領域５データキャッシュ回路領域６浮動小数点演算回路領域７バスインターフェス回路領域８入出力制御回路領域９中央演算回路領域１０演算制御回路領域１１キャッシュ制御回路領域１２その他の回路領域１３ＮＷ1,１３ＮＷ2 ｎウエル１３ＰＷ1,１３ＰＷ2 ｐウエル１４分離部１４ａ浅溝１４ｂ分離用絶縁膜１４Ａ分離部１５ｐｄ半導体領域１５ｐｄ1 低濃度領域１５ｐｄ2 高濃度領域１５ｎｄ1 低濃度領域１５ｎｄ2 高濃度領域１５ｄ3 シリサイド層１６ｉゲート絶縁膜（第１のゲート絶縁膜）１６ｉ1 ゲート絶縁膜（第１のゲート絶縁膜）１６ｉ2 ゲート絶縁膜（第２のゲート絶縁膜）１７導体膜１７ｇゲート電極１７ｇ1 導体膜１７ｇ2 シリサイド層１８サイドウォール１９Ｌ1 〜１９Ｌ5 配線２０ａ〜２０ｅ層間絶縁膜２１ａ〜２１ｅ接続孔２２ａ〜２２ｅプラグ２３表面保護膜２４ａ, ２４ｂフォトレジストパターン（第１、第２
のマスク）２５ｎｄ半導体領域２６キャップ絶縁膜２７ａ蓄積電極２７ｂ容量絶縁膜２７ｃプレート電極２８ｎｄ半導体領域２９ＳＯＩ基板２９ａ支持基板２９ｂ埋込絶縁膜２９ｃ半導体層２９ＡＷ半導体ウエハ２９ＣＷ半導体ウエハＢＰボンディングパッドＱＮ1,ＱＮ2,ＱＮ3 ｎチャネル型のＭＩＳ・ＦＥＴＱＰ1,ＱＰ2 ｐチャネル型のＭＩＳ・ＦＥＴＱメモリセル選択ＭＩＳ・ＦＥＴＣキャパシタＭＣメモリセルＢＬビット線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8242 (72)発明者神田隆行東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者川村雅雄東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者酒井哲東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5F048 AA07 AB01 AB06 AB07 AC03 AC10 BA00 BA01 BA16 BB05 BB08 BB11 BB13 BB16 BC05 BC06 BE03 BF02 BF06 BF07 BF12 BG12 BG14 DA25 5F058 BA01 BA05 BA06 BC02 BE03 BF55 BF63 BJ01 BJ10 5F083 AD22 GA06 GA24 JA32 JA39 JA55 KA03 NA02 PR21 PR44 PR47 PR48 ZA07

Claims

【特許請求の範囲】

【請求項１】ＣＯＰ、転位および酸化誘起積層欠陥領
域が素子特性から見て無いものとされる半導体基板上
に、厚さの異なるゲート絶縁膜を形成する工程を有する
ことを特徴とする半導体装置の製造方法。
【請求項２】（ａ）ＣＯＰ、転位および酸化誘起積層
欠陥領域が素子特性から見て無いものとされる半導体基
板に対して第１の酸化処理を施すことにより、前記半導
体基板上に第１のゲート絶縁膜を形成する工程、（ｂ）
前記第１のゲート絶縁膜上に、第２のゲート絶縁膜の形
成領域が露出されるマスクを形成した後、それをエッチ
ングマスクとしてマスクから露出する第１のゲート絶縁
膜を除去する工程、（ｃ）前記（ｂ）工程後、前記マス
クを除去した後、洗浄処理を施す工程、（ｄ）前記
（ｃ）工程後、前記半導体基板に第２の酸化処理または
化学気相堆積法による成膜処理を施すことにより、前記
半導体基板上において第１のゲート絶縁膜の除去領域
に、前記第１のゲート絶縁膜よりも薄い第２のゲート絶
縁膜を形成し、前記半導体基板上に厚さの異なるゲート
絶縁膜を形成する工程を有することを特徴とする半導体
装置の製造方法。
【請求項３】請求項１または２記載の半導体装置の製
造方法において、前記ＣＯＰが１立方センチメートルあ
たり１０⁵個以下で存在することを特徴とする半導体装
置の製造方法。
【請求項４】請求項１、２または３記載の半導体装置
の製造方法において、前記厚さの異なるゲート絶縁膜のうちの相対的に厚いゲ
ート絶縁膜の厚さが、１０nm以下であることを特徴とす
る半導体装置の製造方法。
【請求項５】ＣＯＰ、転位および酸化誘起積層欠陥領
域が素子特性から見て無いものとされる半導体基板上に
形成された厚さの異なるゲート絶縁膜を有する複数の電
界効果トランジスタを設けたことを特徴とする半導体装
置。
【請求項６】請求項５記載の半導体装置において、前
記ＣＯＰが１立方センチメートルあたり１０⁵個以下で
存在することを特徴とする半導体装置。
【請求項７】請求項５または６記載の半導体装置にお
いて、前記厚さの異なるゲート絶縁膜のうちの相対的に
厚いゲート絶縁膜の厚さが、１０nm以下であることを特
徴とする半導体装置。
【請求項８】半導体基板を構成する支持基板上に絶縁
膜を介して形成された半導体層上に厚さの異なるゲート
絶縁膜を設けている半導体装置であって、前記半導体層
は、ＣＯＰ、転位および酸化誘起積層欠陥領域が素子特
性から見て無いものとされることを特徴とする半導体装
置。
【請求項９】請求項５〜８のいずれか１項に記載の半
導体装置において、前記半導体基板に汚染元素を捕縛す
るゲッタリング能力を付加したことを特徴とする半導体
装置。