KR20030075463A - 부동체 효과를 제거하는 스태틱 랜덤 억세스 메모리 셀 및그 제조방법 - Google Patents
부동체 효과를 제거하는 스태틱 랜덤 억세스 메모리 셀 및그 제조방법 Download PDFInfo
- Publication number
- KR20030075463A KR20030075463A KR1020020014705A KR20020014705A KR20030075463A KR 20030075463 A KR20030075463 A KR 20030075463A KR 1020020014705 A KR1020020014705 A KR 1020020014705A KR 20020014705 A KR20020014705 A KR 20020014705A KR 20030075463 A KR20030075463 A KR 20030075463A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- conductivity type
- gate electrode
- word line
- active region
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 230000000694 effects Effects 0.000 title abstract description 8
- 230000003068 static effect Effects 0.000 title abstract description 6
- 238000000034 method Methods 0.000 claims abstract description 49
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims description 39
- 238000005468 ion implantation Methods 0.000 claims description 14
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 9
- 239000012212 insulator Substances 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 230000002035 prolonged effect Effects 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 46
- 210000000746 body region Anatomy 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910005881 NiSi 2 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
에스오아이(Silicon On Insulator; SOI) 웨이퍼를 사용할 경우 발생하는 부동체 효과(floating body effect)를 제거하는 스태틱 랜덤 억세스 메모리(Static Random Access Memory) 셀 및 그 제조방법이 제공된다. SRAM의 억세스 트랜지스터(access transistor)의 플로팅 되어 있는 바디를 활성영역을 연장하여 형성한 바디연장부에 의하여 드라이버 트랜지스터의 소오스 영역과 연결하여 부동체 효과를 방지한다. 바디연장부와 드라이버 트랜지스터의 소오스 영역 사이에 형성된 원하지 않는 PN 다이오드의 장벽을 연결하기 위하여 실리사이드를 형성하거나 또는 Vss 콘택을 과도식각하여 도전성 콘택플러그를 형성할 수 있다.
Description
본 발명은 스태틱 랜덤 억세스 메모리(Static Random Access Memory; 이하 SRAM이라 함) 셀 및 그 제조방법에 관한 것으로, 특히 에스오아이(Silicon On Insulator; SOI) 웨이퍼를 사용할 경우 발생하는 부동체 효과(floating body effect)를 방지하는 SRAM 셀 및 그 제조방법에 관한 것이다.
SRAM의 셀 구조는 두개의 인버터로 구성되어 있으며, 이들 인버터의 출력단들이 서로 크로스 커플된(cross-coupled) 플립-플랍(flip-flop) 구조를 갖고 있다. SRAM 셀에서는 정보의 저장을 위하여는 원칙적으로 네개의 트랜지스터만으로도 충분하지만 외부로부터 특정 셀을 선택할 수 있도록 두개의 트랜지스터를 추가로 연결한다. 이와 같은 SRAM 셀은 DRAM(Dynamic Random Access Memory)에서와는 달리전원이 인가되어 있는 한 플립-플랍의 피드백(feedback) 효과에 의해 리프레시(refresh) 동작이 없이도 스태틱(static)한 데이타의 보존이 가능하므로 스태틱 램(Static RAM)이라 부른다.
도 1은 종래기술에 의한 SRAM의 셀을 나타내는 회로도이다.
도 1를 참조하면, SRAM 셀은 2개의 억세스 트랜지스터(AT1, AT2), 2개의 풀 업(pull-up) 트랜지스터(PT1, PT2) 및 2개의 드라이버 트랜지스터(DT1, DT2) 로 구성되어 있다.
트랜지스터 PT1 및 DT1은 제1 인버터를 구성하고, 트랜지스터 PT2 및 DT2는 제2 인버터를 구성한다. 제1 및 제2 인버터는 2개의 노드 N1 및 노드 N2에서 교차접속 되어 있다.
트랜지스터 DT1 및 DT2의 소오스 영역은 접지라인 Vss에 접속되고, 트랜지스터 PT1 및 PT2의 소오스 영역은 전원라인 VDD에 접속되어 있다. 트랜지스터 AT1의 드레인은 비트라인 BL1에 접속되고, 트랜지스터 AT2의 드레인은 비트라인 BL2에 접속된다. 트랜지스터 AT1의 소오스 및 트랜지스터 AT2의 소오스는 각각 노드 N1 및 노드 N2에 접속되어 있다. 트랜지스터 AT1 및 AT2의 게이트 전극은 공통 워드라인 WL에 접속되어 있다.
첨부된 도 2은 종래기술에 의한 SRAM 메모리 셀을 나타내는 평면도이다.
기판에는 제1 활성영역(200a) 및 제2 활성영역(200b)을 정의하는 필드영역(210)이 형성되어 있다. 도면부호 A부분에서는 n형으로 고도핑 이온주입되어 n형의 이온주입된 활성영역(N+)이 형성되어 있고, 도면부호 B부분에는 p형으로고도핑 이온주입되어 p형의 이온주입된 활성영역(P+)이 형성되어 있다.
워드라인(220)은 상기 활성영역(200a)의 상부를 가로질러 트랜지스터 AT1, AT2의 게이트를 형성한다.
제1 게이트 전극(230a)은 상기 워드라인(220)과 수직하도록 배치되며, 상기 활성영역(200a, 200b)의 상부를 가로질러 트랜지스터 DT1 및 트랜지스터 PT1에 대한 게이트를 형성하며 이들 게이트를 연결한다. 제2 게이트 전극(230b)은 상기 제1 게이트 전극(230a)과 평행하도록 배치되며, 트랜지스터 DT2 및 트랜지스터 PT1에 대한 게이트를 형성하며 이들 게이트를 연결한다.
트랜지스터 AT1 및 트랜지스터 DT1 사이의 n형 이온주입 영역(N+)은 노드 N1이 된다. 노드 N1은 콘택 CT2a를 통하여 상호연결라인(도면에는 도시되어 있지 않음)에 연결되며, 상기 상호연결라인은 콘택 CT5a를 통하여 트랜지스터 PT1의 드레인과 연결되며, 콘택 CT3b를 통하여 트랜지스터 DT2 및 트랜지스터 PT2의 게이트와 연결된다.
트랜지스터 AT2 및 트랜지스터 DT2 사이의 n형 이온주입 영역(N+)은 노드 N2가 된다. 노드 N2는 콘택 CT2b를 통하여 상호연결라인(도면에는 도시되어 있지 않음)에 연결되며, 상기 상호연결라인은 콘택 CT5b를 통하여 트랜지스터 PT2의 드레인과 연결되며, 콘택 CT3a를 통하여 트랜지스터 DT1 및 트랜지스터 PT1의 게이트와 연결된다.
콘택 CT1a 및 CT1b은 각각 트랜지스터 AT1, AT2의 드레인을 각각의 비트라인(도면에는 도시되어 있지 않음)에 접속시키며, 콘택 CT4는 트랜지스터 PT1및 트랜지스터 PT2의 소오스를 전원라인 VDD(도면에는 도시되어 있지 않음)에 연결시키며, 콘택 CT6은 트랜지스터 DT1 및 트랜지스터 DT2의 소오스를 접지라인 Vss(도면에는 도시되어 있지 않음)에 연결시킨다.
한편, 반도체 집적회로의 고집적화, 고속화 및 저전력화 추세가 가속되면서, 절연층(insulator layer) 위에 단결정 실리콘(single crystal silicon layer)을 형성하고, 상기 실리콘 상에 단위소자를 집적하는 SOI(Silicon On Insulator) 기술이 주목 받고 있다.
첨부된 도 3은 종래기술에 의한 SOI 기판에 형성된 트랜지스터를 나타내는 단면도이다.
도 3을 참조하면, 지지기판(300) 상에 매립절연층(305) 및 상기 매립절연층(305) 상의 저도핑 p 도전형의 반도체층이 형성되어 있다. 상기 반도체층에 활성영역을 정의하는 필드영역(310)이 형성되어 있다. 상기 반도체층에는 소오스 및 드레인 영역(315)이 존재하며, 그 사이에는 바디(320)가 존재한다. 상기 바디(320) 상에는 게이트 절연막(325)을 사이에 두고 게이트 전극(330)이 형성되어 있다. 상기 게이트 전극(330) 측벽에는 게이트 스페이서(335)가 형성되어 있다.
SOI 웨이퍼를 이용하여 제조된 SOI 소자는 통상의 벌크(bulk) 웨이퍼를 이용하여 제조된 반도체소자에 비해 작은 접합 정전용량(junction capacitance)에 따른 고속화, 메모리소자에서 알파 입자(α-particle)에 의한 소프트에러(soft error) 감소 등의 장점을 가지고 있다.
그러나, SOI 구조는 부동체 효과(floating body effect)의 문제점을 가지고있는데, 부동체 효과는 디바이스의 본체가 고정 전위에 연결되어 있지 않아서 디바이스가 디바이스의 이력(history)에 기초하여 전하를 취하는 경우에 발생한다. 즉, 트랜지스터의 소오스 및 드레인 영역 모두가 하이 논리레벨 상태에 있는 경우, 바디 영역도 동일한 전압으로 충전된다. 그 후 트랜지스터의 소오스(또는 드레인)가 로우(low) 논리 레벨로 재빨리 변하면 소오스(또는 드레인) 영역과 바디 영역의 사이의 접합은 순방향으로 바이어스되어 기생 바이폴라 트랜지스터가 동작해 누설전류를 발생시킨다.
도 4a 및 도 4b는 모스 트랜지스터에서 바이폴라 트랜지스터가 작동하여 누설전류가 발생하는 것을 나타낸다.
도 4a를 참조하면, 억세스 트랜지스터가 오프(OFF) 상태임에도 불구하고 노드(Node)에 하이 신호를 저장한 상태에서, 비트라인 전압을 하이 상태로 충분한 시간(1μs 내지 100ms) 가한 후에 짧은 시간(1ns 내지 10ns)에 비트라인 전압을 로우로 진행했을 경우 부동체효과로 인하여 누설전류가 발생하는 것을 보여준다.
도 4b를 참조하면, 비트라인 동작전압에 대한 누설전류를 나타내는 그래프이다.
게이트 전극의 길이를 0.11μm로 하였으며, 10ms 정도 충분한 시간 동안 비트라인에 동작전압을 가한 후 5ns의 짧은 시간 동안에 비트라인 동작 전압을 로우 상태로 하였을 경우 전류가 상당 수준 흐르는 것을 알 수 있다.
이 경우 하이를 저장하는 셀 내의 데이타가 변환되는 오동작이 발생할 수 있어, SRAM 불량의 원인이 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, SOI 웨이퍼를 사용하는 모스 트랜지스터에서 플로팅 되어 있는 바디를 접지배선에 연결함으로써 부동체 효과를 방지하는 에스램 셀 및 그 제조방법을 제공하는데 목적이 있다.
도 1은 종래기술에 의한 SRAM의 메모리 셀을 나타내는 회로도,
도 2은 종래기술에 의한 SRAM 셀을 나타내는 평면도,
도 3은 종래기술에 의한 SOI 기판에 형성된 트랜지스터를 나타내는 단면도,
도 4a 및 도 4b는 모스 트랜지스터에서 바이폴라 트랜지스터가 작동하여 누설전류가 발생하는 것을 나타내는 도면,
도 5는 본 발명에 의한 SRAM 메모리 셀을 나타내는 회로도,
도 6a 내지 도 6c는 본 발명의 일실시예에 따른 SRAM의 셀을 나타내는 평면도들,
도 7a는 도 6a의 I-I' 라인을 취한 단면도,
도 7b는 도 6b의 Ⅱ-Ⅱ' 라인을 취한 단면도,
도 7c는 도 6c의 Ⅲ-Ⅲ' 라인을 취한 단면도,
도 8a 및 도 8b는 본 발명의 일실시예에서 워드라인에 +자 형상의 돌출부를 형성한 이유를 설명하는 부분 평면도들이다.
*도면의 주요 부분에 대한 부호의 설명
600a, 600b, 600c, 600d : 활성영역 610 : 필드영역
610, 630a, 630b : 제1 도전층 640a, 640b, 650, 660 : 제2 도전층
670 : 제3 도전층
AT : 억세스 트랜지스터 DT : 드라이버 트랜지스터
PT : 풀 업 트랜지스터 WL : 워드라인
BL : 비트라인 CT : 콘택플러그
N+ : n형 고도핑 영역 P+ : p형 고도핑 영역
B : 바디 영역
상기 목적을 달성하기 위한 본 발명의 에스램 셀은 지지기판, 상기 지지기판 상의 매립절연층 및 상기 매립절연층 상의 반도체층을 갖는 에스오아이 기판에 형성된다. 상기 반도체층의 소정영역에 형성되어 활성영역을 한정하는 필드영역이 형성되어 있으며, 상기 활성영역의 상부를 가로지르는 워드라인이 형성되어 있다. 상기 활성영역의 상부를 가로지르되, 상기 워드라인과 수직하도록 배치된 게이트 전극이 형성되어 있다. 상기 워드라인 및 상기 게이트 전극 사이의 활성영역에 형성된 제1 도전형의 노드 영역과 상기 게이트 전극과 인접하고 상기 노드 영역의 반대편에 위치한 활성영역에 형성된 제1 도전형의 소오스 영역이 형성되어 있다. 상기 워드라인과 교차하는 상기 활성영역으로부터 연장되어 상기 소오스 영역과 접속된 바디 연장부를 포함하되, 상기 바디 연장부는 상기 워드라인과 평행한 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 에스램 셀의 제조방법은 지지기판, 상기 지지기판 상의 매립절연층 및 상기 매립절연층 상의 반도체층을 갖는 에스오아이 기판에서 상기 반도체층의 소정영역에 형성되는 활성영역 및 상기 활성영역으로부터 연장되는 바디연장부를 한정하는 필드영역을 형성한다. 상기 활성영역의 상부를 가로지르며 상기 바디연장부와 평행한 워드라인을 형성하며, 상기 활성영역의 상부를 가로지르되, 상기 워드라인과 수직하도록 배치된 게이트 전극을 형성한다. 상기 워드라인, 상기 게이트 전극 및 상기 필드영역을 이온주입 마스크로 이용하여 상기 워드라인 및 게이트 전극 사이의 활성영역에 제1 도전형의 노드 영역을 형성하며, 상기 게이트 전극과 인접하고 상기 노드 영역의 반대편에 위치한 활성영역에는 상기 바디연장부와 연결되는 제1 도전형의 소오스 영역을 형성한다.
첨부된 도 5는 본 발명에 의한 SRAM 셀을 나타내는 회로도이다.
도 5에 도시된 본 발명에 의하여 형성된 SRAM 셀과 도 2에 도시된 종래기술에 의한 SRAM 셀을 비교하면 트랜지스터 AT1의 바디가 트랜지스터 DT1의 소오스와 연결되어 있으며, 트랜지스터 AT2의 바디가 트랜지스터 DT2의 소오스와 연결되어 있음을 알 수 있다.
구체적으로 살펴보면, 트랜지스터 PT1 및 트랜지스터 PT2는 변함이 없다. 즉, 각각의 풀 업 트랜지스터는 p형 트랜지스터로 소오스는 전원라인 VDD와 연결되어 있다. 트랜지스터 PT1의 드레인은 노드 N1과 연결되며, 트랜지스터 PT2의 드레인은 노드 N2와 연결된다. 트랜지스터 PT1의 게이트는 트랜지스터 DT1의 게이트 및 노드 N2에 연결되며, 트랜지스터 PT2의 게이트는 트랜지스터 DT2의 게이트 및 노드 N1에 연결되어 있다.
억세스 트랜지스터 AT1의 드레인은 비트라인 BL1과 연결되며 소오스는 노드 N1과 연결되어 있다. 유사하게, 억세스 트랜지스터 AT2의 드레인은 비트라인 BL2와연결되며 소오스는 노드 N2와 연결되어 있다. 억세스 트랜지스터 AT1 및 AT2의 게이트 전극은 모두 워드라인 WL과 연결되어 있다.
드라이버 트랜지스터 DT1의 드레인은 노드 N1과 연결되며, 게이트는 위에서 설명하였듯이 풀 업 트랜지스터 PT1의 게이트 및 노드 N2와 연결되어 있다. 유사하게, 드라이버 트랜지스터 DT2의 드레인은 노드 N2와 연결되며, 게이트는 위에서 설명하였듯이 풀 업 트랜지스터 PT2의 게이트 및 노드 N1과 연결되어 있다. 드라이버 트랜지스터 DT1 및 트랜지스터 DT2의 소오스는 모두 접지라인 Vss에 접속되어 있다.
본 발명은 종래기술과는 다르게 억세스 트랜지스터의 바디를 드라이버 트랜지스터의 소오스와 연결함으로써 억세스 트랜지스터의 바디가 플로팅 되었을 때 발생하는 바이폴라 트랜지스터의 누설전류를 억제할 수 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
첨부된 도 6a 내지 도 6d는 본 발명에 일실시예에 따른 SRAM의 셀을 나타내는 평면도이다. 도시된 셀은 상하좌우로 거울상으로 대칭되어 반복되게 형성된다.
도 6a는 소자분리, 제1 도전층 및 콘택플러그를 나타내는 평면도이다.
도 6a를 참조하면, 활성영역(600a, 600b, 600c, 600d)을 정의하는 필드영역(610)이 정의되어 있다. 활성영역은 n형 트랜지스터가 형성되는 제1 활성영역(600a), p형 트랜지스터가 형성되는 제2 활성영역(600b), 바디연장부(600c),및 바디 픽업 영역(600d)으로 구성되어 있다.
상기 활성영역 및 필드영역 상에는 제1 도전층(620, 630a, 630b)이 도시되어 있다. 제1 도전층은 워드라인(620) 및 게이트 전극(630a, 630b)을 구성한다.
워드라인(620)은 상기 제1 활성영역(600a)을 가로질러서 트랜지스터 AT1 및 트랜지스터 AT2에 대한 게이트를 형성한다. 주목할 점은 종래기술과 대비하여 상기 워드라인(620)은 종래기술과는 다르게 상하에 워드라인의 양 측벽으로부터 연장된 돌출부(621)를 가지는 +형상을 가지고 있는데, 이에 대하여는 후술하겠다. 또한, 상기 워드라인(620) 하부에는 상기 워드라인과 평행하게 활성영역으로 이루어진 바디연장부(600c)가 억세스 트랜지스터 AT1, AT2의 바디 영역(601a, 601b)과 드라이버 트랜지스터 DT1, DT2의 공통 소오스 영역(603)를 연결하기 위하여 형성되어 있다. 상기 바디연장부(600c)는 워드라인(620)의 폭보다 좁은 것이 바람직하다.
제1 게이트 전극(630a)은 상기 워드라인(620)과 수직하도록 배치되며, 상기 활성영역(600a, 600b)의 상부를 가로질러 트랜지스터 DT1 및 트랜지스터 PT1에 대한 게이트를 형성하며 이들 게이트를 연결한다. 제2 게이트 전극(630b)은 상기 제1 게이트 전극과 평행하도록 배치되며, 상기 활성영역(600a, 600b)을 가로질러 트랜지스터 DT2 및 트랜지스터 PT2의 게이트를 형성하며 이들 게이트를 연결한다.
제1 도전층이 형성된 후에는 상기 제1 도전층(620, 630a, 630b) 및 필드영역(610)을 이온주입 마스크로 하여 활성영역(600a, 600b, 600d)에 이온주입이 되어 있다. 도면부호 A부분에는 n형으로 고도핑 이온주입되어 n형 이온주입된 활성영역(도면에서 N+로 표시되어 있음)이 형성된다. 도면부호 B부분에는 p형으로고도핑 이온주입되어 p형 이온주입된 활성영역(도면에서 P+로 표시되어 있음)이 형성된다.
n형 이온주입된 활성영역(N+ 영역)으로는 상기 워드라인(620) 및 상기 제1 게이트 전극(630a) 사이의 제1 노드 영역(602a, N1), 상기 워드라인(620) 및 상기 제2 게이트 전극(630b)의 사이의 제2 노드 영역(602b, N2), 상기 제1 게이트 전극(630a) 및 상기 제2 게이트 전극(630b) 사이의 트랜지스터 DT1 및 트랜지스터 DT2의 공통 소오스 영역(603), 상기 워드라인(620)과 인접하고 상기 제1 노드 영역(N1)의 반대편에 인접한 트랜지스터 AT1의 제1 드레인 영역(604a), 상기 워드라인(620)과 인접하고 상기 제2 노드 영역(N2)의 반대편에 인접한 트랜지스터 AT2의 제2 드레인 영역(604b)이 있다.
p형 이온주입된 활성영역(P+ 영역)으로는 상기 제1 게이트 전극(630a) 및 상기 제2 게이트 전극(630b) 사이의 트랜지스터 PT1 및 트랜지스터 PT2의 공통 소오스 영역(605), 상기 제1 게이트 전극(630a)과 인접하고 상기 공통 소오스 영역(605)의 반대편에 위치한 트랜지스터 PT1의 제1 드레인 영역(606a), 상기 제2 게이트 전극(630b)과 인접하고 상기 공통 소오스 영역(605)의 반대편에 위치한 트랜지스터 PT2의 제2 드레인 영역(606b)이 있다. 주목할 점은 종래기술과 대비하여 상기 바디연장부(600c)와 연결된 p형 이온주입 영역인 바디 픽업 영역(600d)이 추가로 더 형성되어 있다.
그런데, 본 발명의 목적은 상기 억세스 트랜지스터 AT1, AT2의 바디영역(601a, 601b)과 상기 드라이버 트랜지스터 DT1, DT2의 공통 소오스영역(603)를 전기적으로 연결하는 것인데, 상기 바디연장부(600c)와 연결된 바디 픽업 영역(600d)과 드라이버 트랜지스터 DT1 및 DT2의 공통 소오스 영역(603) 사이에는 원하지 않는 PN 다이오드가 형성되어 있다. 즉, n형으로 이온주입된 공통 소오스 영역(603, N+ 영역)과 상기 바디연장부(600c)와 연결된 p형으로 이온주입된 바디 픽업 영역(600d, P+ 영역) 사이에 PN 다이오드가 형성되어 있는 것을 알 수 있다. 이 PN 다이오드는 억세스 트랜지스터의 바디 영역(601a, 601b)과 연결되는 바디 픽업 영역(600d)에서 공통 소오스 영역(600d)으로 전류 경로를 만드는데 있어서 장벽으로 작용한다. 다시말하면, PN 다이오드의 문턱 전압 이상에서만 전류 경로가 만들어지므로 장벽없이 전류경로를 갖게하는 추가적인 공정이 필요하게 된다. 이에 대하여는 후술하겠다.
상기 제1 도전층(620, 630a, 630b)을 포함하는 기판 전면에 층간절연막이 형성되고 상기 층간절연막을 관통하여 도전성 콘택플러그(이하 '콘택'이라 한다)가 형성되어 있다. 상기 콘택으로는 상기 트랜지스터 AT1의 제1 드레인 영역(604a)에 형성된 콘택 CT1a, 상기 트랜지스터 AT2의 제2 드레인 영역(604b)에 형성된 콘택 CT1b, 상기 제1 노드 영역(602a, N1)에 형성된 콘택 CT2a, 상기 제2 노드 영역(602b, N2)에 형성된 콘택 CT2b, 상기 제1 게이트 전극(630a)에 형성된 콘택 CT3a, 상기 제2 게이트 전극(630b)에 형성된 콘택 CT3b, 상기 트랜지스터 PT1 및 PT2의 공통 소오스 영역(605)에 형성된 CT4, 상기 트랜지스터 PT1의 제1 드레인 영역(606a)에 형성된 콘택 CT5a, 상기 트랜지스터 PT2의 제1 드레인 영역(606b)에 형성된 콘택5b, 상기 트랜지스터 DT1 및 DT2의 공통 소오스 영역(603)에 형성된 CT6가 있다.
도 6b는 상기 도 6a의 도면 상에 제2 도전층(640a, 640b, 650, 660)을 도시한 평면도이다. 상기 제2 도전층은 상호연결라인(640a, 640b), 전원라인 VDD(650), 접지라인 Vss(660)를 구성한다.
도 6a 및 도 6b를 참조하면, 제1 상호연결라인(640a)은 콘택 CT2a를 통하여 제1 노드 영역(602a, N1)과 연결되며, 콘택 CT5a를 통하여 트랜지스터 PT1의 제1 드레인 영역(606a)과 연결되며, 콘택 CT3b를 통하여 트랜지스터 DT2 및 트랜지스터 PT2의 게이트 전극(630b)과 연결된다. 유사하게 제2 상호연결라인(640b)은 콘택 CT2b를 통하여 제2 노드 영역(602b, N2)과 연결되며, 콘택 CT5b를 통하여 트랜지스터 PT2의 제2 드레인 영역(606b)과 연결되며, 콘택 CT3a를 통하여 트랜지스터 DT1 및 트랜지스터 PT1의 게이트 전극(630a)과 연결된다.
전원라인 VDD(650)는 트랜지스터 PT1 및 트랜지스터 PT2의 공통 소오스 영역(605)을 콘택 CT4를 통하여 전원전압과 연결한다.
접지라인 Vss(660)는 트랜지스터 DT1 및 트랜지스터 DT2의 공통 소오스 영역(603)을 CT6를 통하여 접지전원과 연결한다.
도 6c는 도 6b의 평면도에 제3 도전층인 비트라인(670a, 670b)을 나타내는 평면도이다.
도 6a, 도 6b 및 도 6c를 참조하면, 제1 비트라인(670a)은 콘택 CT1a을 통하여 트랜지스터 AT1의 제1 드레인 영역(604a)을 비트라인 전원에 접속시킨다. 유사하게 제2 비트라인(670b)은 콘택 CT1b을 통하여 트랜지스터 AT2의 제2 드레인 영역(604b)을 비트라인 전원에 접속시킨다.
첨부된 도 7a는 상기 도 6a의 I-I' 라인을 취한 단면도이며, 도 7b는 상기 도 6b의 Ⅱ-Ⅱ' 라인을 취한 단면도이며, 도 7c는 상기 도 6c의 Ⅲ-Ⅲ' 라인을 취한 단면도이다. 도 7a 내지 도 7c의 단면도는 이해의 편의를 위하여 억세스 트랜지스터 AT1, 드라이버 트랜지스터 DT1 및 워드라인 WL의 방향으로 절단하며, 도면부호는 도 6a 내지 도 6c와 중첩되는 부분은 동일한 도면부호를 사용한다. 또한 도 6a 내지 도 6c에서 꺽인 점은 도 7a 내지 도 7c에서 파선으로 도시한다.
도 7a를 참조하면, 도 6a의 Ⅰ-Ⅰ'라인을 취한 단면도로서 에스오아이 반도체기판에서 소자분리 공정, 제1 도전층 형성 및 콘택플러그 형성 공정까지 진행한 단면도이다.
에스오아이 기판은 지지기판(607), 상기 지지기판(607) 상의 매립절연층(609) 및 상기 매립절연층(609) 상의 저도핑 p 도전형의 반도체층을 포함한다.
상기 반도체층에 활성영역을 정의하는 필드영역(610)을 형성한다. 즉, 상기 반도체층을 식각하여 트렌치를 형성하고, 상기 트렌치를 충분히 채우는 절연물을 매립하고 화학기계적 연마하여 필드영역(610)을 형성한다.
다음으로, 상기 기판 전면에 게이트 절연막(612) 및 제1 도전층(620, 630a)을 형성하고 패터닝하여 워드라인(620), 트랜지스터 AT1의 게이트 전극(620) 및 트랜지스터 DT1의 게이트 전극(630a)을 형성한다. 상기 제1 도전층(620, 630a)은 도핑된 폴리사이드, 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN)로 구성된 일군에서 선택된 적어도 하나를 사용할 수 있다.
다음으로, 제1 도전층(620, 630a) 및 필드영역(610)을 이온주입 마스크로 하여 상기 활성영역에 저도핑 이온주입(632)을 실시할 수 있다.
다음으로, 기판 전면에 게이트 스페이서 절연막을 형성하고, 전면식각하여 상기 제1 도전층(620, 630a)의 측벽에 스페이서(634)를 형성할 수 있다.
다음으로, 감광막 패턴(도면에는 도시되어 있지 않음)을 이온주입 마스크로 이용하여 고도핑으로 이온주입하여 n형 이온주입된 활성 영역(602a, 603, 604a)을 형성한다. n형 이온주입된 활성영역으로는 제1 노드 영역(602a), 트랜지스터 DT1의 공통 소오스 영역(603), 트랜지스터 AT1의 제1 드레인 영역(604a)이 도시되어 있다.
다음으로, 감광막 패턴(도면에는 도시되어 있지 않음)을 이온주입 마스크를 이용하여 고도핑으로 p형 이온주입된 바디 픽업 영역(600d)을 형성한다. 도 6a 및 도 7a를 참조하면, 상기 억세스 트랜지스터 AT1의 바디영역(601a)은 상기 워드라인(620) WL의 하부에 형성된 바디연장부(600c)를 통하여 고도핑으로 이온주입된 p형 바디 픽업 영역(600d)과 연결된다. 상기 p형 바디 픽업 영역(600d)은 이미 형성된 트랜지스터 DT1의 공통 소오스 영역(603)과 PN 다이오드를 형성한다. 상술하였듯이 상기 다이오드는 문턱전압을 갖으므로 장벽없는 전류경로를 형성하는 것이 필요하다.
다음으로, 상기 기판에 살리사이드 공정을 진행하여 실리사이드층(636)을 형성할 수 있다. 기판에 Ti, Co 및 Ni로 구성된 금속물질 중에서 하나를 증착한 후에 급속열처리(RTP, Rapid Thermal Annealing) 방법 또는 로(furnace)를 이용한 열처리를 실시할 수 있다. 상기 열처리에 의하여 상기 필드영역(610) 및 상기 스페이서(634) 상에 있는 금속물질은 실리사이드 반응을 일으키지 않으나, 상기 활성영역(602a, 603, 604a) 및 상기 제1 도전층(620, 630a) 상에 있는 금속물질은 활성영역 및 제1 도전층과 실리사이드화 하여 TiSi2,CoSi2,NiSi2중에서 하나인 실리사이드를 형성한다. 상기 열처리가 완료된 반도체 기판에 황산(H2SO4)과 과수(H2O2) 혼합용액으로 세정 공정을 진행함으로써 실리사이드화 반응을 일으키지 않았던 금속물질을 제거한다. 상기 실리사이드(636)는 낮은 저항과 캐패시턴스를 얻어 소자의 속도를 빠르게 하기 위하여 사용되는데, 본 발명에서는 상술한 문턱전압을 갖는 PN 다이오드를 장벽없이 도전되게 하는 역할도 수행하게 된다.
다음으로, 기판 전면에 층간절연막(638)을 형성하고, 평탄화 공정을 진행한다.이어서, 상기 층간절연막(638)을 관통하여 상기 반도체기판의 활성영역과 연결되는 콘택홀을 형성하고, 도전성 물질로 콘택 CT1a, 콘택 CT2a, 콘택 CT6를 형성한다. 주목할 점은 상기 콘택홀을 형성할 때, 상술한 PN 다이오드 영역이 과식각되게 할 수 있다. 이어서 콘택홀을 도전물질로 채우면, 상술한 문턱전압을 갖는 PN 다이오드는 상기 콘택 CT6에서 콘택홀을 채운 도전물질에 의하여 장벽없이 도전되게 할 수 있다.
도 7b를 참조하면, 콘택을 포함하는 기판 전면에 제2 도전층을 형성하고 패터닝하여 접지라인(660), 상호연결라인(640a, 640b)를 형성한다.
도 7c를 참조하면, 상기 제2 도전층(640a, 640b, 660)을 포함하는 기판 전면에 제2 층간절연막(665)을 형성하고, 콘택 CT1a를 형성한다.
다음으로 상기 콘택 CT1a을 포함하는 기판 전면에 제3 도전층을 형성하고 패터닝하여 제1 비트라인(670a)을 형성한다.
도 8a 및 도 8b는 본 발명의 실시예에서 워드라인에 +자 형상으로 돌출부를 형성한 이유를 설명하는 부분 평면도이다.
도 8a 는 워드라인을 종래와 같이 직선으로 했을 경우 오정렬에 의하여 워드라인이 상부로 이동한 경우의 평면도이다. 워드라인의 오정렬로 인하여 활성영역간에 연결되면 이후의 실리사이드 공정에서 전류경로가 형성되어 접지라인 Vss로 누설전류가 증가하여 불량을 유발하게 된다. 오정렬을 방지하기 위하여 워드라인의 폭(width)를 넓히는 방법도 있지만 소자의 집적화에는 바람직하지 않다.
도 8b 는 워드라인의 양 측벽으로부터 연장된 돌출부를 형성할 경우에, 상기과 같은 오정렬이 발생한 경우의 평면도이다. 비록 오정렬이 발생하였음에도 불구하고 워드라인의 하단부에 형성된 돌출부에 의하여 누설전류를 예방할 수 있다. 마찬가지로 하부로 이동하는 오정렬이 발생한 경우에는 워드라인의 상단부에 형성된 돌출부에 의하여 누설전류를 예방할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 에스오아이 반도체기판에서 형성한 에스램 셀에 있어서, 억세스 트랜지스터의 바디영역을 활성영역을 연장한 바디연장부를 통하여 드라이버 트랜지스터의 소오스와 연결시켜 부동체 효과를 제거할 수 있다.
또한, 본 발명은 워드라인 하부에 바디 연장부를 형성함으로써 셀 면적의 증가없이 억세스 트랜지스터의 바디와 드라이버 트랜지스터의 소오스를 연결할 수 있다.
Claims (42)
- 지지기판, 상기 지지기판 상의 매립절연층 및 상기 매립절연층 상의 반도체층을 갖는 에스오아이 기판에 형성된 에스램 셀에 있어서,상기 반도체층의 소정영역에 형성되어 활성영역을 한정하는 필드영역;상기 활성영역의 상부를 가로지르는 워드라인;상기 활성영역의 상부를 가로지르되, 상기 워드라인과 수직하도록 배치된 게이트 전극;상기 워드라인 및 상기 게이트 전극 사이의 활성영역에 형성된 제1 도전형의 노드 영역;상기 게이트 전극과 인접하고 상기 노드 영역의 반대편에 위치한 활성영역에 형성된 제1 도전형의 소오스 영역; 및상기 워드라인과 교차하는 상기 활성영역으로부터 연장되어 상기 소오스 영역과 접속된 바디 연장부를 포함하되, 상기 바디 연장부는 상기 워드라인과 평행한 것을 특징으로 하는 에스램 셀.
- 제 1 항에 있어서,상기 제1 도전형은 n형인 것을 특징으로 하는 에스램 셀.
- 제 1 항에 있어서,상기 바디연장부는 상기 제1 도전형 소오스 영역과 접촉하는 제2 도전형의 바디 픽업 영역을 포함하되, 상기 바디 픽업 영역은 상기 워드라인의 일측면에 위치하는 것을 특징으로 하는 에스램 셀.
- 제 3 항에 있어서,상기 제1 도전형 소오스 영역과 제2 도전형 바디 픽업 영역 사이를 연결하는 실리사이드층을 더 포함하는 것을 특징으로 하는 에스램 셀.
- 제 3 항에 있어서,상기 제1 도전형 소오스 영역과 제2 도전형 바디 픽업 영역 사이를 연결하는 도전성 콘택 플러그를 더 포함하되, 상기 도전성 콘택 플러그는 접지라인(Vss)과 연결되는 것을 특징으로 하는 에스램 셀.
- 제 3 항에 있어서,상기 제2 도전형은 p형인 것을 특징으로 하는 에스램 셀.
- 제 1 항에 있어서,상기 바디 연장부의 폭은 상기 워드라인의 폭보다 좁은 것을 특징으로 하는 에스램 셀.
- 제 1 항에 있어서,상기 워드라인의 양 측벽으로부터 연장된 돌출부들을 더 포함하되, 상기 돌출부들은 각각 상기 바디 연장부의 양 옆에 위치하는 것을 특징으로 하는 에스램 셀.
- 제 1 항에 있어서,상기 워드라인과 인접하고 상기 노드 영역의 반대편에 위치한 활성영역에 형성된 제1 도전형의 드레인 영역; 및상기 드레인 영역과 연결되는 비트라인을 더 포함하는 것을 특징으로 하는 에스램 셀.
- 지지기판, 상기 지지기판 상의 매립절연층 및 상기 매립절연층 상의 반도체층을 갖는 에스오아이 기판에 형성된 에스램 셀에 있어서,상기 반도체층의 소정영역에 형성되어 제1 및 제2 활성영역을 한정하는 필드영역;상기 제1 활성영역의 상부를 가로지르는 일직선의 워드라인;상기 제1 활성영역 및 상기 제2 활성영역의 상부를 가로지르되, 상기 워드라인과 수직하도록 배치된 제1 게이트 전극;상기 제1 활성영역 및 상기 제2 활성영역의 상부를 가로지르되, 상기 제1 게이트 전극과 평행하도록 배치된 제2 게이트 전극;상기 워드라인 및 상기 제1 게이트 전극 사이의 제1 활성영역에 형성된 제1 도전형의 제1 노드 영역;상기 워드라인 및 상기 제2 게이트 전극 사이의 제1 활성영역에 형성된 제1 도전형의 제2 노드 영역;상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이의 제1 활성영역에 형성된 제1 도전형의 공통 소오스 영역;상기 워드라인과 교차하는 제1 활성영역으로부터 연장되어 상기 워드라인의 하부과 평행하도록 배치되되 상기 제1 도전형 공통 소오스 영역과 연결된 바디 연장부를 포함하는 에스램 셀.
- 제 10 항에 있어서,상기 제1 도전형은 n형인 것을 특징으로 하는 에스램 셀.
- 제 10 항에 있어서,상기 바디 연장부는 상기 제1 도전형 공통 소오스 영역과 접촉하는 제2 도전형의 바디 픽업 영역을 포함하되, 상기 바디 픽업 영역은 상기 워드라인의 일측면에 위치하는 것을 특징으로 하는 에스램 셀.
- 제 12 항에 있어서,상기 제1 도전형 소오스 영역과 제2 도전형 바디 픽업 영역 사이를 연결하는실리사이드층을 더 포함하는 것을 특징으로 하는 에스램 셀.
- 제 12 항에 있어서,상기 제1 도전형 소오스 영역과 제2 도전형 바디 픽업 영역 사이를 연결하는 도전성 콘택 플러그를 더 포함하되, 상기 도전성 콘택 플러그는 접지라인(Vss)과 연결되는 것을 특징으로 하는 에스램 셀.
- 제 12 항에 있어서,상기 제2 도전형은 p형인 것을 특징으로 하는 에스램 셀.
- 제 10 항에 있어서,상기 바디 연장부의 폭은 상기 워드라인의 폭보다 좁은 것을 특징으로 하는 에스램 셀.
- 제 10 항에 있어서,상기 워드라인의 양 측벽으로부터 연장된 돌출부들 더 포함하되, 상기 돌출부들은 각각 상기 바디 연장부의 양 옆에 위치하는 것을 특징으로 하는 에스램 셀.
- 제 10 항에 있어서,상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이의 제2 활성영역에 형성된 제2 도전형 공통 소오스 영역; 및상기 제1 게이트 전극과 인접하고 상기 제2 도전형 공통 소오스 영역의 반대편에 위치한 제2 활성영역에 형성된 제2 도전형의 제1 드레인 영역; 및상기 제2 게이트 전극과 인접하고 상기 제2 도전형 공통 소오스 영역의 반대편에 위치한 제2 활성영역에 형성된 제2 도전형의 제2 드레인 영역을 더 포함하는 것을 특징으로 하는 에스램 셀.
- 제 18 항에 있어서,상기 제2 도전형 공통 소오스 영역과 연결되는 전원라인(VDD)을 더 포함하는 것을 특징으로 하는 에스램 셀.
- 제 18 항에 있어서,상기 제1 노드영역, 상기 제2 도전형의 제1 드레인 영역, 및 상기 제2 게이트 전극을 연결하는 제1 상호연결라인; 및상기 제2 노드영역, 상기 제2 도전형의 제2 드레인 영역, 및 상기 제1 게이트 전극을 연결하는 제2 상호연결라인을 더 포함하는 것을 특징으로 하는 에스램 셀.
- 제 10 항에 있어서,상기 워드라인과 인접하고 상기 제1 노드 영역의 반대편에 위치한 제1 활성영역에 형성된 제1 도전형의 제1 드레인 영역;상기 워드라인과 인접하고 상기 제2 노드 영역의 반대편에 위치한 제1 활성영역에 형성된 제1 도전형의 제2 드레인 영역;상기 제1 도전형의 제1 드레인 영역과 연결되는 제1 비트라인; 및상기 제1 도전형의 제2 드레인 영역과 연결되는 제2 비트라인을 더 포함하는 것을 특징으로 하는 에스램 셀.
- 지지기판, 상기 지지기판 상의 매립절연층 및 상기 매립절연층 상의 반도체층을 갖는 에스오아이 기판에 형성된 에스램 셀의 제조방법에 있어서,상기 반도체층의 소정영역에 형성되는 활성영역 및 상기 활성영역으로부터 연장된 바디연장부를 한정하는 필드영역을 형성하는 단계;상기 활성영역의 상부를 가로지르며 상기 바디연장부와 평행한 워드라인을 형성하는 단계;상기 활성영역의 상부를 가로지르되, 상기 워드라인과 수직하도록 배치된 게이트 전극을 형성하는 단계; 및상기 워드라인, 상기 게이트 전극 및 상기 필드영역을 이온주입 마스크로 이용하여 상기 워드라인 및 게이트 전극 사이의 활성영역에 제1 도전형의 노드 영역을 형성하며, 상기 게이트 전극과 인접하고 상기 노드 영역의 반대편에 위치한 활성영역에는 상기 바디연장부와 연결되는 제1 도전형의 소오스 영역을 형성하는 단계를 포함하는 에스램 셀의 제조방법.
- 제 22 항에 있어서,상기 제1 도전형은 n형으로 형성하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 제 22 항에 있어서,상기 바디 연장부와 상기 제1 도전형의 소오스 영역과 접촉하며, 상기 워드라인의 일측면에 위치하는 제2 도전형의 바디 픽업 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 제 24 항에 있어서,상기 제1 도전형의 소오스 영역 및 상기 제2 도전형의 바디 픽업 영역 상에 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 제 24 항에 있어서,상기 제1 도전형의 소오스 영역 및 상기 제2 도전형의 바디 픽업 영역을 과식각하여 도전성 콘택 플러그를 형성하는 단계; 및상기 도전성 콘택 플러그를 연결하는 접지라인(Vss)을 형성하는 단계를 더 포함하는 에스램 셀의 제조방법.
- 제 24 항에 있어서,상기 제2 도전형은 p형으로 형성하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 제 22 항에 있어서,상기 바디 연장부의 폭은 상기 워드라인의 폭보다 좁게 형성하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 제 22 항에 있어서,상기 워드라인의 양 측벽으로부터 연장된 돌출부를 더 형성하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 제 22 항에 있어서,상기 워드라인과 인접하고 상기 노드 영역의 반대편에 위치한 활성영역에 제1 도전형으로 이온주입하여 드레인 영역을 형성하는 단계; 및상기 드레인 영역과 연결되는 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 지지기판, 상기 지지기판 상의 매립절연층 및 상기 매립절연층 상의 반도체층을 갖는 에스오아이 기판에 형성하는 에스램 셀의 제조방법에 있어서,상기 반도체층의 소정영역에 제1 활성영역, 제2 활성영역 및 상기 제1 활성영역으로부터 연장되는 바디연장부를 한정하는 필드영역을 형성하는 단계;상기 제1 활성영역의 상부를 가로지르며 상기 바디연장부와 평행한 워드라인을 형성하는 단계;상기 제1 활성영역 및 상기 제2 활성영역의 상부를 가로지르되, 상기 워드라인과 수직하도록 제1 게이트 전극을 형성하는 단계;상기 제1 활성영역 및 상기 상기 제2 활성영역의 상부를 가로지르되, 상기 제1 게이트 전극과 평행하도록 제2 게이트 전극을 형성하는 단계;상기 워드라인, 상기 제1 게이트 전극, 상기 제2 게이트 전극 및 필드영역을 이온주입 마스크로 이용하여 상기 워드라인 및 제1 게이트 전극 사이의 제1 활성영역에제1 도전형의 제1 노드 영역을 형성하며, 상기 워드라인 및 상기 제2 게이트 전극 사이의 제1 활성영역에 제1 도전형의 제2 노드 영역을 형성하며, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이의 제1 활성영역에 제1 도전형의 공통 소오스 영역을 형성하는 단계를 포함하는 에스램 셀의 제조방법.
- 제 31 항에 있어서,상기 제1 도전형은 n형으로 형성하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 제 31 항에 있어서,상기 바디 연장부와 상기 제1 도전형 공통 소오스 영역과 접촉하는 제2 도전형의 바디 픽업 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 제 33 항에 있어서,상기 제1 도전형의 소오스 영역 및 상기 제2 도전형의 바디 픽업 영역 상에 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 제 33 항에 있어서,상기 제1 도전형의 소오스 영역 및 상기 제2 도전형의 바디 픽업 영역을 과식각하여 도전성 콘택 플러그를 형성하는 단계; 및상기 도전성 콘택 플러그를 연결하는 접지라인(Vss)을 형성하는 단계를 더 포함하는 에스램 셀의 제조방법.
- 제 33 항에 있어서,상기 제2 도전형은 p형으로 형성하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 제 31 항에 있어서,상기 바디 연장부의 폭은 상기 워드라인의 폭보다 좁게 형성하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 제 31 항에 있어서,상기 워드라인의 양 측벽으로부터 연장된 돌출부들을 더 형성하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 제 31 항에 있어서,상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이의 제2 활성영역에 형성된 제2 도전형 공통 소오스 영역을 형성하는 단계;상기 제1 게이트 전극과 인접하고 상기 제2 도전형 공통 소오스 영역의 반대편에 위치한 제2 활성영역에 형성된 제2 도전형의 제1 드레인 영역을 형성하는 단계; 및상기 제2 게이트 전극과 인접하고 상기 제2 도전형 공통 소오스 영역의 반대편에 위치한 제2 활성영역에 형성된 제2 도전형의 제2 드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 제 39 항에 있어서,상기 제2 도전형 공통 소오스 영역과 연결되는 전원라인(VDD)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 제 39 항에 있어서,상기 제1 노드영역, 상기 제2 도전형의 제1 드레인 영역, 및 상기 제2 게이트 전극을 연결하는 제1 상호연결라인을 형성하는 단계; 및상기 제2 노드영역, 상기 제2 도전형의 제2 드레인 영역, 및 상기 제1 게이트 전극을 연결하는 제2 상호연결라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 제 39 항에 있어서,상기 워드라인과 인접하고 상기 제1 노드 영역의 반대편에 위치한 활성영역에 형성된 제1 도전형의 제1 드레인 영역을 형성하는 단계;상기 워드라인과 인접하고 상기 제2 노드 영역의 반대편에 위치한 활성영역에 형성된 제1 도전형의 제2 드레인 영역을 형성하는 단계;상기 제1 도전형의 제1 드레인 영역과 연결되는 제1 비트라인을 형성하는 단계; 및상기 제2 도전형의 제2 드레인 영역과 연결되는 제2 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0014705A KR100487521B1 (ko) | 2002-03-19 | 2002-03-19 | 부동체 효과를 제거하는 스태틱 랜덤 억세스 메모리 셀 및그 제조방법 |
| JP2003067914A JP4509485B2 (ja) | 2002-03-19 | 2003-03-13 | Ｓｒａｍセル |
| US10/388,353 US7105900B2 (en) | 2002-03-19 | 2003-03-13 | Reduced floating body effect static random access memory cells and methods for fabricating the same |
| DE10312149A DE10312149B4 (de) | 2002-03-19 | 2003-03-17 | SRAM-Zelle auf SOI-Substrat und Herstellungsverfahren |
| US11/428,911 US7410843B2 (en) | 2002-03-19 | 2006-07-06 | Methods for fabricating reduced floating body effect static random access memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0014705A KR100487521B1 (ko) | 2002-03-19 | 2002-03-19 | 부동체 효과를 제거하는 스태틱 랜덤 억세스 메모리 셀 및그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030075463A true KR20030075463A (ko) | 2003-09-26 |
| KR100487521B1 KR100487521B1 (ko) | 2005-05-03 |
Family
ID=28450039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0014705A KR100487521B1 (ko) | 2002-03-19 | 2002-03-19 | 부동체 효과를 제거하는 스태틱 랜덤 억세스 메모리 셀 및그 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7105900B2 (ko) |
| JP (1) | JP4509485B2 (ko) |
| KR (1) | KR100487521B1 (ko) |
| DE (1) | DE10312149B4 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8154910B2 (en) | 2009-01-30 | 2012-04-10 | Samsung Electronics Co., Ltd. | Full CMOS SRAM |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4342970B2 (ja) | 2004-02-02 | 2009-10-14 | 株式会社東芝 | 半導体メモリ装置及びその製造方法 |
| JP4459655B2 (ja) * | 2004-02-27 | 2010-04-28 | セイコーインスツル株式会社 | 半導体集積回路装置 |
| US7161827B2 (en) * | 2005-01-12 | 2007-01-09 | Freescale Semiconductor, Inc. | SRAM having improved cell stability and method therefor |
| JP2007287959A (ja) * | 2006-04-18 | 2007-11-01 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2010282411A (ja) * | 2009-06-04 | 2010-12-16 | Renesas Electronics Corp | 半導体集積回路、半導体集積回路の内部状態退避回復方法 |
| WO2011111754A1 (ja) * | 2010-03-09 | 2011-09-15 | 大学共同利用機関法人 高エネルギー加速器研究機構 | 半導体装置及び半導体装置の製造方法 |
| US10128253B2 (en) | 2016-01-29 | 2018-11-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Two-port SRAM structure |
| KR102321807B1 (ko) * | 2017-08-22 | 2021-11-08 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| KR20220128040A (ko) * | 2021-03-12 | 2022-09-20 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170528A (ja) * | 1988-12-23 | 1990-07-02 | Toshiba Corp | 半導体装置の製造方法 |
| US5206533A (en) * | 1991-06-24 | 1993-04-27 | Texas Instruments Incorporated | Transistor device with resistive coupling |
| US5477414A (en) * | 1993-05-03 | 1995-12-19 | Xilinx, Inc. | ESD protection circuit |
| JP3514500B2 (ja) * | 1994-01-28 | 2004-03-31 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| JPH0870050A (ja) * | 1994-08-29 | 1996-03-12 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
| JPH08222710A (ja) * | 1995-02-17 | 1996-08-30 | Mitsubishi Electric Corp | 半導体装置 |
| JP3675886B2 (ja) * | 1995-03-17 | 2005-07-27 | 株式会社半導体エネルギー研究所 | 薄膜半導体デバイスの作製方法 |
| KR100230426B1 (ko) * | 1996-06-29 | 1999-11-15 | 윤종용 | 집적도가 향상된 스태틱 랜덤 억세스 메모리장치 |
| US6133608A (en) * | 1997-04-23 | 2000-10-17 | International Business Machines Corporation | SOI-body selective link method and apparatus |
| US6271542B1 (en) * | 1997-12-08 | 2001-08-07 | International Business Machines Corporation | Merged logic and memory combining thin film and bulk Si transistors |
| US5943258A (en) * | 1997-12-24 | 1999-08-24 | Texas Instruments Incorporated | Memory with storage cells having SOI drive and access transistors with tied floating body connections |
| US6172899B1 (en) * | 1998-05-08 | 2001-01-09 | Micron Technology. Inc. | Static-random-access-memory cell |
| JP2000022160A (ja) * | 1998-07-06 | 2000-01-21 | Hitachi Ltd | 半導体集積回路及びその製造方法 |
| KR100265772B1 (ko) * | 1998-07-22 | 2000-10-02 | 윤종용 | 반도체 장치의 배선구조 및 그 제조방법 |
| KR100505619B1 (ko) * | 1998-09-29 | 2005-09-26 | 삼성전자주식회사 | 반도체소자의정전하방전회로,그구조체및그구조체의제조방법 |
| US20030132452A1 (en) * | 1999-09-20 | 2003-07-17 | Masatada Boriuchi | Semiconductor device and method of producing the same |
| KR100343288B1 (ko) | 1999-10-25 | 2002-07-15 | 윤종용 | 에스오아이 모스 트랜지스터의 플로팅 바디 효과를제거하기 위한 에스오아이 반도체 집적회로 및 그 제조방법 |
| JP2001127270A (ja) * | 1999-10-27 | 2001-05-11 | Nec Corp | 半導体装置及びその製造方法 |
| JP2001176964A (ja) * | 1999-12-16 | 2001-06-29 | Mitsubishi Electric Corp | 半導体装置および半導体装置製造方法 |
| KR20010062608A (ko) * | 1999-12-23 | 2001-07-07 | 윌리엄 비. 켐플러 | 다이나믹 임계 전압 6ｔ ｓｒａｍ 셀 |
| US6417032B1 (en) * | 2000-04-11 | 2002-07-09 | Taiwan Semiconductor Manufacturing Company | Method of forming cross strapped Vss layout for full CMOS SRAM cell |
| US6624459B1 (en) * | 2000-04-12 | 2003-09-23 | International Business Machines Corp. | Silicon on insulator field effect transistors having shared body contact |
| US20020112137A1 (en) * | 2000-12-31 | 2002-08-15 | Texas Instruments Incorporated | Partial trench body ties in sram cell |
| KR100456526B1 (ko) * | 2001-05-22 | 2004-11-09 | 삼성전자주식회사 | 식각저지막을 갖는 에스오아이 기판, 그 제조방법, 그위에 제작된 에스오아이 집적회로 및 그것을 사용하여에스오아이 집적회로를 제조하는 방법 |
| US6590800B2 (en) * | 2001-06-15 | 2003-07-08 | Augustine Wei-Chun Chang | Schottky diode static random access memory (DSRAM) device, a method for making same, and CFET based DTL |
| JP3845272B2 (ja) * | 2001-06-19 | 2006-11-15 | シャープ株式会社 | Ｓｒａｍ及びその製造方法 |
| JP2003179165A (ja) * | 2001-12-12 | 2003-06-27 | Seiko Epson Corp | 半導体装置、メモリシステムおよび電子機器 |
| US20030123279A1 (en) * | 2002-01-03 | 2003-07-03 | International Business Machines Corporation | Silicon-on-insulator SRAM cells with increased stability and yield |
| US6593630B1 (en) * | 2002-01-31 | 2003-07-15 | Texas Instruments Incorporated | Memory cell with reduced coupling between pass transistor and drive transistor bodies and method |
| JP2004119644A (ja) * | 2002-09-26 | 2004-04-15 | Renesas Technology Corp | 半導体装置の製造方法及び半導体装置 |
| US6873015B2 (en) * | 2002-10-02 | 2005-03-29 | Micron Technology, Inc. | Semiconductor constructions comprising three-dimensional thin film transistor devices and resistors |
| US7118970B2 (en) * | 2004-06-22 | 2006-10-10 | Cree, Inc. | Methods of fabricating silicon carbide devices with hybrid well regions |
-
2002
- 2002-03-19 KR KR10-2002-0014705A patent/KR100487521B1/ko not_active IP Right Cessation
-
2003
- 2003-03-13 JP JP2003067914A patent/JP4509485B2/ja not_active Expired - Fee Related
- 2003-03-13 US US10/388,353 patent/US7105900B2/en not_active Expired - Fee Related
- 2003-03-17 DE DE10312149A patent/DE10312149B4/de not_active Expired - Fee Related
-
2006
- 2006-07-06 US US11/428,911 patent/US7410843B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8154910B2 (en) | 2009-01-30 | 2012-04-10 | Samsung Electronics Co., Ltd. | Full CMOS SRAM |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4509485B2 (ja) | 2010-07-21 |
| US7105900B2 (en) | 2006-09-12 |
| US20040238892A1 (en) | 2004-12-02 |
| US20060246605A1 (en) | 2006-11-02 |
| KR100487521B1 (ko) | 2005-05-03 |
| DE10312149B4 (de) | 2010-05-06 |
| US7410843B2 (en) | 2008-08-12 |
| DE10312149A1 (de) | 2003-10-16 |
| JP2003282738A (ja) | 2003-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8809187B2 (en) | Body contacts for FET in SOI SRAM array | |
| US6946704B2 (en) | Semiconductor memory cell and method of forming same | |
| US8653630B2 (en) | Layout for multiple-Fin SRAM cell | |
| US7410843B2 (en) | Methods for fabricating reduced floating body effect static random access memory cells | |
| KR100447030B1 (ko) | 웰 바이어스 전압을 인가할 수 있는 반도체 소자 및 그제조방법 | |
| KR100467027B1 (ko) | 수직 트랜지스터로 구성된 에스램 소자 및 그 제조방법 | |
| KR100292943B1 (ko) | 디램장치의제조방법 | |
| JP2002329798A (ja) | 半導体装置 | |
| TWI502586B (zh) | 記憶體單元、記憶體裝置及包含有該記憶體裝置的積體電路 | |
| US6690038B1 (en) | Thyristor-based device over substrate surface | |
| US7045864B2 (en) | Semiconductor integrated circuit device | |
| KR100979235B1 (ko) | 상변화 기억 소자 및 그의 제조방법 | |
| US6563177B2 (en) | Semiconductor memory device having a trench and a gate electrode vertically formed on a wall of the trench | |
| US11424339B2 (en) | Integrated chip and method of forming thereof | |
| JP3751796B2 (ja) | 半導体集積回路装置の製造方法 | |
| KR100384782B1 (ko) | 에스램의 제조방법 | |
| KR100321158B1 (ko) | 게이트 전극 사이의 불순물 확산을 감소시키기 위한ｓｒａｍ 소자의 제조 방법 | |
| KR20050024099A (ko) | 에스램 소자의 제조방법 및 그에 의해 제조된 에스램 소자 | |
| KR100237750B1 (ko) | 에스램 셀 제조 방법 | |
| KR20010058207A (ko) | 듀얼 게이트 전극 사이의 불순물 확산을 방지하기 위한ｓｒａｍ 소자의 제조 방법 | |
| KR20060072253A (ko) | 씨모스 트랜지스터를 채택하는 반도체 소자들 및 그제조방법들 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110405 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |