JPH08125184A - セルストラクチャを有するパワー半導体素子およびその製造方法 - Google Patents

セルストラクチャを有するパワー半導体素子およびその製造方法

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JPH08125184A
JPH08125184A JP7254022A JP25402295A JPH08125184A JP H08125184 A JPH08125184 A JP H08125184A JP 7254022 A JP7254022 A JP 7254022A JP 25402295 A JP25402295 A JP 25402295A JP H08125184 A JPH08125184 A JP H08125184A
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cell
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semiconductor device
resistance
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Christofer Hierold
ヒーロルト クリストファー
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Siemens AG
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Abstract

(57)【要約】 【構成】 本発明は、セルストラクチャを有するパワー
半導体素子に関する。このパワー半導体素子のセルの間
の横方向領域に測定抵抗を形成するための金属の抵抗路
が設けられており、該抵抗路は半導体基体と制御電極か
ら、少なくとも１つの非導電層により絶縁されている。 【効果】 この構成により次の効果が得られる。即ち素
子の有効作用面積が縮少されず、さらに抵抗路を、主電
極Ｅの接触接続用の金属層ＡＬ１，ＡＬ２と同時に形成
できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はモノリシック的に集積化
された測定抵抗を有するパワー半導体素子に関する。
【０００２】
【従来の技術】ヨーロッパ特許出願公開公報第０３９０
４８５号に、絶縁されたゲートを有するトランジスタの
ためのＭＯＳパイロットストラクチャが示されている。
このストラクチャにおいては、トランジスタの複数個の
セルの間に金属の接触帯状体が設けられている。この帯
状体は一方ではＭＯＳパイロットストラクチャのセルの
端子を、他方ではＭＯＳパイロットストラクチャを、外
部の測定抵抗のための金属の端子領域と接続する。その
欠点は次の点にある。即ち測定抵抗を外部へ付加しなけ
ればならず、案内線路により寄生抵抗とインダクタンス
が測定精度とパイロットストラクチャのダイナミック特
性に不利な影響を及ぼすことである。温度測定のために
測定抵抗が用いられる場合は、外部抵抗により、危険に
さらされた障壁層の近傍における温度は確実には検出で
きない。さらに測定された温度は実際の温度から２０％
までも偏差する。
【０００３】
【発明の解決すべき課題】本発明の課題は、等しい半導
体面積において有効作用（活性）面積を減少させること
なく、かつパワー半導体素子の製造において付加的な工
程ステップの必要とされない、前述の問題点の回避され
たパワー半導体を提供することである。
【０００４】
【課題を解決するための手段】この課題は請求項１の特
徴部分の構成により解決されている。
【０００５】請求項２〜４の構成は本発明の有利な形態
に関し、請求項５の構成は本発明によるパワー半導体素
子の製造方法に関する。
【０００６】次に本発明の実施例を図面を用いて説明す
る。
【０００７】
【実施例】図１はセルストラクチャＺを有するパワー半
導体素子の平面図を示す。接触領域ＥとＥＫの直ぐ近傍
のセルおよび、金属の抵抗路ＡＬの直ぐ近傍のセル以外
の全部のセルは、互いに等しいセル間隔Ａを有する。要
するに規則的なセルストラクチャは接触領域（ボンドパ
ッド）によってのみ途絶され、そのためにしかパワー半
導体素子の有効作用面は失われない。接触領域ＥＫとＥ
は、例えば半導体基体中へ注入されたＰ+ドーピングさ
れたリングＰＲにより、セルから分離されている。抵抗
路ＡＬは非導電層ＯＸたとえばＳｉＯ2層により半導体
基体から分離されている。
【０００８】電流測定の場合に接触抵抗に起因する測定
誤差を回避する目的で、いわゆる四線式伝送技術が用い
られる時は、主電極Ｅのほかに接触領域ＥＫがいわゆる
ケルビン端子のために設けられている。このケルビン端
子も抵抗路ＡＬと接続されている。図１にさらにセルＺ
１、抵抗路ＡＬおよびセルＺ２を切る断面２−２′が示
されている。この断面は図２において断面図として示さ
れている。
【０００９】図２に、セル間隔Ａで２つのセルＺ１とＺ
２を有する半導体基体Ｈが示されている。半導体基体Ｈ
のストラクチャ表面上に、非導電層ＯＸ１たとえばＳｉ
Ｏ2層により半導体基体Ｈから分離されたゲート電極Ｇ
がセル間隔Ａを含む領域の中に設けられている。さらに
セルＺ１とセルＺ２の中央領域が酸化層ＯＸ２と酸化層
ＯＸ１における切欠を介して金属の接触層ＡＬ１，ＡＬ
２と接続されている。これらの接触層は例えばアルミニ
ウムから成る。セルＺ１とＺ２の間の横方向領域におい
て、例えば同じアルミニウムから成る抵抗路ＡＬがゲー
ト電極ＧＥの上方に設けられており、さらにこれによ
り、または半導体基体Ｈにより非導電性の層ＯＸ１とＯ
Ｘ２から絶縁されている。
【００１０】抵抗路ＡＬは、電流測定用の集積化された
抵抗の場合も、温度測定のために集積化された抵抗の場
合も、図１に示されている様に、例えば片側が、パワー
半導体素子の主電極の端子領域Ｅと接続されている。温
度測定の場合はパワー半導体素子の有効作用面が節約さ
れる。
【００１１】しかし温度測定のための集積化された抵抗
の場合は、抵抗路ＡＬの両方の端部が、抵抗Ｒのための
それぞれ個別の端子領域と接続可能であり、さらにこれ
らの端子領域は外部の定電流源と接続できる。
【００１２】測定抵抗Ｒが温度センサとして用いられる
と、この測定抵抗はパワー半導体素子の最高温度の個所
に設けられる。抵抗路は主端子たとえばエミッタ端子の
金属の接触層を中断するのであるから、絶縁されたアイ
ランド（島）状の孤立個所が生じないこと、および電流
が表面において局所的に集中されるように留意しなけれ
ばならない。
【００１３】図３に電気的な等価回路が示されている。
この等価回路は本発明によるパワー半導体素子を、電流
測定用の集積化された測定抵抗を有するＩＧＢＴの形式
で示す。このＩＧＢＴは負荷トランジスタＬＴとセンサ
トランジスタＳＴから成る。センサトランジスタＳＴと
負荷トランジスタＬＴはカレントミラーとして接続され
ている。負荷トランジスタは、センサトランジスタより
も約１０００倍多くのセルから成る。両方のトランジス
タのコレクタ端子はパワー半導体素子の１つの共通のコ
レクタ端子Ｃと接続されている。両方のトランジスタの
ゲート端子はパワー半導体素子の１つの共通のゲート端
子Ｇと接続されている。セルトランジスタＳＴのエミッ
タ端子は外部のセンサ端子ＥＳとして用いられる。負荷
トランジスタＬＴのエミッタは、実際に全部の負荷電流
を導びく外部のゲート端子Ｅとして、および測定電流だ
けを導びく外部のケルビン端子として用いられる。セン
サ端子ＥＳは集積化された抵抗Ｒを介してエミッタ端子
Ｅたとえばケルビン端子ＥＫと接続されている。
【００１４】セル間隔Ａの値は例えば５０μｍであり、
抵抗路の幅は例えば５μｍである。抵抗路の長さは抵抗
値により定められているため、要求に応じて適合化でき
る。抵抗路の層抵抗のための代表的な値は５ｍオーム／
平方である。ボンドパッドの大きさは例えば５０μｍ×
１００μｍである。小さい基本抵抗たとえば１０〜１０
０オームを有する抵抗路の場合、二線式伝送技術よりも
四線式伝送技術の方が有利である。何故ならば測定結果
が接触抵抗により劣化されないからである。
【００１５】抵抗路ＡＬはセルの間を有利に蛇行状に走
行案内できる。
【００１６】パワー半導体素子とは例えば絶縁されたゲ
ートを有するトランジスタのことである。これは例えば
パワーＭＯＳＦＥＴおよびＩＧＢＴ（絶縁ゲートバイポ
ーラトランジスタ）である。
【００１７】有利に抵抗路ＡＬは同時に、セルＺ１とＺ
２の金属接触部ＡＬ１，ＡＬ２と同じ製造ステップによ
り、形成される。
【図面の簡単な説明】
【図１】本発明のパワートランジスタ素子の一部分の平
面図である。
【図２】図１に示された部分の断面図である。
【図３】本発明によるパワー半導体素子の電気的な等価
回路図である。
【符号の説明】
Ｚ セルストラクチャ、 Ｅ，ＥＫ 接触領域、 Ａ
セル間隔、 ＡＬ 抵抗路、 Ｈ 半導体基体、 Ｚ
１，Ｚ２ セル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｋ ３０１ Ｗ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 セルストラクチャ（Ｚ）を有するパワー
    半導体素子において、パワー半導体素子のセル（Ｚ１，
    Ｚ２）の間の横方向領域に測定抵抗を形成するための金
    属の抵抗路（ＡＬ）が設けられており、該抵抗路は半導
    体基体（Ｈ）と制御電極（ＧＥ）から、少なくとも１つ
    の非導電層（ＯＸ１，ＯＸ２）により絶縁されており、
    さらにそれぞれセル（Ｚ１，Ｚ２）が抵抗路（ＡＬ）の
    左側と右側で互いに同じくセルストラクチャ（Ｚ）の規
    則的なセル間隔（Ａ）を有することを特徴とするパワー
    半導体素子。
  2. 【請求項２】 パワー半導体素子の１つの主電極（Ｅ）
    の接触接続用の金属層（ＡＬ１，ＡＬ２）が１つの個所
    において抵抗路（ＡＬ）と接続されており、さらに抵抗
    路が接触接続用の金属層（ＡＬ１，ＡＬ２）と同じ材料
    から構成されている、請求項１記載のパワー半導体素
    子。
  3. 【請求項３】 抵抗路（ＡＬ）が蛇行状である、請求項
    １又は２記載のパワー半導体素子。
  4. 【請求項４】 抵抗路が実質的にアルミニウムから成
    る、請求項１から３までのいずれか１項記載のパワー半
    導体素子。
  5. 【請求項５】 請求項２から４までのいずれか１項記載
    のパワー半導体素子の製造方法において、抵抗路（Ａ
    Ｌ）を、主電極（Ｅ）の接触接続用の金属層と同時に形
    成することを特徴とするパワー半導体の製造方法。
JP7254022A 1994-09-29 1995-09-29 セルストラクチャを有するパワー半導体素子およびその製造方法 Withdrawn JPH08125184A (ja)

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