JP2006156959A - 半導体装置 - Google Patents

Abstract

【課題】出力端子に負電位が誘起しても、制御回路に誤動作を起こさせる寄生トランジスタがＯＮとなることを妨げる半導体装置を提供する。
【解決手段】制御回路領域２とパワートランジスタ領域１とが形成された半導体装置において、プッシュプル回路を構成する接地側トランジスタ１１と制御回路領域２との間に第１のダミー領域４を形成し、接地側トランジスタ１１と半導体基板３の端５との間に第２のダミー領域６とを形成する。第１及び第２のダミー領域４，６は、半導体基板３とは異なった導電型であり、第２のダミー領域６は接地側トランジスタ１１と第１のダミー領域４との間にある半導体基板部分９と電気的に接続されている。
【選択図】 図１

Description

本発明は半導体装置に関し、特に出力回路とその出力回路を制御する制御回路とが同一の基板上に設けられている半導体装置に関するものである。

モータ、コイルなどの誘導性負荷を駆動回路（パワートランジスタ）でスイッチング駆動する場合、誘導性負荷をスイッチングする駆動電流の方向が切替った直後、逆起電力の発生により駆動回路の出力端子の電位が接地電位よりも下がる現象が起こる。このような駆動回路を備えた半導体装置の出力端子の電位が接地電位よりも低くなると、半導体装置内の寄生トランジスタが動作することになる。寄生トランジスタとは、本来の能動回路素子として形成されたトランジスタではなく、半導体装置内で一つの半導体領域に隣接して、別の半導体領域が存在する場合に意図しないのに形成されるトランジスタのことである。例えば、Ｐ型半導体基板上にＮ型領域が２箇所隣接していれば寄生ＮＰＮトランジスタは形成される。この場合、片方のＮ型領域の電位が負になり寄生ＮＰＮトランジスタがオンになると、もう一方のＮ型領域が寄生ＮＰＮトランジスタのコレクタとなり寄生電流が流れることになる。

このように寄生トランジスタが作動すると、半導体基板内において本来の回路電流の経路以外の場所に異常な寄生電流が流れて、半導体装置内に集積化された駆動回路が誤動作を起こすことがある。

上記の寄生トランジスタに起因する問題を解決するための技術として、例えば特許文献１に記載されている技術がある。この特許文献１の技術について、図９、図１０を用いて説明する。

図１０は、特許文献１における半導体装置の概略の平面構造を示す図である。図１０に示された半導体チップ２０１の表面には、パワートランジスタが形成された大信号部２０２と、このパワートランジスタを制御する制御回路が形成された小信号部２０３と、これら大信号部２０２および小信号部２０３の間に設けられたダミーアイランド２０４とが存している。ダミーアイランド２０４には外部電源Ｖｃｃが接続されている。

図９は図１０に示された半導体装置の要部断面を模式的に示した構造図である。この半導体装置はバイポーラ型半導体装置であって、ｐ型半導体基板２０６の上にｎ型のエピタキシャル層２０５を形成し、このエピタキシャル層２０５をｐ＋型分離領域２０７で分離して多数のアイランドを形成し、アイランド内に各素子を作り込むことで得られる。２０８はｎ＋型の埋込層である。パワートランジスタは、アイランドをコレクタとしてその表面にｐ型ベース領域２１３とｎ＋型エミッタ領域２１４を二重に拡散させてＮＰＮトランジスタとしてある。そして、エピタキシャル層２０５表面からｎ＋型埋込層２０８に達するｎ＋型領域２０９ａを形成している。このｎ＋型領域２０９ａは出力端子（ＯＵＴ）に接続されている。

また、図９には半導体チップ２０１内に生じる寄生トランジスタＱも示している。寄生トランジスタＱは、パワートランジスタを形成したアイランド（コレクタ）をエミッタとし、半導体基板２０６をベースとし、ダミーアイランド２０４の中のｎ＋型領域２０９ｂをコレクタとして機能する横方向のトランジスタである。

以下に特許文献１に示された半導体装置の誤動作について、図９を用いて説明する。パワートランジスタがモータ等の誘導性負荷をスイッチング駆動すると、出力端子（ＯＵＴ）から誘導性負荷に供給されている電流の供給が停止する状態が生じる。このように電流供給が遮断されても、誘導性負荷の特性により、誘導性負荷において電流は流れつづけようとする。この特性のために電流供給停止後も電流は、半導体基板２０６→パワートランジスタのコレクタ→誘導性負荷という経路を経て流れる。このとき、出力端子（ＯＵＴ）の電位は接地電位以下の負電位になり、半導体基板２０６とパワートランジスタのコレクタは順方向バイアスとなる。すると、寄生トランジスタＱのベース−エミッタ間に順方向のダイオード電圧が与えられ、寄生トランジスタＱがオン状態になる。

この寄生トランジスタＱは２つのトランジスタ、すなわちパワートランジスタのアイランド（コレクタ）を共通のエミッタとし、半導体基板２０６を共通のベースとする２つの寄生トランジスタが組み合わされたものと考えることができ、コレクタはそれぞれダミーアイランド２０４中のｎ＋型領域２０９ｂおよび制御回路側のエピタキシャル層２０５であるとも考えられる。

ダミーアイランド２０４には外部電源Ｖｃｃが接続されているため、寄生トランジスタＱのコレクタ電流の大部分は外部電源Ｖｃｃからダミーアイランド２０４を通じて供給される（ｉ１）。このように外部電源Ｖｃｃから寄生コレクタ電流ｉ１が供給されることにより、制御回路をコレクタとする寄生トランジスタＱの寄生コレクタ電流ｉ２を低減することができ、制御回路の誤動作を抑制することができる。この特許文献１の技術では、制御回路が影響を受ける寄生コレクタ電流ｉ２を、ダミーアイランド２０４を設けない場合と比べて１／１０〜１／２０まで低減させることが可能である。

一方、上記の寄生防止方法のみでは、寄生電流を十分に小さくすることができず、パワートランジスタの配置方法を工夫することによっても、寄生電流を抑え込む方法が採用されている。それは、寄生トランジスタが動作しない電源側パワートランジスタを、制御回路と接地側パワートランジスタとの間に配置して、寄生トランジスタの電流増幅率ｈＦＥを小さくする手法である（特許文献１参照）。
特開平７−１３５２９９号公報

しかしながら、近年、電子機器の低消費電力化を図るため、小信号部２０３の制御回路における回路動作電流を小さく設定した回路設計が多用化されており、それに応じて制御回路が寄生電流の影響を受け易くなっている。従って、寄生電流の電流レベルをより低減する必要があり、上述の従来技術による寄生電流対策では、寄生電流の低減効果が不十分となってきている。そのため、さらなる寄生電流の低減を行う必要性に迫られている。

また、ｎ型のダミーアイランド２０４は外部電源Ｖｃｃに接続されているため、寄生トランジスタＱの寄生コレクタ電流は半導体装置の消費電流（電源電流）として加算されて、消費電流を増大させてしまい、半導体装置の低消費電力化を図る妨げとなっている。

本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、出力端子に負電位が誘起しても、制御回路に誤動作を起こさせる寄生トランジスタがＯＮとなることを妨げる半導体装置を提供することにある。

本発明の半導体装置は、半導体基板と、前記半導体基板に形成された出力回路と、前記半導体基板に形成され、前記出力回路を制御する制御回路とを備えた半導体装置であって、前記出力回路は、プッシュプル回路を構成する少なくとも一組の接地側トランジスタおよび電源側トランジスタを有し、前記半導体基板には、前記接地側トランジスタを間に挟んで、該半導体基板とは導電型が異なる第１及び第２のダミー領域が形成されており、前記第１のダミー領域は、前記接地側トランジスタと前記制御回路との間に位置しており、前記第２のダミー領域は、前記接地側トランジスタと前記第１のダミー領域との間の前記半導体基板に電気的に接続されていることを特徴とする。いわゆるトーテムポールと呼ばれる回路もプッシュプル回路に含まれる。また、第２のダミー領域を、接地側トランジスタと第１のダミー領域との間の半導体基板に電気的に接続するのは、半導体基板上に形成された配線であることが好ましい。

前記半導体基板のうち、前記第２のダミー領域と前記接地側トランジスタとの間に位置する部分は接地されている。

前記半導体基板のうち、前記第２のダミー領域と接地側トランジスタとの間に位置しており且つ接地されている部分は、該半導体基板の他の部分よりも不純物濃度が高いことが好ましい。

前記半導体基板のうち、前記接地側トランジスタと前記第１のダミー領域との間に位置する部分は、接地されていないことが好ましい。

前記出力回路は、前記制御回路と前記半導体基板の端との間に位置しており、前記半導体基板の前記端に沿って前記接地側トランジスタと前記電源側トランジスタとが一列に並べられていることが好ましい。

前記半導体基板は矩形であって、前記接地側トランジスタと前記電源側トランジスタとは複数組存しており、当該接地側トランジスタと当該電源側トランジスタとのすべてが前記半導体基板の一辺に沿って一列に配置されていることが好ましい。

前記出力回路は、前記半導体基板上に略矩形に形成され、前記制御回路は、前記出力回路の２辺に隣り合うようにＬ字形に形成され、前記制御回路の前記出力回路と隣り合う２辺のうち一方の辺は前記電源側トランジスタと隣り合っており、他方の辺に沿って前記接地側トランジスタと前記電源側トランジスタとが一列に配置されていることが好ましい。

ある好適な実施形態において、前記制御回路の前記出力回路と隣接する領域には、抵抗素子および容量素子の少なくとも一方のみを配置し、該領域の電位を電源または接地と同電位とする。

本発明の半導体装置によれば、接地側トランジスタが形成されている領域が誘導性負荷の影響により負電位になった場合、接地側トランジスタの近傍に配置した第２のダミー領域をコレクタとする寄生トランジスタがオンとなり、制御回路側の寄生トランジスタはオンしにくくなり、この寄生トランジスタのコレクタ電流を減少させるため、制御回路の誤動作を防ぐことができる。また、接地側トランジスタと電源側トランジスタの双方が半導体基板の端に配置されることにより、この半導体基板上のボンディングパッドとリードピンとの間を接続するワイヤ長をいずれも短くすることができ、半導体装置のパッケージを薄型にできる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、説明の簡素化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。

（第１の実施形態）
図１は第１の実施形態に係る半導体装置の要部断面構造を模式的に示す図であり、図３は寄生トランジスタを説明するための断面模式図である。そして図２は、本実施形態の半導体装置の概略の平面構造を示す図である。なお、図１、３は断面図であるが、説明をし易いようにハッチングは省略しており、後述する図４，５についても同様である。

本実施形態の半導体装置は、Ｐ型不純物がドープされた半導体基板３にパワートランジスタ（出力回路）を形成するアイランド（以下、パワ−トランジスタ領域という）１と制御回路を形成するアイランド（以下、制御回路領域という）２と第１のダミー領域４と第２のダミー領域６とが形成されている。なお、制御回路領域２にはトランジスタや抵抗、容量素子等が多数形成されていて、この領域２自体を制御回路と言ってしまっても構わない。パワートランジスタ領域１は低濃度のＮ型不純物が導入されたエピタキシャル層で形成されており、制御回路領域２はＮ型不純物を導入した半導体層で形成されている。第１のダミー領域４はＮ型不純物を導入した半導体層で形成されており、第２のダミー領域６もＮ型不純物を導入した半導体層で形成されている。また、第２のダミー領域６、パワートランジスタ領域１および第１のダミー領域４のそれぞれの底部には高濃度のＮ型不純物が導入された埋込層１４ａ，１４ｂ，１４ｃが設けられている。

本実施形態のパワートランジスタはプッシュプル回路を構成する一組の接地側トランジスタおよび電源側トランジスタを備えており、図１に示されているトランジスタ１１（破線で囲まれた部分）は、一組のトランジスタのうち接地側のトランジスタである。そして、第１及び第２のダミー領域４，６は、接地側トランジスタ１１が形成されたパワートランジスタ領域１を間に挟んで形成されている。

パワートランジスタは大きな駆動電流を流す必要があるため、半導体基板３表面におけるパワートランジスタ領域１の面積を大きくする必要がある。また、パワートランジスタ領域１であるエピタキシャル層はパワートランジスタ１１のコレクタに該当し、その領域内に通常形成される出力用ボンディングパッド５３に接続されている。なお本実施形態では、コレクタ電極に至るまでの電流経路の抵抗値を低下させるために高濃度のＮ型の導電路２０が設けられている。

制御回路の誤動作防止用の第１のダミー領域４は、制御回路領域２と接地側トランジスタ１１が形成されているパワートランジスタ領域１との間に形成され、電源用ボンディングパッド５４に接続されている。また、図２において破線で表された多数の小さな四角形は、ダミー領域４，６や半導体基板３の一部などとメタル配線とのコンタクト窓を表している。

図１に示すパワートランジスタ１１は、パワートランジスタ領域１内に形成されたＰ型のベース拡散層１８、そのベース拡散層１８内に形成されたＮ型のエミッタ拡散層１９、Ｎ型のパワートランジスタ領域１をコレクタとして構成された縦構造のＮＰＮバイポーラトランジスタであり、トランジスタ作用はエミッタ拡散層１９の直下の縦方向で行われる。そして、Ｎ型の埋め込み層１４ｂおよびＮ型の導電路２０はコレクタ電極に至るまでの電流経路の抵抗値を低下させるために設けられている。また、エミッタ拡散層１９は接地用ボンディングパッド５２に接続され、Ｎ型の導電路２０およびパワートランジスタ領域１はコレクタ電極を介して出力用ボンディングパッド５３に接続され、ベース拡散層１８は制御回路の出力（図示せず）に接続される。そして出力用ボンディングパッド５３は、半導体装置外に設けられるコイル等の誘導性負荷５１に接続されている。制御回路により制御されたパワートランジスタ１１が誘導性負荷５１をスイッチング駆動する。

第２のダミー領域６におけるＮ型埋め込み層１４ａおよびＮ型拡散層１３ａと、第１のダミー領域４におけるＮ型埋め込み層１４ｃおよびＮ型拡散層１３ｂは、ダミー領域４，６内の抵抗成分を小さくするために設けられている。

本実施形態では、第２のダミー領域６は、半導体基板３からなるチップの端部５とパワートランジスタ領域１との間に配置されているとともに、パワートランジスタ領域１と第１のダミー領域４との間に位置する半導体基板３の部分９とがメタル配線７で接続されている。また、第２のダミー領域６とパワートランジスタ領域１との間の半導体基板３にはＰ型拡散層１２が形成されており、このＰ型拡散層１２はメタル配線８によって接地用ボンディングパッド５２に接続されている。なお、半導体基板３のうち第１のダミー領域４の近傍における部分は接地されていない。

次に、寄生トランジスタを表記した図３を参考にして本実施形態の半導体装置の動作を説明する。

この構成の場合、パワートランジスタ用のパワートランジスタ領域１をエミッタとする寄生トランジスタが２つ存在すると考えられる。その１つは、パワートランジスタ領域１をエミッタとし、半導体基板３をベースとし、第１のダミー領域４をコレクタとする第１の寄生トランジスタ１５であり、もう１つは、パワートランジスタ領域１をエミッタとし、半導体基板３をベースとし、第２のダミー領域６をコレクタとする第２の寄生トランジスタ１６である。

そして、誘導性負荷５１への電流の供給が停止すると、誘導性負荷５１の特性により、出力用ボンディングパッド５３の電位が接地電位（基板電位）以下、即ち負電位になり、第１の寄生トランジスタ１５および第２の寄生トランジスタ１６のベース・エミッタ間に順方向電圧が与えられ、第１の寄生トランジスタ１５および第２の寄生トランジスタ１６はオンになろうとする。

第２の寄生トランジスタ１６がオンすると、そのベース電流は接地用ボンディングパッド５２が接続されたＰ型拡散層１２から供給される。第２の寄生トランジスタ１６のコレクタ電流は、第２のダミー領域６から流れようとするが、第２のダミー領域６自体は電流供給能力がないため、結局コレクタ電流は、第２のダミー領域６の接続先、即ち接地用ボンディングパッド５２→Ｐ型拡散層１２→半導体基板３（基板抵抗１７）→メタル配線７→第２のダミー領域６（Ｎ型拡散層１３ａ）の経路で供給される。半導体基板３には固有の寄生抵抗成分を持っており、ここでは基板抵抗１７として説明する。一方、この時、基板抵抗１７に第２の寄生トランジスタ１６のコレクタ電流が流れることにより電圧降下が生じて、半導体基板３のうち第１のダミー領域４近傍における部分９の電位（基板電位）が負電位側にさがる。すると、第１の寄生トランジスタ１５のベース・エミッタ間電圧は、第２の寄生トランジスタ１６のベース・エミッタ間電圧より小さくなり、第１の寄生トランジスタ１５はオンしにくくなる。

従来のように第２の寄生トランジスタがなければ、第１の寄生トランジスタ１５がＯＮになると、制御回路領域２と第１の寄生トランジスタ１５との間でコレクタ電流３０が流れ、制御回路が誤作動してしまい、大きな問題となる。一方本実施形態では、第２の寄生トランジスタ１６がＯＮになると、第１の寄生トランジスタ１５のベース電位（基板電位）を低下させるため、寄生トランジスタ１５はＯＮしにくくなる。その結果、制御回路領域２およびそれの出力信号で動作するパワートランジスタ１１は誤作動しにくくなり、問題とはならない。

このような動作原理で第１の寄生トランジスタ１５の作用を抑制する半導体装置の効果を最大限に生かすには、本実施形態で行っているように、第２のダミー領域６と接地側トランジスタ１１のパワートランジスタ領域１との間に位置する半導体基板３に高濃度の半導体基板と同じ導電型（Ｐ型）不純物による拡散層１２を形成して、この箇所の基板抵抗を極力小さくすることが好ましい。このようにすると、第２のダミー領域６をコレクタとする寄生トランジスタ１６のベースのインピーダンスを低減することができ、寄生トランジスタ１６がオンしやすくなる。

その一方で、第１のダミー領域４と接地側トランジスタ１１のパワートランジスタ領域１との間に位置する半導体基板３の部分９には拡散層を形成しないことにより、この部分９の基板抵抗の値を下げずに高めの抵抗値を示すようにすることが好ましい。更には、この近傍の半導体基板３では接地用ボンディングパッド５２との接続は行わない、即ち接地しないようにすることが好ましい。なぜならば、第２の寄生トランジスタ１６のコレクタ電流が半導体基板３を流れると、半導体基板３の基板抵抗１７による電圧降下が生じて、半導体基板３のうち第１のダミー領域４近傍における部分９の電位（基板電位）が負電位側にさがる。そして、第１の寄生トランジスタ１５のベース・エミッタ間電圧は、第２の寄生トランジスタ１６のベース・エミッタ間電圧より小さくなり、第１の寄生トランジスタ１５はオンしにくくなるからである。

本実施形態では、第２のダミー領域６をコレクタとする第２の寄生トランジスタ１６のコレクタ電流と基板抵抗との積で求められる電圧降下が大きくなり、第１のダミー領域４の近傍における半導体基板３の部分９の基板電位をより大きく負電位にすることができ、第１のダミー領域４をコレクタとする第１の寄生トランジスタ１５のコレクタ電流（寄生電流）をより一層小さくできる。本実施形態に係る半導体装置は、フォトリソプロセスや不純物導入、熱処理、熱酸化等を組み合わせた公知の半導体装置の製造方法を用いて製造することができる。

次に、本実施形態における寄生電流の低減効果を以下に定量的に検証する。

一般的な製造プロセスを用いて出力電流が１Ａクラスのパワートランジスタを半導体装置内に集積化する場合、そのパワートランジスタの直下における半導体基板３の基板抵抗は１０Ω前後の値になる。そこで、基板抵抗１７の抵抗値Ｒ１７が１０Ωであるものとし、出力電流が１Ａ時の寄生トランジスタ１６のコレクタ電流Ｉｃ１６が２０ｍＡであるものとする。すると、基板抵抗１７での電圧降下は、Ｒ１７×Ｉｃ１６で求められ、パワートランジスタ領域１と第１のダミー領域４との間の基板電位（寄生トランジスタ１５のベース電位）は接地用ボンディングパッド５２の接地電位に対して−２００ｍＶとなる。つまり、寄生トランジスタ１５のベース-エミッタ間電圧Ｖｂｅが、第１の寄生トランジスタ１５のベースを接地したときに比べて、２００ｍＶだけ低くなる。

また、トランジスタのコレクタ電流は、ベース-エミッタ間電圧Ｖｂｅの大きさの指数関数に依存して電流値が異なり、下記の式（１）で表せられることが知られている。

Ｉｃ＝Ｉｓexp（Ｖｂｅ・ｑ／ｋＴ） ・・・（１）
なお、Ｉｓはトランジスタの飽和電流、ｑは電子の電荷量、ｋはボルツマン定数、Ｔは絶対温度であり、室温時のｑ／ｋＴは約２６ｍＶである。

上記式（１）を基に、ベース-エミッタ間電圧ＶｂｅがＶｂｅ１の時のコレクタ電流をＩｃ１とし、Ｖｂｅ１より低下したＶｂｅ２の時のコレクタ電流をＩｃ２とした場合、その電流比Ｉｃ２／Ｉｃ１を求めると、下記の式（２）となる。

Ｉｃ２／Ｉｃ１＝ｅｘｐ（（Ｖｂｅ２−Ｖｂｅ１）ｑ／ｋＴ）・・・（２）
上記式のｑ／ｋＴは、室温時に約２６ｍＶであるため、これを式（２）に代入して考えると、第１の寄生トランジスタ１５のコレクタ電流Ｉｃは、ベース-エミッタ電圧Ｖｂｅが２００ｍＶ低下することによって、約１／２０００に低下することになる。

第１の寄生トランジスタ１５のベースを接地した場合は、パワートランジスタ領域１の電位が負電位になると、その電位が第１の寄生トランジスタ１５のベース・エミッタ間電圧にそのまま与えられるため、第１の寄生トランジスタ１５のコレクタ電流はＩｃ１＝２０ｍＡになる。ところが、本発明では、第２の寄生トランジスタ１６の導通によって、第１の寄生トランジスタ１５のベースに相当する制御回路領域２側の基板電位が低下するため、第１の寄生トランジスタ１５のコレクタ電流を、Ｉｃ２＝１０μＡと３桁も低減することができる。特許文献１に記載された従来技術に比べても、第１の寄生トランジスタ１５のコレクタ電流を２桁も低減することができる。

このように、本発明では、第１の寄生トランジスタ１５のコレクタ電流の絶対量を桁違いに減少することができるので、第１の寄生トランジスタ１５が制御回路に影響する度合いをより小さくして、半導体装置内に集積化した駆動回路の回路動作の信頼性を高めることができる。つまり制御回路の誤動作がほとんどないようにすることができる。また、前述した従来技術のように、本実施形態では第１のダミー領域４を電源用ボンディングパッド５４に接続する必要が無いため、第１のダミー領域４を接地用ボンディングパッド５２に接続してもよく、この場合は、寄生防止動作する時の回路電流を外部電源から供給する必要が無くなり、半導体装置の消費電流（電源電流）を従来技術よりも低減させることができる。消費電流を低減させる効果は、スイッチング駆動する繰り返し周波数が高いほど効果的であり、１００ＫＨｚ以上の周波数でスイッチング駆動する場合にはその効果は顕著である。

なお、本実施形態では、第１のダミー領域４と第２のダミー領域６との両方を設けた最良の事例で説明したが、第１のダミー領域４を削除して、パワートランジスタ領域１に隣接して制御用の第２のダミー領域６のみを設けても構わない（実施形態１Ｂとする）。この場合、制御回路領域２が第１の寄生トランジスタ１５のコレクタとなるが、コレクタ電流は非常に微小であるため、第１のダミー領域４と第２のダミー領域６との両方を設けた場合よりも寄生電流の削減効果が劣るが、上述した従来技術に比べると格段の効果がある。

さらに、制御回路のうちパワートランジスタ群との隣接する領域８０には抵抗素子か容量素子、あるいはそれらの双方のみを配置し、この領域の電位を電源又は接地電位と同電位とすると、制御回路のうちパワートランジスタ群との隣接する領域にトランジスタを形成しない。また、この領域に寄生トランジスタの影響を受けない抵抗素子や容量素子のみを配置することにしているので、寄生トランジスタに流れる寄生電流のパスが等価的に形成されていることになる。従って、制御回路内のトランジスタに寄生電流が流れることなく、制御回路で誤動作が発生することがさらに抑制できる。なお、制御回路のうちパワートランジスタ群との隣接する領域に形成する抵抗素子や容量素子は、制御回路の動作に寄与しないダミー素子であることが好ましい。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。

第２の実施形態は、パワーＭＯＳトランジスタをプッシュプル接続した出力回路の事例である。

図４に示すようにチップ端５と接地側ＤＭＯＳトランジスタ１１１の間にＮ型の第２のダミー領域６を配置する。なお、本実施形態は第１の実施形態とはパワートランジスタの構造が異なっていて、他の部分は略同じであるので、パワートランジスタである接地側ＤＭＯＳトランジスタ１１１の構造についてまず説明する。

このパワートランジスタ１１１は、パワートランジスタ領域１の表面の一部にＰ型のボディ拡散層２１を形成し、そのボディ拡散層２１の表面にＮ型のソース拡散層２２ａ，２２ｂを形成している。２つのソース拡散層２２ａ，２２ｂに跨ってパワートランジスタ領域１の表面にソース電極２６が設けられている。そして、ボディ拡散層２１から離間したパワートランジスタ領域１の表面にＮ型のドレインコンタクト拡散層２３ａ、２３ｂを形成し、ソース拡散層２２ａ、２２ｂからドレインコンタクト拡散層２３ａ，２３ｂまでに至るまでのパワートランジスタ領域１の表面上にゲート絶縁膜（図示せず）とゲート電極２４ａ，２４ｂを形成し、パワートランジスタ領域１の下層にはＮ型埋め込み層１４ｂを形成している。

そして、パワートランジスタ１１１のパワートランジスタ領域１は、パワートランジスタ１１１のドレインとして機能し、ドレインコンタクト拡散層２３ａ、２３ｂ上に設けられたドレイン電極２５ａ，２５ｂおよび出力用ボンディングパッド５３を介して誘導性負荷５１に接続されている。

図５は、寄生素子を示している図である。図５を用いて本実施形態に係る半導体装置の動作を説明する。なお、第１および第２の寄生トランジスタ１５，１６の構造は第１の実施形態と実質的に同じである。

誘導性負荷５１への電流の供給が停止すると、誘導性負荷５１の特性により出力用ボンディングパッド５３の電位は接地電位以下になる。ボディダイオード（寄生ダイオード）６１のアノードはソース電極２６を介して接地用ボンディングパッド５２に接続されており、カソードはドレイン電極２５ａ，２５ｂを介して出力用ボンディングパッド５３に接続されているため、出力用ボンディングパッド５３の電位が接地電位以下になると、ボディダイオード６１はオンとなり、出力用ボンディングパッド５３の電位は、接地−ダイオード電圧にクランプされる。

一方、第２の寄生トランジスタ１６もベースが接地されているので、ベース−エミッタ間電圧が発生し、オンとなる。オンとなることにより第２の寄生トランジスタ１６のコレクタ電流はメタル配線７を通り、半導体基板３の寄生抵抗１７を通り、接地用ボンディングパッド５２から供給される。この時、パワートランジスタ領域１の電位が負電位になり、また第２のダミー領域６をコレクタとする第２の寄生トランジスタ１６が導通しているので、パワートランジスタ領域１と第１のダミー領域４との間における半導体基板３の部分９の電位は第２の寄生トランジスタ１６のコレクタ電流と基板抵抗１７との積に相当する電圧降下によって負電位となる。これにより、第１の寄生トランジスタ１５が導通しにくくなり、第１の寄生トランジスタ１５の寄生コレクタ電流を桁違いに小さくすることができ、パワートランジスタ１１１を制御する制御回路の誤動作をほとんど無くすことができる。実際の効果の数値例は、第１の実施形態と同一のため省略する。また、消費電流を低減する効果についても第１の実施形態と同様の効果を奏する。

なお、本実施形態においてはＤＭＯＳによるパワートランジスタを例に挙げて説明したが、バイポーラトランジスタでもＣＭＯＳによるパワートランジスタでも同様の効果が得られ、同様に実施できる。また、第１の実施形態と同様に、制御回路のうちパワートランジスタ群との隣接する領域には抵抗素子か容量素子を配置することが好ましい。

（第３の実施形態）
第３の実施形態は半導体基板における各素子やダミー領域などの平面配置に関する実施形態である。ここで、本実施形態の説明をする前に、一般的な３相モータの駆動回路と比較の形態について説明をする。

図８は一般的な３相モータの駆動回路を示している。３つの電源側パワートランジスタ１０，１０，１０と３つの接地側パワートランジスタ１１，１１，１１とは、それぞれ一対ずつ電源用端子５４と接地用端子５２との間に直列に接続されている。そして各対の電源側パワートランジスタ１０，１０，１０および接地側パワートランジスタ１１，１１，１１は、３相のモータコイル（誘導性負荷）５１の各相に対応して設けられている。さらに、電源側パワートランジスタ１０，１０，１０のエミッタと接地側パワートランジスタ１１，１１，１１のコレクタとの間には、出力端子５３，５３，５３が接続され、各出力端子５３，５３，５３は、モータコイル５１の各相に対応して接続されている。各相のパワートランジスタ１０，１０，１０および１１，１１，１１は制御回路２に接続され、制御回路２からの制御信号を受けてモータコイル５１を駆動する。なお、本実施形態では制御回路領域全体を制御回路２としている。

このようなモータ駆動回路は全体としてＩＣ化されており、ＩＣ（半導体装置）内に作りこまれるパワートランジスタは、大電流を流すため大きな面積を必要とする。そのため、半導体チップ内に占めるパワートランジスタの面積の割合が大きく、パワートランジスタの配置の方法次第で、問題が生じる。

例えば、電流能力が１Ａのパワートランジスタを配線する場合、その配線が有する抵抗がたとえ１Ωのように小さな値であっても、その配線に１Ａの電流が流れたら、１Ｖという無視できない大きな電圧降下が生じる。このような電圧降下は半導体装置内に集積化している駆動回路の電気的特性を劣化させ、特に電流能力を低下させる要因となる。従って、半導体装置内に集積化する駆動回路の電流能力を確保するために、パワートランジスタ用のメタル配線は配線抵抗ができるだけ低いように配慮しなければならず、０．１Ω以下であることが好ましい。従って、メタル配線の配線幅は極力広くし、配線長を極力短くする必要がある。また、プッシュプル出力回路の接地用ボンディングパッド５２および電源用ボンディングパッド５４をパワートランジスタの直ぐ側に配置し、出力用ボンディングパッド５３は電源側パワートランジスタ１０と接地側パワートランジスタ１１との間に挟まれるように配置する必要がある。このように配置すればメタル配線の抵抗値を低減できるからである。

ところで、特許文献１では、図１１に示すように、パワートランジスタ２０２の配置を工夫することにより寄生電流を抑制する方法も開示されている。具体的には、半導体チップ２０１において寄生トランジスタが動作しない電源側パワートランジスタ２１０を制御回路２０３と接地側パワートランジスタ２１１との間に配置して、寄生トランジスタの電流増幅率を小さくする方法である。

しかしながら、このような特許文献１に記載のトランジスタの配置を採用する場合には、図７に模式的に示すような素子やパッド、配線の配置を採用することが考えられる。図７に示す形態を比較の形態と呼ぶ。比較の形態では、３対のパワートランジスタ３１０ａ，３１０ｂ，３１０ｃおよび３１１ａ，３１１ｂ，３１１ｃは半導体基板３の一つの辺に沿ってまとめて配置され、ここでは図７の下辺である。制御回路２は半導体基板（半導体チップ）３の主に上辺側に配置され、さらに左辺に沿って狭幅部分が延びていて全体として制御回路２は半導体基板３上にＬ字型に形成されている。そして、制御回路２とパワートランジスタ群との間にＬ字型のダミー領域３０４が形成されている。群となったパワートランジスタのうち、電源側パワートランジスタ３１０ａ，３１０ｂ，３１０ｃは、上辺側の制御回路２と接地側パワートランジスタ３１１ａ，３１１ｂ，３１１ｃとの間に配置している。このように配置することにより、接地側パワートランジスタ３１１ａ，３１１ｂ，３１１ｃは電源側パワートランジスタ３１０ａ，３１０ｂ，３１０ｃが存する分制御回路２との間の距離を大きくすることができ、寄生トランジスタの電流増幅率（ｈＦＥ）を小さくしている。

制御回路２用のボンディングパッドは、半導体チップのチップ端の左辺、上辺および右辺に沿って設けられている。そして、接地側パワートランジスタ３１１ａ，３１１ｂ，３１１ｃと電源側パワートランジスタ３１０ａ，３１０ｂ，３１０ｃとの中間地点に出力用ボンディングパッド３５３ａ，３５３ｂ，３５３ｃは設けられている。電源側パワートランジスタ３１０ａおよび３１０ｂ用の電源用ボンディングパッド３５４ａは、それらのトランジスタ３１０ａ，３１０ｂの中間に配置され、半導体基板３上では短いメタル配線でそれぞれのトランジスタ３１０ａ，３１０ｂに接続され、メタル配線の抵抗が大きくならないように配慮される。残った電源側パワートランジスタ３１０ｃ用の電源用ボンディングパッド３５４ｂは、電源側パワートランジスタ３１０ｃのみに接続するため、単に電源側パワートランジスタ３１０ｃの直ぐ側に配置される。また、接地側パワートランジスタ３１１ａ，３１１ｂ，３１１ｃと接続される設置用ボンディングパッド３５２ａ，３５２ｂは、接地側パワートランジスタ３１１ａ，３１１ｃの近辺に形成されている。このようなパワートランジスタの配置方法を採用することにより、寄生電流対策と、駆動回路の電流能力の向上を図っている。

そして、半導体チップ３は、リードフレームのダイパッド１０２の上に搭載され、ダイパッド１０２の周囲に配列された各リードピンと半導体チップ上の各ボンディングパッドがボンディングワイヤ１００，３０１，３０２で接続され、その後に樹脂封止されて半導体装置が仕上げられる。

しかし、このようなトランジスタ配置を行うと、電源側パワートランジスタ３１０ａ，３１０ｂ，３１０ｃが半導体チップの中央付近に配置されることになり、電源用ボンディングパッド３５４ａ，３５４ｂに接続するボンディングワイヤ３０１，３０２の長さが他のボンディングワイヤ１００に比べて長くなる。すると、長いボンディングワイヤ３０１，３０２の中央部分が下方に垂れて、半導体チップのチップ端と接触する危険性が大きくなる。そして、半導体チップのチップ端は半導体層が露出しており、ボンディングワイヤ３０１，３０２が接触すると半導体装置は不良品となることから、比較形態の半導体装置では半導体装置の組立工程（いわゆる後工程）の歩留まりが悪化してしまう虞が大きい。

この問題の対策のために、半導体チップの表面からボンディングワイヤ３０１，３０２の中央部までの距離、つまりワイヤ高さを高くする方法が考えられるが、この方法を採用すると、表面実装用の薄型パッケージの中に収納できないという弊害が起きる。

上記のような問題や弊害を解決するため、本願発明者は半導体基板における素子の平面的配置を検討し本願発明の一つに至った。以下に、この本願発明の例示として、本発明の第３の実施形態に係る半導体装置について、リードフレームに搭載された状態を示した図６を参照しながら説明する。

本実施形態の半導体装置では、電源側パワートランジスタ１０ａ，１０ｂ，１０ｃと接地側パワートランジスタ１１１ａ，１１１ｂ，１１１ｃとによるパワートランジスタ群（出力回路）と、制御回路２とを分けて配置し、それらの間に第１のダミー領域４を配置する。なお、制御回路２は半導体基板３上にＬ字形に配置されてそのＬ字の内側の２辺にパワートランジスタ群が隣接して配置されている。また、制御回路２のパワートランジスタ群と隣接する２辺のうち１辺は、電源側パワートランジスタ１０ａと隣接しており、もう１辺にはパワートランジスタ群が一列に順に並んで配置されている。接地用ボンディングパッド５２ａ，５２ｂは、接地側パワートランジスタ１１１ａ，１１１ｂ，１１１ｃの近傍であって半導体チップ端近傍に配置され、その近辺には第２のダミー領域６ａ，６ｂ，６ｃが接地側パワートランジスタ１１１ａ，１１１ｂ，１１１ｃと半導体チップ端との間にそれぞれ配置されている。そして、半導体基板３のうち接地側パワートランジスタ１１１ａと第２のダミー領域６ａとの間に存する部分は１２ａで現されているところであって、この部分１２ａは接地用ボンディングパッド５２ａと接続し、接地側パワートランジスタ１１１ｂと第２のダミー領域６ｂとの間の半導体基板３の部分１２ｂは接地用ボンディングパッド５２ａと接続し、接地側パワートランジスタ１１１ｃと第２のダミー領域６ｃとの間の半導体基板３の部分１２ｃは接地用ボンディングパッド５２ｂと接続する。更に、第２のダミー領域６ａ，６ｂ，６ｃは、それらが配置されている各接地側パワートランジスタ１１１ａ，１１１ｂ，１１１ｃを挟んで相対する辺に沿った半導体基板３の部分９ａ，９ｂ，９ｃに接続する。この接続は、半導体基板３に形成された配線７０ａ，７０ｂ，７０ｃによって行われる。

このように接地側パワートランジスタ１１１ａ，１１１ｂ，１１１ｃの配置をレイアウトすると、第２の実施形態で説明したように、寄生電流を削減する効果が従来技術と比べて桁違いに大きくなるため、電源側パワートランジスタ１０ａ，１０ｂ，１０ｃを制御回路２側に配置して、寄生トランジスタ１５の電流増幅率ｈＦＥを低下させる工夫をしなくても十分大きな寄生電流の削減ができ、制御回路２の誤動作を防止することができる。そのため、比較の形態では、電源側パワートランジスタ３１０ａ，３１０ｂ，３１０ｃを制御回路２に隣り合うように配置し接地側トランジスタ３１１ａ，３１１ｂ，３１１ｃを制御回路２と隣り合わないようにしなければならないというレイアウトの制約条件があったが、本発明ではその制約条件がなくなり、電源側パワートランジスタ１０ａ，１０ｂ，１０ｃおよび接地側パワートランジスタ１１１ａ，１１１ｂ，１１１ｃの合計６個のパワートランジスタを半導体チップの一辺に沿って一列に並べて配列することができる。そのため、電源用ボンディングパッド５４ａ，５４ｂおよび出力用ボンディングパッド５３ａ，５３ｂ，５３ｃを半導体チップのチップ端に近づけて配置することができ、それらをリードフレームと接続するボンディングワイヤの長さを、比較形態の半導体装置に比べて大幅に短くすることができる。そのため、半導体装置の組立不良が発生しにくく、半導体装置の組立歩留まりが良いという二次的な効果が得られる。

このようなパワートランジスタの配置を行って、電源用ボンディングパッド５４ａ，５４ｂおよび出力用ボンディングパッド５３ａ，５３ｂ，５３ｃを、パワートランジスタの配列の中央線に沿って配列すると、以下のような別な意味の格別な効果が得られる。

上記のようなパワートランジスタの配置を行うと、各ボンディングパッドには、直ぐ側に在るパワートランジスタの素子領域内を引き回すように施された配線が接続される。これらの配線は、長さや幅などをそれぞれほぼ同じ長さや幅などに形成できるため、パワートランジスタの素子領域内を流れる電流を均一にでき、素子領域内の局部的な発熱を抑制することができる。その結果、パワートランジスタが熱破壊を起こす出力電流のレベルを高めることができ、この種の駆動回路を集積化した半導体装置の破壊が生じる電流レベルを高めることができ、結果として駆動用の半導体装置の信頼性を高めることができる。

なお、本実施形態は、駆動回路用のボンディングパッドの配列として最良のものであるが、半導体装置の使用条件が許容する範囲でパワートランジスタの配列の中央線（各パワートランジスタの中心点を結ぶ線）から多少外れた位置に、これらのボンディングパッドを配列しても構わない。ボンディングパッドの配列を中央線よりもチップ端側に寄せると、ボンディングワイヤ１００の長さを短くすることができ、ボンディングワイヤ１００の抵抗成分が駆動回路の出力電流能力を阻害しにくくなり、出力電流能力の大きい駆動用半導体装置を実現できる。

その他の本実施形態の特徴として、電源側パワートランジスタ１０ａ，１０ｂ，１０ｃと接地側パワートランジスタ１１１ａ，１１１ｂ，１１１ｃとの一対の組み合わせ配置を交互に異ならせるパワートランジスタの配列を挙げることができる。この配列は、図６において右辺側から左側へ順に接地側パワートランジスタ１１１ｃ、電源用パワートランジスタ１０ｃの順で配置した場合、次は逆に電源用パワートランジスタ１０ｂ、接地側パワートランジスタ１１１ｂの順番の組み合わせで配置し、その次は更にその逆に接地側パワートランジスタ１１１ａ、電源側パワートランジスタ１０ａの順の組み合わせを配置したパワートランジスタの配列である。

このようなパワートランジスタの配列方法を採用すると、２つの電源側パワートランジスタ１０ｂおよび１０ｃがバイポーラトランジスタであればコレクタ同士を、またＭＯＳトランジスタであればドレイン同士を対向させて近接させることができ、そのコレクタ又はドレインから電源用ボンディングパッド５４ｂに接続するメタル配線を、最短の配線長で配線することができる。そのため、メタル配線の配線抵抗成分が殆ど無視できるほど小さくなり、電源用メタル配線の配線抵抗が駆動回路の出力電流を小さくさせる要因にならず、パワートランジスタ１０ｂおよび１０ｃの電流能力を十分に発揮させて、大きな出力電流を得ることができる。

また、電源側パワートランジスタ１０ａ専用として用いる電源用ボンディングパッド５４ａと、電源側パワートランジスタ１０ａのコレクタ（又はドレイン）との間のメタル配線は十分に短くできるが、このようなパワートランジスタの配置を行うと、電源側パワートランジスタ１０ｂのコレクタ（又はドレイン）と電源用ボンディングパッド５４ｂとの間のメタル配線、および、電源側パワートランジスタ１０ｃのコレクタ（又はドレイン）と電源用ボンディングパッド５４ｂとの間のメタル配線も、それと殆ど変わらない短い配線長で配線することができる。そして、３つの出力回路から出力される出力電流の大きさは、電源用メタル配線の配線抵抗の影響を受けずにバランスをとることができそれぞれほぼ同じ大きさとできる。このように、３つの駆動回路の出力電流をバランス良く出力することができると、各相の最大供給電流をバランスさせることができる。

本発明の半導体装置は、半導体基板上のパワートランジスタに付随する寄生トランジスタの働きを無効化するのに有用であり、コイルやモータなどの誘導性負荷を駆動する出力回路用等の半導体装置への活用に好適である。

第１の実施形態に係る半導体装置の断面模式図である。 第１の実施形態に係る半導体装置の平面模式図である。 図１に示す半導体装置の寄生トランジスタを説明するための断面模式図である。 第２の実施形態に係る半導体装置の断面模式図である。 第２の実施形態に係る半導体装置の寄生素子を説明するための断面模式図である。 第３の実施形態に係る半導体装置の平面模式図である。 比較の形態に係るパワートランジスタ配置とボンディングワイヤとの関係図である。 一般的な３相モータ用駆動回路の回路構成図である。 従来の半導体装置の断面図である。 従来の半導体装置の平面図である。 従来の別の半導体装置の平面図である。

符号の説明

１ パワートランジスタ領域
２ 制御回路領域（制御回路）
３ Ｐ型の半導体基板
４ 第１のダミー領域
５ チップ端
６ 第２のダミー領域
７ メタル配線
９ 接地側トランジスタと第１のダミー領域との間の半導体基板の部分
１０ 電源側パワートランジスタ
１０ａ 電源側パワートランジスタ
１０ｂ 電源側パワートランジスタ
１０ｃ 電源側パワートランジスタ
１１ 接地側パワートランジスタ
１２ Ｐ型拡散層（第２のダミー領域と接地側トランジスタとの間に位置する半導体基板の部分）
１５ 第１の寄生トランジスタ
１６ 第２の寄生トランジスタ
１７ 半導体基板の抵抗成分
５１ 誘導性負荷（コイルなど）
５２ 接地用ボンディングパッド
５３ 出力用ボンディングパッド
５４ 電源用ボンディングパッド
６１ ボディダイオード（寄生ダイオード）
１１１ａ 接地側トランジスタ
１１１ｂ 接地側トランジスタ
１１１ｃ 接地側トランジスタ

Claims (8)

1. 半導体基板と、
   前記半導体基板に形成された出力回路と、
   前記半導体基板に形成され、前記出力回路を制御する制御回路と
   を備えた半導体装置であって、
   前記出力回路は、プッシュプル回路を構成する少なくとも一組の接地側トランジスタおよび電源側トランジスタを有し、
   前記半導体基板には、前記接地側トランジスタを間に挟んで、該半導体基板とは導電型が異なる第１及び第２のダミー領域が形成されており、
   前記第１のダミー領域は、前記接地側トランジスタと前記制御回路との間に位置しており、
   前記第２のダミー領域は、前記接地側トランジスタと前記第１のダミー領域との間の前記半導体基板に電気的に接続されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記半導体基板のうち、前記第２のダミー領域と前記接地側トランジスタとの間に位置する部分は接地されていることを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   前記半導体基板のうち、前記第２のダミー領域と接地側トランジスタとの間に位置しており且つ接地されている部分は、該半導体基板の他の部分よりも不純物濃度が高いことを特徴とする半導体装置。
4. 請求項１から３のいずれか一つに記載の半導体装置において、
   前記半導体基板のうち、前記接地側トランジスタと前記第１のダミー領域との間に位置する部分は、接地されていないことを特徴とする半導体装置。
5. 請求項１から４のいずれか一つに記載の半導体装置において、
   前記出力回路は、前記制御回路と前記半導体基板の端との間に位置しており、
   前記半導体基板の前記端に沿って前記接地側トランジスタと前記電源側トランジスタとが一列に並べられていることを特徴とする半導体装置。
6. 請求項５に記載の半導体装置において、
   前記半導体基板は矩形であって、
   前記接地側トランジスタと前記電源側トランジスタとは複数組存しており、当該接地側トランジスタと当該電源側トランジスタとのすべてが前記半導体基板の一辺に沿って一列に配置されていることを特徴とする半導体装置。
7. 請求項５または６に記載の半導体装置において、
   前記出力回路は、前記半導体基板上に略矩形に形成され、
   前記制御回路は、前記出力回路の２辺に隣り合うようにＬ字形に形成され、
   前記制御回路の前記出力回路と隣り合う２辺のうち一方の辺は前記電源側トランジスタと隣り合っており、他方の辺に沿って前記接地側トランジスタと前記電源側トランジスタとが一列に配置されていることを特徴とする半導体装置。
8. 請求項１から７のいずれか一つに記載の半導体装置において
   前記制御回路の前記出力回路と隣接する領域には、抵抗素子および容量素子の少なくとも一方のみを配置し、該領域の電位を電源または接地と同電位とすることを特徴とする半導体装置。

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