JPH0133954B2 - - Google Patents
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- JPH0133954B2 JPH0133954B2 JP55174499A JP17449980A JPH0133954B2 JP H0133954 B2 JPH0133954 B2 JP H0133954B2 JP 55174499 A JP55174499 A JP 55174499A JP 17449980 A JP17449980 A JP 17449980A JP H0133954 B2 JPH0133954 B2 JP H0133954B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
- H01L29/7304—Bipolar junction transistors structurally associated with other devices the device being a resistive element, e.g. ballasting resistor
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Description
【発明の詳細な説明】
本発明は半導体装置、特に、高出力半導体集積
回路（以下、パワーICと称す）に適用されるパ
ワートランジスタに関するものである。
回路（以下、パワーICと称す）に適用されるパ
ワートランジスタに関するものである。
オーデイオ出力回路などのパワーICにおける
パワートランジスタでは、高出力電流を得るため
に一つのベース領域に対し、複数に分割されたエ
ミツタ領域を配置させることが行なわれる。かか
るパワートランジスタにおいては、複数に分割配
置された各エミツタ領域にはエミツタ電流が均一
に流れるように、各エミツタ領域と１つのエミツ
タ入力端子との間にバラスト抵抗を挿入すること
が行なわれている。このバラスト抵抗の構成法と
して、パワートランジスタ全体の占有面積を小さ
くするために、一端がエミツタ領域に連続し、他
端がエミツタ入力電極に接続される抵抗領域を形
成することが考えられる。しかしながら、このよ
うな構造について、本発明が実験した結果、抵抗
領域の入力電極側および抵抗領域もトランジスタ
動作を行ない、本来のトランジスタを行なうエミ
ツタ領域によるトランジスタと、抵抗領域による
寄生トランジスタとが共存した状態となり、この
結果、バラスト抵抗領域による寄生トランジスタ
に電流が集中し、そこの部分において局部的に電
流集中が生じてトランジスタが破壊するという欠
点を見い出した。
パワートランジスタでは、高出力電流を得るため
に一つのベース領域に対し、複数に分割されたエ
ミツタ領域を配置させることが行なわれる。かか
るパワートランジスタにおいては、複数に分割配
置された各エミツタ領域にはエミツタ電流が均一
に流れるように、各エミツタ領域と１つのエミツ
タ入力端子との間にバラスト抵抗を挿入すること
が行なわれている。このバラスト抵抗の構成法と
して、パワートランジスタ全体の占有面積を小さ
くするために、一端がエミツタ領域に連続し、他
端がエミツタ入力電極に接続される抵抗領域を形
成することが考えられる。しかしながら、このよ
うな構造について、本発明が実験した結果、抵抗
領域の入力電極側および抵抗領域もトランジスタ
動作を行ない、本来のトランジスタを行なうエミ
ツタ領域によるトランジスタと、抵抗領域による
寄生トランジスタとが共存した状態となり、この
結果、バラスト抵抗領域による寄生トランジスタ
に電流が集中し、そこの部分において局部的に電
流集中が生じてトランジスタが破壊するという欠
点を見い出した。
従つて、本発明は、エミツタ領域の一部をバラ
スト抵抗として使用する。パワートランジスタに
おいて、その破壊強度を増大させることを目的と
する。
スト抵抗として使用する。パワートランジスタに
おいて、その破壊強度を増大させることを目的と
する。
本発明に従えば、バラスト抵抗は、本来のトラ
ンジスタ動作をすべくエミツタ領域と連続する同
一半導体領域としてベース領域内に形成され、そ
のバラスト抵抗領域と、その直下のベース領域お
よびコレクタ領域とで形成れる寄生トランジスタ
の電流増幅率を低下させるための付加手段が設け
られる。この付加手段の最も好適な方法として寄
生トランジスタ部のベース幅を大きくするための
半導体領域が付加される。
ンジスタ動作をすべくエミツタ領域と連続する同
一半導体領域としてベース領域内に形成され、そ
のバラスト抵抗領域と、その直下のベース領域お
よびコレクタ領域とで形成れる寄生トランジスタ
の電流増幅率を低下させるための付加手段が設け
られる。この付加手段の最も好適な方法として寄
生トランジスタ部のベース幅を大きくするための
半導体領域が付加される。
以下、本発明の実施例を図面を参照して説明す
る。
る。
第１図および第２図は、本発明に従うパワート
ランジスタの構造を示し、第１図は平面図、第２
図は、その部分的な断面図である。特に、この実
施例では、パワーICの一部として構成されたパ
ワートランジスタを示している。パワートランジ
スタは、Ｐ型基体１と、その上にエピタキシヤル
技術によつて形成されたN-型のエピタキシヤル
層３とから成るシリコン半導体ウエハ１００の一
部に形成されている。この形成領域（アイランド
領域）は、アイソレーシヨン領域４によつて取囲
れ、半導体ウエハ１００の他の部分に形成される
べき回路素子（図示されていない）から電気的に
分離されている。パワートランジスタを詳述する
と、P+型アイソレーシヨン領域４によつて囲れ
たエピタキシヤル層３には、埋込み層２まで達す
る深いコレクタ電極取出し用のN+型拡散領域５
が環状に形成されている。その内側には、周知の
拡散技術によつてＰ型のベース領域６が形成され
る。このベース領域６は、第１図の平面図に示さ
れるように、１つのアイランド領域３に対して４
つ形成され、隣り合う対のベース領域６は、上記
した環状のN+型領域５によつて取囲れている。
各ベース領域６内にはN+型のエミツタ領域７が
形成されている。第１図から明らかなように、１
つのベース領域７に対し、一対のエミツタ領域７
が形成されている。エミツタ領域７は、本来のト
ランジスタ動作を目的として形成されたエミツタ
部７ａと、バラスト抵抗として作用する抵抗部７
ｂと、エミツタ入力端子として作用するアルミニ
ウム電極８がオーミツクコンタクトしている電極
取出し部７ｃとから成つている。電極取出し部７
ｃは、シリコン酸化膜１０の中に設けられたコン
タクトホール１８を介して上記した電極８にオー
ミツクコンタクトしている。この電極８は第１図
において２点鎖線によつて略式的に示されるよう
に、各エミツタ領域に対し、各コンタクトホール
１８を介して共通的に接続され、エミツタ入力端
子を形成する。トランジスタ動作部分のエミツタ
部７ａ上にはアルミニウムのエミツタ電極９が、
コンタクトホール１７を介してオーミツクコンタ
クトされている。このエミツタ電極９は各エミツ
タ部に対し互いに独立して設けられる。一対のエ
ミツタ領域６の間のベース領域６上には、アルミ
ニウムのベース電極１４がコンタクトホール１６
を介してオーミツクコンタクトされている。ベー
ス電極１４は第１図において２点鎖線によつて略
式的に示されるように、各ベースコンタクト領域
を共通接続するように設けられ、これによつて、
ベース入力端子を形成する。
ランジスタの構造を示し、第１図は平面図、第２
図は、その部分的な断面図である。特に、この実
施例では、パワーICの一部として構成されたパ
ワートランジスタを示している。パワートランジ
スタは、Ｐ型基体１と、その上にエピタキシヤル
技術によつて形成されたN-型のエピタキシヤル
層３とから成るシリコン半導体ウエハ１００の一
部に形成されている。この形成領域（アイランド
領域）は、アイソレーシヨン領域４によつて取囲
れ、半導体ウエハ１００の他の部分に形成される
べき回路素子（図示されていない）から電気的に
分離されている。パワートランジスタを詳述する
と、P+型アイソレーシヨン領域４によつて囲れ
たエピタキシヤル層３には、埋込み層２まで達す
る深いコレクタ電極取出し用のN+型拡散領域５
が環状に形成されている。その内側には、周知の
拡散技術によつてＰ型のベース領域６が形成され
る。このベース領域６は、第１図の平面図に示さ
れるように、１つのアイランド領域３に対して４
つ形成され、隣り合う対のベース領域６は、上記
した環状のN+型領域５によつて取囲れている。
各ベース領域６内にはN+型のエミツタ領域７が
形成されている。第１図から明らかなように、１
つのベース領域７に対し、一対のエミツタ領域７
が形成されている。エミツタ領域７は、本来のト
ランジスタ動作を目的として形成されたエミツタ
部７ａと、バラスト抵抗として作用する抵抗部７
ｂと、エミツタ入力端子として作用するアルミニ
ウム電極８がオーミツクコンタクトしている電極
取出し部７ｃとから成つている。電極取出し部７
ｃは、シリコン酸化膜１０の中に設けられたコン
タクトホール１８を介して上記した電極８にオー
ミツクコンタクトしている。この電極８は第１図
において２点鎖線によつて略式的に示されるよう
に、各エミツタ領域に対し、各コンタクトホール
１８を介して共通的に接続され、エミツタ入力端
子を形成する。トランジスタ動作部分のエミツタ
部７ａ上にはアルミニウムのエミツタ電極９が、
コンタクトホール１７を介してオーミツクコンタ
クトされている。このエミツタ電極９は各エミツ
タ部に対し互いに独立して設けられる。一対のエ
ミツタ領域６の間のベース領域６上には、アルミ
ニウムのベース電極１４がコンタクトホール１６
を介してオーミツクコンタクトされている。ベー
ス電極１４は第１図において２点鎖線によつて略
式的に示されるように、各ベースコンタクト領域
を共通接続するように設けられ、これによつて、
ベース入力端子を形成する。
第３図は、上記パワートランジスタの一つのエ
ミツタ領域７に関し形成されるトランジスタの等
価回路図である。Tr1は、エミツタ部７ａによつ
て形成された本来必要なトランジスタを示し、
Tr2は、エミツタ電極８とオーミツクコンタクト
される電極取出し部７ｃによつて形成された好ま
しくない寄生トランジスタを示し、さらにＲは、
抵抗部７ｂによつて形成されたバラスト抵抗を示
している。
ミツタ領域７に関し形成されるトランジスタの等
価回路図である。Tr1は、エミツタ部７ａによつ
て形成された本来必要なトランジスタを示し、
Tr2は、エミツタ電極８とオーミツクコンタクト
される電極取出し部７ｃによつて形成された好ま
しくない寄生トランジスタを示し、さらにＲは、
抵抗部７ｂによつて形成されたバラスト抵抗を示
している。
ここで重要なことは、ベース６のうち、エミツ
タ領域７のバラスト抵抗部分７ｂ及び端子側部分
７ｃ下の領域６ａが下方へ一体に突設されてい
て、上記寄生トランジスタTr2の実効ベース幅が
他の部分よりも拡大されていることである。第４
図に示すように、本来のベース幅d1を例えば1μｍ
程度とすれば、ベース幅拡大部６ａの突出幅d2は
例えば1μｍ程度としてよいが、この突出量は耐
圧をとれる程度に深くしてよい。
タ領域７のバラスト抵抗部分７ｂ及び端子側部分
７ｃ下の領域６ａが下方へ一体に突設されてい
て、上記寄生トランジスタTr2の実効ベース幅が
他の部分よりも拡大されていることである。第４
図に示すように、本来のベース幅d1を例えば1μｍ
程度とすれば、ベース幅拡大部６ａの突出幅d2は
例えば1μｍ程度としてよいが、この突出量は耐
圧をとれる程度に深くしてよい。
このように、寄生トランジスタTr2のベース幅
を大きくすることにより、そのトランジスタTr2
の電流増幅率hFEを低下させることができるので、
動作時にそこへの電流集中を効果的に防止するこ
とができ、従つて、本来のトランジスタTr1に電
流を流すことができる。しかも、本来のトランジ
スタTr1は通常のベース幅を有していてその特性
が損われることがなく、またエミツタバラスト抵
抗によりある特定のエミツタ領域７ａへの電流集
中を防止することができ、分割エミツタ領域の各
エミツタに対し、均等に電流を分配することがで
きる。従つて、トランジスタ全体として、すなわ
ち、パワートランジスタとしての破壊強度をベー
ス幅拡大部６ａの存在により大幅に増大させるこ
とができ、しかも本来のトランジスタ特性も良好
に保持することができることになる。
を大きくすることにより、そのトランジスタTr2
の電流増幅率hFEを低下させることができるので、
動作時にそこへの電流集中を効果的に防止するこ
とができ、従つて、本来のトランジスタTr1に電
流を流すことができる。しかも、本来のトランジ
スタTr1は通常のベース幅を有していてその特性
が損われることがなく、またエミツタバラスト抵
抗によりある特定のエミツタ領域７ａへの電流集
中を防止することができ、分割エミツタ領域の各
エミツタに対し、均等に電流を分配することがで
きる。従つて、トランジスタ全体として、すなわ
ち、パワートランジスタとしての破壊強度をベー
ス幅拡大部６ａの存在により大幅に増大させるこ
とができ、しかも本来のトランジスタ特性も良好
に保持することができることになる。
このベース幅拡大部６ａは、第１図において１
つのベース領域６に対し、全体に長手状に形成し
てもよいし、１つのベース領域６の中に形成され
た一対のトランジスタの各エミツタ領域に対応さ
せて形成してもよい。この形成に際しては、予め
拡大部６ａに相当する位置にて拡散技術等により
P+型領域を形成しておき、次いでベース拡散を
行なえばよい。このP+領域は、他の素子領域に
形成する例えばラテラルPNPトランジスタやツ
エナー用の一領域を形成するP+領域と同時に形
成することができる。
つのベース領域６に対し、全体に長手状に形成し
てもよいし、１つのベース領域６の中に形成され
た一対のトランジスタの各エミツタ領域に対応さ
せて形成してもよい。この形成に際しては、予め
拡大部６ａに相当する位置にて拡散技術等により
P+型領域を形成しておき、次いでベース拡散を
行なえばよい。このP+領域は、他の素子領域に
形成する例えばラテラルPNPトランジスタやツ
エナー用の一領域を形成するP+領域と同時に形
成することができる。
第５図、第６Ａ図および第６Ｂ図は、本発明に
従う他の実施例を示す。なお、上述の例と共通す
る部分には共通符号を付して、その説明を省略す
る。
従う他の実施例を示す。なお、上述の例と共通す
る部分には共通符号を付して、その説明を省略す
る。
この例では、第５図に示すように、ベース幅は
上述したようなトランジスタTr1及びTr2とも均
一ではあるが、寄生トランジスタTr2のベース領
域６の一部には他のベース領域より比較的高濃度
なP+型領域６ｂが形成されている。コレクタ・
ベース間の耐圧を考慮したとき、このP+型領域
６ｂはエミツタ領域７とは接しているが、コレク
タ領域３とは接しないようにベース領域６の中途
深さまで設けられるのが望ましい。
上述したようなトランジスタTr1及びTr2とも均
一ではあるが、寄生トランジスタTr2のベース領
域６の一部には他のベース領域より比較的高濃度
なP+型領域６ｂが形成されている。コレクタ・
ベース間の耐圧を考慮したとき、このP+型領域
６ｂはエミツタ領域７とは接しているが、コレク
タ領域３とは接しないようにベース領域６の中途
深さまで設けられるのが望ましい。
P+型領域６ｂを形成するにはまず、第６Ａ図
のように、ベース領域６を拡散技術により形成し
てからSiO2膜１０の一部をエツチング除去し、
その開口１１を通じて寄生トランジスタに相当す
る領域にＰ型不純物、例えばボロンイオン１２を
５×1013〜14cm-2程度のドーズ量で打込む。次いで
第６Ｂ図のように、SiO2膜１０を窓明けした後、
通常のエミツタ領域の形成のために拡散を行な
い、このエミツタ領域の拡散と同時に上記のイオ
ン注入領域１３中のＰ型不純物をエミツタ領域７
下に押し込める。これによつて、エミツタ領域の
抵抗部７ｂ、コンタクト部７ｃの直下およびその
周辺においてベース６内に部分的に拡がつたP+
型領域６ｂを形成できる。このP+型領域６ｂは
本来のベース領域６よりも高濃度であつて、例え
ば200Ω／□以下のシート抵抗を有したものとな
るが、他のベース領域よりも抵抗が小さくなつて
いる。
のように、ベース領域６を拡散技術により形成し
てからSiO2膜１０の一部をエツチング除去し、
その開口１１を通じて寄生トランジスタに相当す
る領域にＰ型不純物、例えばボロンイオン１２を
５×1013〜14cm-2程度のドーズ量で打込む。次いで
第６Ｂ図のように、SiO2膜１０を窓明けした後、
通常のエミツタ領域の形成のために拡散を行な
い、このエミツタ領域の拡散と同時に上記のイオ
ン注入領域１３中のＰ型不純物をエミツタ領域７
下に押し込める。これによつて、エミツタ領域の
抵抗部７ｂ、コンタクト部７ｃの直下およびその
周辺においてベース６内に部分的に拡がつたP+
型領域６ｂを形成できる。このP+型領域６ｂは
本来のベース領域６よりも高濃度であつて、例え
ば200Ω／□以下のシート抵抗を有したものとな
るが、他のベース領域よりも抵抗が小さくなつて
いる。
このように、寄生トランジスタのベース領域内
に高濃度領域６ｂを設ければ、そのトランジスタ
のhFEが低下するので、電流集中を防止すること
ができ、トランジスタの破壊強度をやはり大きく
することが可能である。また、P+型領域６ｂは
他のベース領域へは影響を与えないので、本来の
トランジスタの特性も損われない。このP+型領
域６ｂは上記のイオン注入工程を経て形成される
から、その不純物濃度は他のベース領域に比べ
て、よりエミツタ側に高い濃度ピークを有したも
のとなり、この点でもhFEの低下に有利に寄与し
ている。
に高濃度領域６ｂを設ければ、そのトランジスタ
のhFEが低下するので、電流集中を防止すること
ができ、トランジスタの破壊強度をやはり大きく
することが可能である。また、P+型領域６ｂは
他のベース領域へは影響を与えないので、本来の
トランジスタの特性も損われない。このP+型領
域６ｂは上記のイオン注入工程を経て形成される
から、その不純物濃度は他のベース領域に比べ
て、よりエミツタ側に高い濃度ピークを有したも
のとなり、この点でもhFEの低下に有利に寄与し
ている。
以上、本発明を例示したが、上述の例は本発明
の技術的思想に基づいて更に変形が可能である。
例えば、ベース領域の拡大部分６ａ及び高濃度領
域６ｂの位置や形状を様々に変えてよいし、その
形成方法も変更できる。また、拡大部分６ａの領
域を高濃度化することによつて、電流増幅率を制
御することもできる。その３、寄生トランジスタ
のベースにその電流増幅率を低下させる別の領域
又は手段を設けることもできる。また、本発明
は、上述の各領域の導電型を変換してPNP型の
トランジスタを形成する場合にも適用できる。
の技術的思想に基づいて更に変形が可能である。
例えば、ベース領域の拡大部分６ａ及び高濃度領
域６ｂの位置や形状を様々に変えてよいし、その
形成方法も変更できる。また、拡大部分６ａの領
域を高濃度化することによつて、電流増幅率を制
御することもできる。その３、寄生トランジスタ
のベースにその電流増幅率を低下させる別の領域
又は手段を設けることもできる。また、本発明
は、上述の各領域の導電型を変換してPNP型の
トランジスタを形成する場合にも適用できる。
本発明は、上述したように、寄生トランジスタ
が生じ得る領域のベース部分にその電流増幅率を
低下させる手段を設けているので、寄生トランジ
スタへの電流集中を防止して全体としてトランジ
スタの破壊強度を増大させることができ、しかも
本来のトランジスタ特性も損うことなく良好に動
作させることができる。そして、特にエミツタ電
極９は第１図から明らかなように細長い各エミツ
タ部に対して互いに独立して設けられているため
に電流分布は均一なものとなる。従つて、特にパ
ワートランジスタとして非常に有用な装置を提供
できる。
が生じ得る領域のベース部分にその電流増幅率を
低下させる手段を設けているので、寄生トランジ
スタへの電流集中を防止して全体としてトランジ
スタの破壊強度を増大させることができ、しかも
本来のトランジスタ特性も損うことなく良好に動
作させることができる。そして、特にエミツタ電
極９は第１図から明らかなように細長い各エミツ
タ部に対して互いに独立して設けられているため
に電流分布は均一なものとなる。従つて、特にパ
ワートランジスタとして非常に有用な装置を提供
できる。
図面は本発明の実施例を示すものであつて、第
１図はパワーICのパワートランジスタ部分を示
す平面図、第２図は第１図の部分的な断面を示す
断面図、第３図はパワートランジスタの単位構造
における等価回路図、第４図は、第２図の構造を
説明するために用いられた第２図の略式図、第５
図は他の実施例によるパワートランジスタ部分の
断面図、第６Ａ図及び第６Ｂ図はその製造時の主
要工程を順に示す断面図である。 なお、図面に用いられている符号において、６
はベース領域、６ａはベース幅拡大部、６ｂは高
濃度領域、７ａは本来のエミツタ動作部分、７ｂ
はエミツタバラスト抵抗部分、７ｃは端子部分、
１２はリンイオンである。
１図はパワーICのパワートランジスタ部分を示
す平面図、第２図は第１図の部分的な断面を示す
断面図、第３図はパワートランジスタの単位構造
における等価回路図、第４図は、第２図の構造を
説明するために用いられた第２図の略式図、第５
図は他の実施例によるパワートランジスタ部分の
断面図、第６Ａ図及び第６Ｂ図はその製造時の主
要工程を順に示す断面図である。 なお、図面に用いられている符号において、６
はベース領域、６ａはベース幅拡大部、６ｂは高
濃度領域、７ａは本来のエミツタ動作部分、７ｂ
はエミツタバラスト抵抗部分、７ｃは端子部分、
１２はリンイオンである。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型のコレクタ領域と、このコレクタ
領域に接して形成された第２導電型のベース領域
と、このベース領域に接して形成された細長の複
数の第１導電型のエミツタ領域とから成り、かつ
それらエミツタ領域のそれぞれは本来のトランジ
スタ動作区域とバラスト抵抗区域と端子側区域と
から成つていて、前記エミツタ領域のそれぞれに
おける本来のトランジスタ動作区域には独立した
電極がその動作区域に沿つて接続され、端子側区
域にはそれぞれ互いに電気的共通接続をなす電極
が接続され、なおかつ、前記バラスト抵抗区域及
び端子側区域下における電流増幅率を前記トラン
ジスタ動作区域下における電流増幅率よりも低下
せしめて成ることを特徴とする半導体装置。 ２ 前記バラスト抵抗区域及び端子側区域下にお
けるベース領域の実効ベース幅が前記トランジス
タ動作区域下におけるベース領域のベース幅より
大きくなつている、特許請求の範囲の第１項に記
載した半導体装置。 ３ 前記バラスト抵抗区域及び端子側区域下にお
けるベース領域の不純物濃度が前記トランジスタ
動作区域下におけるベース領域の不純物濃度より
も高くなつている、特許請求の範囲の第１項又は
第２項に記載した半導体装置。
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55174499A JPS5799771A (en) | 1980-12-12 | 1980-12-12 | Semiconductor device |
| GB8134947A GB2089564B (en) | 1980-12-12 | 1981-11-19 | Semiconductor device |
| DE19813148323 DE3148323A1 (de) | 1980-12-12 | 1981-12-07 | Halbleiterschaltung |
| IT25510/81A IT1140324B (it) | 1980-12-12 | 1981-12-10 | Dispositivo a semiconduttore,in particolare transistor di potenza |
| US06/329,948 US4639757A (en) | 1980-12-12 | 1981-12-11 | Power transistor structure having an emitter ballast resistance |
| GB08428941A GB2149575B (en) | 1980-12-12 | 1984-11-15 | Semiconductor device |
| SG363/87A SG36387G (en) | 1980-12-12 | 1987-04-23 | Semiconductor device |
| SG36687A SG36687G (en) | 1980-12-12 | 1987-04-23 | A semiconductor memory |
| HK701/87A HK70187A (en) | 1980-12-12 | 1987-10-01 | Semiconductor device |
| HK715/87A HK71587A (en) | 1980-12-12 | 1987-10-01 | Semiconductor device |
| MY615/87A MY8700615A (en) | 1980-12-12 | 1987-12-30 | Semiconductor device |
| MY612/87A MY8700612A (en) | 1980-12-12 | 1987-12-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55174499A JPS5799771A (en) | 1980-12-12 | 1980-12-12 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5799771A JPS5799771A (en) | 1982-06-21 |
| JPH0133954B2 true JPH0133954B2 (ja) | 1989-07-17 |
Family
ID=15979556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55174499A Granted JPS5799771A (en) | 1980-12-12 | 1980-12-12 | Semiconductor device |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4639757A (ja) |
| JP (1) | JPS5799771A (ja) |
| DE (1) | DE3148323A1 (ja) |
| GB (2) | GB2089564B (ja) |
| HK (2) | HK71587A (ja) |
| IT (1) | IT1140324B (ja) |
| MY (1) | MY8700615A (ja) |
| SG (1) | SG36387G (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799771A (en) * | 1980-12-12 | 1982-06-21 | Hitachi Ltd | Semiconductor device |
| US5298785A (en) * | 1987-05-15 | 1994-03-29 | Fuji Electric Co., Ltd. | Semiconductor device |
| FR2615326B1 (fr) * | 1987-05-15 | 1990-08-31 | Fuji Electric Co Ltd | Dispositif a semi-conducteurs du type multi-emetteur |
| JPH0262048A (ja) * | 1988-08-27 | 1990-03-01 | Fuji Electric Co Ltd | トランジスタ |
| JPH07109831B2 (ja) * | 1990-01-25 | 1995-11-22 | 株式会社東芝 | 半導体装置 |
| US5387813A (en) * | 1992-09-25 | 1995-02-07 | National Semiconductor Corporation | Transistors with emitters having at least three sides |
| US6064109A (en) * | 1992-10-08 | 2000-05-16 | Sgs-Thomson Microelectronics, Inc. | Ballast resistance for producing varied emitter current flow along the emitter's injecting edge |
| EP0592157B1 (en) * | 1992-10-08 | 1998-11-25 | STMicroelectronics, Inc. | Integrated thin film approach to achieve high ballast levels for overlay structures |
| US5374844A (en) * | 1993-03-25 | 1994-12-20 | Micrel, Inc. | Bipolar transistor structure using ballast resistor |
| US6946720B2 (en) * | 2003-02-13 | 2005-09-20 | Intersil Americas Inc. | Bipolar transistor for an integrated circuit having variable value emitter ballast resistors |
| JP2006332117A (ja) * | 2005-05-23 | 2006-12-07 | Sharp Corp | トランジスタ構造および電子機器 |
| USD848384S1 (en) * | 2017-08-17 | 2019-05-14 | Epistar Corporation | Transistor |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3358197A (en) * | 1963-05-22 | 1967-12-12 | Itt | Semiconductor device |
| US3609460A (en) * | 1968-06-28 | 1971-09-28 | Rca Corp | Power transistor having ballasted emitter fingers interdigitated with base fingers |
| US3619741A (en) * | 1969-11-24 | 1971-11-09 | Texas Instruments Inc | Method of providing integrated diffused emitter ballast resistors for improved power capabilities of semiconductor devices |
| GB1324507A (en) * | 1969-12-18 | 1973-07-25 | Mullard Ltd | Methods of manufacturing a semiconductor device |
| DE2137976C3 (de) * | 1971-07-29 | 1978-08-31 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolithischer Speicher und Verfahren zur Herstellung |
| US3884732A (en) * | 1971-07-29 | 1975-05-20 | Ibm | Monolithic storage array and method of making |
| JPS5223715B2 (ja) * | 1972-03-27 | 1977-06-25 | ||
| GB1556169A (en) * | 1975-12-23 | 1979-11-21 | Ferranti Ltd | Transistor logic circuits |
| US4149177A (en) * | 1976-09-03 | 1979-04-10 | Fairchild Camera And Instrument Corporation | Method of fabricating conductive buried regions in integrated circuits and the resulting structures |
| FR2374742A1 (fr) * | 1976-12-20 | 1978-07-13 | Radiotechnique Compelec | Transistor multicouche pour tensions elevees et son procede de fabrication |
| US4151540A (en) * | 1977-12-08 | 1979-04-24 | Fairchild Camera And Instrument Corporation | High beta, high frequency transistor structure |
| NL184185C (nl) * | 1978-04-07 | 1989-05-01 | Philips Nv | Darlingtonschakeling met een geintegreerde halfgeleiderdiode. |
| JPS55138273A (en) * | 1979-04-11 | 1980-10-28 | Fujitsu Ltd | Transistor |
| JPS5799771A (en) * | 1980-12-12 | 1982-06-21 | Hitachi Ltd | Semiconductor device |
-
1980
- 1980-12-12 JP JP55174499A patent/JPS5799771A/ja active Granted
-
1981
- 1981-11-19 GB GB8134947A patent/GB2089564B/en not_active Expired
- 1981-12-07 DE DE19813148323 patent/DE3148323A1/de not_active Withdrawn
- 1981-12-10 IT IT25510/81A patent/IT1140324B/it active
- 1981-12-11 US US06/329,948 patent/US4639757A/en not_active Expired - Fee Related
-
1984
- 1984-11-15 GB GB08428941A patent/GB2149575B/en not_active Expired
-
1987
- 1987-04-23 SG SG363/87A patent/SG36387G/en unknown
- 1987-10-01 HK HK715/87A patent/HK71587A/xx unknown
- 1987-10-01 HK HK701/87A patent/HK70187A/xx unknown
- 1987-12-30 MY MY615/87A patent/MY8700615A/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5799771A (en) | 1982-06-21 |
| GB2089564B (en) | 1985-11-20 |
| GB2089564A (en) | 1982-06-23 |
| GB2149575A (en) | 1985-06-12 |
| GB8428941D0 (en) | 1984-12-27 |
| MY8700615A (en) | 1987-12-31 |
| IT1140324B (it) | 1986-09-24 |
| SG36387G (en) | 1987-07-24 |
| IT8125510A0 (it) | 1981-12-10 |
| HK70187A (en) | 1987-10-09 |
| GB2149575B (en) | 1985-12-04 |
| DE3148323A1 (de) | 1982-09-09 |
| HK71587A (en) | 1987-10-09 |
| US4639757A (en) | 1987-01-27 |
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