JPH0262048A - トランジスタ - Google Patents
トランジスタInfo
- Publication number
- JPH0262048A JPH0262048A JP21346188A JP21346188A JPH0262048A JP H0262048 A JPH0262048 A JP H0262048A JP 21346188 A JP21346188 A JP 21346188A JP 21346188 A JP21346188 A JP 21346188A JP H0262048 A JPH0262048 A JP H0262048A
- Authority
- JP
- Japan
- Prior art keywords
- region
- emitter
- base layer
- layer
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000009792 diffusion process Methods 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
- H01L29/7304—Bipolar junction transistors structurally associated with other devices the device being a resistive element, e.g. ballasting resistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、モータ駆動用、インバータ用、電源用あるい
は自動車用等で要求の強い広い安全動作領域を持つトラ
ンジスタに関する。
は自動車用等で要求の強い広い安全動作領域を持つトラ
ンジスタに関する。
トランジスタを劣化または破壊することなく使用できる
限界として、最大定格、すなわちt流定格、12を圧定
格、電力定格、温度定格のはか二次降伏(セカンド・ブ
レークダウン)特性を考慮して実際に使用できる範囲を
Ic Vct平面に明示した安全動作領域(ASO)
が扱われる。この安全動作領域を広げるために、第2図
のNPN )ランジスタの等価回路に示すように、トラ
ンジスタ基体21のエミッタに直列にバラスト砥抗22
を接続することはよく知られている。このようなエミッ
タバラス) tffi抗をトランジスタ基体のチップに
組入れる溝底としては、例えば三浦、佐寝、平久により
雑誌「電子技術」第9巻、第4号(昭42年)59ペー
ジに記載されているうち、主なものとして次の2種類が
ある。
限界として、最大定格、すなわちt流定格、12を圧定
格、電力定格、温度定格のはか二次降伏(セカンド・ブ
レークダウン)特性を考慮して実際に使用できる範囲を
Ic Vct平面に明示した安全動作領域(ASO)
が扱われる。この安全動作領域を広げるために、第2図
のNPN )ランジスタの等価回路に示すように、トラ
ンジスタ基体21のエミッタに直列にバラスト砥抗22
を接続することはよく知られている。このようなエミッ
タバラス) tffi抗をトランジスタ基体のチップに
組入れる溝底としては、例えば三浦、佐寝、平久により
雑誌「電子技術」第9巻、第4号(昭42年)59ペー
ジに記載されているうち、主なものとして次の2種類が
ある。
(1)エミッタフィンガ内の各部に分布定数的にバラス
ト抵抗を持たせて電流の均一化をはかる方法で、第2図
+al、(b)に示すようにnコレクタ層1にpベース
N2、さらにその中にnエミッタ層3を拡散法で形成し
たトランジスタチップのベース電極4は酸化膜5の開口
部でベース層2に接触しているが、エミンタ電極6はエ
ミッタ層3に薄膜抵抗31を介して接続する。この薄膜
抵抗31がエミッタバラスト抵抗になる。
ト抵抗を持たせて電流の均一化をはかる方法で、第2図
+al、(b)に示すようにnコレクタ層1にpベース
N2、さらにその中にnエミッタ層3を拡散法で形成し
たトランジスタチップのベース電極4は酸化膜5の開口
部でベース層2に接触しているが、エミンタ電極6はエ
ミッタ層3に薄膜抵抗31を介して接続する。この薄膜
抵抗31がエミッタバラスト抵抗になる。
(2)エミッタフィンガの1本ごとにそれぞれバラスト
抵抗を接続する方法で、例えば第4図fal、(blに
示すように、エミッタ層3の上に酸化膜5の開口部でエ
ミッタ11fi6のほかに各フィンガ部で補助量8i6
1が接触していて、補助電極がnエミッタ層3内の抵抗
7を介してエミッタ電橋と接続されるので、拡散抵抗7
がバラスト抵抗になる。
抵抗を接続する方法で、例えば第4図fal、(blに
示すように、エミッタ層3の上に酸化膜5の開口部でエ
ミッタ11fi6のほかに各フィンガ部で補助量8i6
1が接触していて、補助電極がnエミッタ層3内の抵抗
7を介してエミッタ電橋と接続されるので、拡散抵抗7
がバラスト抵抗になる。
上記のバラスト抵抗の構成には次の問題がある。
(り薄膜抵抗による場合 yl膜抵抗の厚さのばらつき
はエミッタバラスト抵抗値のばらつきとなる。
はエミッタバラスト抵抗値のばらつきとなる。
抵抗材料として多結晶Si膜が一般的であるが厚みばら
つきは±lO%まで考慮する必要があり、加えて多結晶
Si抵抗率調整の不純物拡散のばらつきが加わり、抵抗
値の制御が困難であるという問題があった。
つきは±lO%まで考慮する必要があり、加えて多結晶
Si抵抗率調整の不純物拡散のばらつきが加わり、抵抗
値の制御が困難であるという問題があった。
(2)拡散抵抗による場合 抵抗値のばらつきは主に拡
散ばらつきによるので、精度よく制御出来る利点がある
。しかしながら、第4図に斜線を囲んで示したエミッタ
層3とベース層2の境界部32ではトランジスタ動作が
生じており、この部分に対するエミッタバラスト抵抗値
は主エミッタ部分の抵抗値に対し小さくなるため、部分
32、特に補助電極の下部より遠い部分への電流増加を
招き、この部分で破壊に至るため安全動作領域が充分拡
大しないという問題があった。
散ばらつきによるので、精度よく制御出来る利点がある
。しかしながら、第4図に斜線を囲んで示したエミッタ
層3とベース層2の境界部32ではトランジスタ動作が
生じており、この部分に対するエミッタバラスト抵抗値
は主エミッタ部分の抵抗値に対し小さくなるため、部分
32、特に補助電極の下部より遠い部分への電流増加を
招き、この部分で破壊に至るため安全動作領域が充分拡
大しないという問題があった。
本発明の課題は、上述のうちの(2)の問題を解決して
安全動作領域の広いトランジスタを提供することにある
。
安全動作領域の広いトランジスタを提供することにある
。
C1jRBを解決するための手段〕
上記の課題の解決のために、本発明は、コレクタ層に接
するベース層中に拡散で形成されたエミッタ層が主エミ
ッタ領域とエミッタ電極接触領域の間に拡散抵抗領域を
有するトランジスタにおいて、拡散抵抗領域の少なくと
も主エミッタ領域より遠い部分に接するベース層領域は
、他のベース層領域より不純物濃度が高いものとする。
するベース層中に拡散で形成されたエミッタ層が主エミ
ッタ領域とエミッタ電極接触領域の間に拡散抵抗領域を
有するトランジスタにおいて、拡散抵抗領域の少なくと
も主エミッタ領域より遠い部分に接するベース層領域は
、他のベース層領域より不純物濃度が高いものとする。
また拡散抵抗領域の少なくとも主エミッタ領域より遠い
部分に接するベース層領域の深さが他のベース層領域よ
り深いものとする。
部分に接するベース層領域の深さが他のベース層領域よ
り深いものとする。
ベース層の不純物濃度を高くすることはトランジスタ注
入効率を低下させ、ベース層の深さを深くすることはト
ランジスタ輸送効率を低下させる。
入効率を低下させ、ベース層の深さを深くすることはト
ランジスタ輸送効率を低下させる。
この結果、エミンタ層内に設けられるエミッタバラスト
拡散抵抗領域とベース層およびコレクタ層によるトラン
ジスタ動作を弱めて、ここへ電流が増加しないようにな
る。この作用は特に拡散抵抗領域の主エミッタ領域より
遠い部分で存効である。
拡散抵抗領域とベース層およびコレクタ層によるトラン
ジスタ動作を弱めて、ここへ電流が増加しないようにな
る。この作用は特に拡散抵抗領域の主エミッタ領域より
遠い部分で存効である。
以下、第4図と共通の部分には同一の符号を付した図を
引用して本発明の実施例について説明する。第1図Fa
l、 fblにおいては、エミッタ層3の補助電極61
の下に位置する主エミ、り領域のエミ。
引用して本発明の実施例について説明する。第1図Fa
l、 fblにおいては、エミッタ層3の補助電極61
の下に位置する主エミ、り領域のエミ。
夕霧極側の外および下を取り囲み、ベース層2の中にp
゛層8形成されている。このp−層はベース層2の拡散
後または拡散前に、別に選択拡散により形成される。そ
の際、後にエミッタ層3の拡散される領域を含めて選択
拡散する。これにより拡散抵抗7の領域を含むトランジ
スタの動作が弱まる。第5図においては、このp″層8
拡散抵抗7の領域の外側および下側のベース層の補助電
極61から遠い領域にのみ設けた。これでも十分に安全
動作領域の縮小を防止することができる。
゛層8形成されている。このp−層はベース層2の拡散
後または拡散前に、別に選択拡散により形成される。そ
の際、後にエミッタ層3の拡散される領域を含めて選択
拡散する。これにより拡散抵抗7の領域を含むトランジ
スタの動作が弱まる。第5図においては、このp″層8
拡散抵抗7の領域の外側および下側のベース層の補助電
極61から遠い領域にのみ設けた。これでも十分に安全
動作領域の縮小を防止することができる。
第6図においては、エミッタ層3の主エミッタ領域より
エミッタ電極側のベース層の部分9の深さが、他のベー
ス層2の深さより深くされている。
エミッタ電極側のベース層の部分9の深さが、他のベー
ス層2の深さより深くされている。
これは、ベース層の拡散時に、この領域の半導体基板表
面の不純物濃度を他の領域の表面の不純物濃度より高く
しておくことにより、拡散処理時に不純物を深く拡散さ
せることによって形成できる。
面の不純物濃度を他の領域の表面の不純物濃度より高く
しておくことにより、拡散処理時に不純物を深く拡散さ
せることによって形成できる。
第7図においては、ベース層の深い部分9が、拡散抵抗
7の領域およびその外側の下の補助電極61から遠い領
域のみに設けられている。なお以上はnpnl−ランジ
スタでの実施例であるが、pnpトランジスタにおいて
も同様に実施できる。
7の領域およびその外側の下の補助電極61から遠い領
域のみに設けられている。なお以上はnpnl−ランジ
スタでの実施例であるが、pnpトランジスタにおいて
も同様に実施できる。
本発明によれば、エミッタ層の一部をエミッタバラスト
抵抗を利用したトランジスタの拡散抵抗を含むトランジ
スタの動作を、その動作部分のベース層に高不純物濃度
層を付加するかあるいはベース層深さを深くすることに
より、主トランジスタに比して低下するようにした。こ
れによって、拡散抵抗領域うの電流・電圧集中が防止で
き、安全動作領域の改善されたトランジスタが得られる
。
抵抗を利用したトランジスタの拡散抵抗を含むトランジ
スタの動作を、その動作部分のベース層に高不純物濃度
層を付加するかあるいはベース層深さを深くすることに
より、主トランジスタに比して低下するようにした。こ
れによって、拡散抵抗領域うの電流・電圧集中が防止で
き、安全動作領域の改善されたトランジスタが得られる
。
第1図fa1.Q)lは本発明の一実施例のトランジス
タを示し、fa)は平面図、山)は(alのA−A線に
沿っての断面図、第2図はエミッタバラスト抵抗付きト
ランジスタの等価回路図、第3図は従来のエミッタバラ
スト抵抗付きトランジスタの一例を示し、(8)は拡大
平面図、山)は断面図、第4図は別の例を示し、(al
は平面図、 (blは(alのB−B線に沿っての断面
図、第5図、第6図、第7図はそれぞれ本発明の異なる
実施例のトランジスタの断面図である。 1:nコレクタ層、2:pベース層、3:nエミッタ層
、4;ベース?!t8il、6;エミッタ電極、61:
補助電極、7:拡散抵抗、8:高不純物濃度ベース層、
9:深いベース層。 イ\辻人)1江↓ 山 口 々 衛1 区 弔Zス 罵3圀 手続補正書彷功 昭和63年12月13日
タを示し、fa)は平面図、山)は(alのA−A線に
沿っての断面図、第2図はエミッタバラスト抵抗付きト
ランジスタの等価回路図、第3図は従来のエミッタバラ
スト抵抗付きトランジスタの一例を示し、(8)は拡大
平面図、山)は断面図、第4図は別の例を示し、(al
は平面図、 (blは(alのB−B線に沿っての断面
図、第5図、第6図、第7図はそれぞれ本発明の異なる
実施例のトランジスタの断面図である。 1:nコレクタ層、2:pベース層、3:nエミッタ層
、4;ベース?!t8il、6;エミッタ電極、61:
補助電極、7:拡散抵抗、8:高不純物濃度ベース層、
9:深いベース層。 イ\辻人)1江↓ 山 口 々 衛1 区 弔Zス 罵3圀 手続補正書彷功 昭和63年12月13日
Claims (1)
- 【特許請求の範囲】 1)コレクタ層に接するベース層中に拡散で形成された
エミッタ層が主エミッタ領域とエミッタ電極接触領域の
間に拡散抵抗領域を有するものにおいて、拡散抵抗領域
の少なくとも主エミッタ領域より遠い部分に接するベー
ス層領域は他のベース層領域より不純物濃度が高いこと
を特徴とするトランジスタ。 2)コレクタ層に接するベース層中に拡散で形成された
エミッタ層が主エミッタ領域とエミッタ電極接触領域の
間に拡散抵抗領域を有するものにおいて、拡散抵抗領域
の少なくとも主エミッタ領域より遠い部分に接するベー
ス層領域の深さが他のベース層領域より深いことを特徴
とするトランジスタ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21346188A JPH0262048A (ja) | 1988-08-27 | 1988-08-27 | トランジスタ |
DE19893927679 DE3927679A1 (de) | 1988-08-27 | 1989-08-22 | Transistor |
FR8911244A FR2635917B1 (fr) | 1988-08-27 | 1989-08-25 | Transistor possedant une grande zone de fonctionnement sur |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21346188A JPH0262048A (ja) | 1988-08-27 | 1988-08-27 | トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0262048A true JPH0262048A (ja) | 1990-03-01 |
Family
ID=16639593
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21346188A Pending JPH0262048A (ja) | 1988-08-27 | 1988-08-27 | トランジスタ |
Country Status (3)
Country | Link |
---|---|
JP (1) | JPH0262048A (ja) |
DE (1) | DE3927679A1 (ja) |
FR (1) | FR2635917B1 (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3358197A (en) * | 1963-05-22 | 1967-12-12 | Itt | Semiconductor device |
FR2374742A1 (fr) * | 1976-12-20 | 1978-07-13 | Radiotechnique Compelec | Transistor multicouche pour tensions elevees et son procede de fabrication |
FR2417854A1 (fr) * | 1978-02-21 | 1979-09-14 | Radiotechnique Compelec | Transistor comportant une zone resistive integree dans sa region d'emetteur |
JPS54140875A (en) * | 1978-04-24 | 1979-11-01 | Nec Corp | Semiconductor device |
JPS5799771A (en) * | 1980-12-12 | 1982-06-21 | Hitachi Ltd | Semiconductor device |
NL8403111A (nl) * | 1984-10-12 | 1986-05-01 | Philips Nv | Werkwijze ter vervaardiging van een bipolaire transistor met emitterserieweerstanden, en transistor vervaardigd volgens de werkwijze. |
-
1988
- 1988-08-27 JP JP21346188A patent/JPH0262048A/ja active Pending
-
1989
- 1989-08-22 DE DE19893927679 patent/DE3927679A1/de not_active Withdrawn
- 1989-08-25 FR FR8911244A patent/FR2635917B1/fr not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE3927679A1 (de) | 1990-03-15 |
FR2635917B1 (fr) | 1992-02-14 |
FR2635917A1 (fr) | 1990-03-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0450306B1 (en) | High-speed diode and method for producing the same | |
US8334563B2 (en) | Field-effect semiconductor device and method of producing the same | |
EP0621637B1 (en) | Protective diode for transistor | |
JP2862027B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
JP2950025B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
JPS62104156A (ja) | 電子半導体素子 | |
JPS63311766A (ja) | Misパワートランジスタ | |
JPH0154865B2 (ja) | ||
JPS59158561A (ja) | アバランシエにより過電圧から自己保護するサイリスタおよびその製造方法 | |
JPH0262048A (ja) | トランジスタ | |
JPH0770742B2 (ja) | 半導体装置 | |
US5750414A (en) | Method of fabricating a semiconductor device | |
JP2000114266A (ja) | 高耐圧ダイオードとその製造方法 | |
JP2004303927A (ja) | 半導体素子 | |
EP0622853B1 (en) | Insulated gate bipolar transistor | |
US5925899A (en) | Vertical type insulated gate bipolar transistor having a planar gate structure | |
JPS61502087A (ja) | モノリシツクに集積されたプレ−ナ半導体装置およびその製造方法 | |
JPH04107876A (ja) | 半導体装置及びれを用いたイグナイタ装置 | |
JPS6290964A (ja) | 集積回路保護構造 | |
JPS59163865A (ja) | ゲ−トタ−ンオフサイリスタ | |
JPS59198749A (ja) | 相補形電界効果トランジスタ | |
JPH06120523A (ja) | 半導体装置 | |
JPS621262B2 (ja) | ||
JP3128958B2 (ja) | 半導体集積回路 | |
JPS58222569A (ja) | 複合半導体装置 |