JPS58222569A - 複合半導体装置 - Google Patents
複合半導体装置Info
- Publication number
- JPS58222569A JPS58222569A JP57104755A JP10475582A JPS58222569A JP S58222569 A JPS58222569 A JP S58222569A JP 57104755 A JP57104755 A JP 57104755A JP 10475582 A JP10475582 A JP 10475582A JP S58222569 A JPS58222569 A JP S58222569A
- Authority
- JP
- Japan
- Prior art keywords
- type
- base region
- semiconductor device
- conductive type
- composite semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 239000002131 composite material Substances 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 3
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract 1
- 230000035515 penetration Effects 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 8
- 239000012535 impurity Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はコレクタとベース間にツェナーダイオードを有
する複合半導体装置、特にダーリントントランジスタに
関するものである。
する複合半導体装置、特にダーリントントランジスタに
関するものである。
ダーリントントランジスタを訪動性負荷で使用する場合
非常に大きいサージ電圧が発生するためそれによってト
ランジスタが破壊することが多々ある。この破壊を防止
するために、ダーリントントランジスタの駆動用トラン
ジスタのベースと出力用トランジスタのコレクタ間にツ
ェナーダイオードをサージ吸収用として接続することが
知られている。この構造としてコレクタ表面の不純物濃
度を高くすることによりその部分とベースとを用いてツ
ェナー接合を形成してｌチップ化できるが、接合が素子
表面にあるため外部の影響を受は易くかつ結晶欠陥の発
生もバルクに比較して多いためツェナー耐圧のバラツキ
が大きく破壊耐量が小さいという欠点があった。
非常に大きいサージ電圧が発生するためそれによってト
ランジスタが破壊することが多々ある。この破壊を防止
するために、ダーリントントランジスタの駆動用トラン
ジスタのベースと出力用トランジスタのコレクタ間にツ
ェナーダイオードをサージ吸収用として接続することが
知られている。この構造としてコレクタ表面の不純物濃
度を高くすることによりその部分とベースとを用いてツ
ェナー接合を形成してｌチップ化できるが、接合が素子
表面にあるため外部の影響を受は易くかつ結晶欠陥の発
生もバルクに比較して多いためツェナー耐圧のバラツキ
が大きく破壊耐量が小さいという欠点があった。
本発明の目的は耐圧のバラツキが少なくかつ破壊耐量が
大きいツェナーダイオードを内蔵するダーリントントラ
ンジスタの構造を提供することにある。
大きいツェナーダイオードを内蔵するダーリントントラ
ンジスタの構造を提供することにある。
本発明は駆動段トランジスタのベース深さを出力段トラ
ンジスタのベース深さよシも深くして、付加ベース領域
を設けたことを特徴とする。動作時においてこの深くな
った部分のベースとコレクタとの間にサージ電気吸収用
のツェナー接合が形成される。
ンジスタのベース深さよシも深くして、付加ベース領域
を設けたことを特徴とする。動作時においてこの深くな
った部分のベースとコレクタとの間にサージ電気吸収用
のツェナー接合が形成される。
本発明によれば駆動段トランジスタのベース直下に目を
つけ、このベース・コレクタ間にツェナーダイオードを
形成しているので、素子面積を増加させることはなく、
かつその部分のベース底面と直下のコレクタ高濃度層と
の距離によって耐圧を決定することができる。従って、
素子表面からの影響を受けずに、結晶欠陥の少ない半導
体層を用いて効果的にサージ電圧を吸収することができ
る。更に前記深ベース領域直下の低不純物濃度のコレク
タ層の厚さで、コレクタ・ベース゛間圧逆バイアスを印
加した場合の空間電荷層の拡がシを制御するようにして
いるので、耐圧の決定が簡単で設計時の困難性、を克服
することができる。
つけ、このベース・コレクタ間にツェナーダイオードを
形成しているので、素子面積を増加させることはなく、
かつその部分のベース底面と直下のコレクタ高濃度層と
の距離によって耐圧を決定することができる。従って、
素子表面からの影響を受けずに、結晶欠陥の少ない半導
体層を用いて効果的にサージ電圧を吸収することができ
る。更に前記深ベース領域直下の低不純物濃度のコレク
タ層の厚さで、コレクタ・ベース゛間圧逆バイアスを印
加した場合の空間電荷層の拡がシを制御するようにして
いるので、耐圧の決定が簡単で設計時の困難性、を克服
することができる。
以下本発明の一実施例を図面を用いて説明する。
第１図は本発明による複合半導体装置の等価回路図であ
る。第２図ａはチップの平面図、ｂ、ｃは夫々そのＡ−
Ａ’ 、 Ｂ−Ｂ’における断面図である。
る。第２図ａはチップの平面図、ｂ、ｃは夫々そのＡ−
Ａ’ 、 Ｂ−Ｂ’における断面図である。
図示された複合半導体装置は次の構成からなる。
即ち第１導電屋（Ｎ型）の高濃度の基板１上にコレクタ
領域となる第１導電型（Ｎ型）の低濃度のエピタキシャ
ル層２を形成し、その上にツェナー接合となる第２導電
型（Ｐ型）の付加ベース領域７を選択拡散法で形成する
。その場合において付加ベース領域７は要求されるツェ
ナー耐圧を得る様に押込み深さを制御する。その後普通
のダーリントントランジスタを製造するのと同様に選択
拡散法を用い第２導電型（Ｐ型）のベース領域３゜了及
び第１導電型（Ｎ型）のエミッタ領域４．４′を形成し
、第２図に示す複合半導体装置を得る。
領域となる第１導電型（Ｎ型）の低濃度のエピタキシャ
ル層２を形成し、その上にツェナー接合となる第２導電
型（Ｐ型）の付加ベース領域７を選択拡散法で形成する
。その場合において付加ベース領域７は要求されるツェ
ナー耐圧を得る様に押込み深さを制御する。その後普通
のダーリントントランジスタを製造するのと同様に選択
拡散法を用い第２導電型（Ｐ型）のベース領域３゜了及
び第１導電型（Ｎ型）のエミッタ領域４．４′を形成し
、第２図に示す複合半導体装置を得る。
かかる複合半導体装置はベース、コレクタ間に逆バイア
スを印加すると第３図に示す様に空間電荷層は低濃度の
コレクタ領域２に向けて大きく拡がるが、付加ベース領
域７直下のコレクタ層厚さが他のベース領域３直下のコ
レクタ層厚さよシ薄い為に、付加ベース領域７直下に拡
がった空間電荷層がまずコレクタ高濃度Ｎ１に到達する
。従ってその後印加電圧を上げても空間電荷層はそれ以
上はとんど拡がらない為、この付加ベース領域７の接合
部で雪崩降伏が起こる。エピタキシャル層２の厚さと付
加ベース領域７の深さを制御することによシ所定のツェ
ナー耐圧が得られる。又ツェナー接合がバルク部分にあ
る為に外部の影響を受けることがない為に信頼度の高い
ツェナーダイオードを内蔵出来る利点がある。特に、素
子領域を従方向に使ってツェナーダイオードを組み込ん
でいるので素子面積が増加することもない。
スを印加すると第３図に示す様に空間電荷層は低濃度の
コレクタ領域２に向けて大きく拡がるが、付加ベース領
域７直下のコレクタ層厚さが他のベース領域３直下のコ
レクタ層厚さよシ薄い為に、付加ベース領域７直下に拡
がった空間電荷層がまずコレクタ高濃度Ｎ１に到達する
。従ってその後印加電圧を上げても空間電荷層はそれ以
上はとんど拡がらない為、この付加ベース領域７の接合
部で雪崩降伏が起こる。エピタキシャル層２の厚さと付
加ベース領域７の深さを制御することによシ所定のツェ
ナー耐圧が得られる。又ツェナー接合がバルク部分にあ
る為に外部の影響を受けることがない為に信頼度の高い
ツェナーダイオードを内蔵出来る利点がある。特に、素
子領域を従方向に使ってツェナーダイオードを組み込ん
でいるので素子面積が増加することもない。
以上ＮＰＮエピタキシャル型ダーリントントランジスタ
の実施例を説明したが、ＰＮＰ型又は三重拡散型の場合
も勿論適用出来ることは自明である０
の実施例を説明したが、ＰＮＰ型又は三重拡散型の場合
も勿論適用出来ることは自明である０
第１図は本発明による複合半導体装置の等価回路図、第
２図（ａｌは本発明の一実施例による複合半導体装置の
平面図、第２図（ｂｌはそのＡ−Ａ’断面を示す断面図
、第２図（Ｃ１はＢ−Ｂ’断面を示す断面図、第３図は
本実施例による複合半導体装置のベース・コレクタ間に
逆バイアスを印加した場合の空間電荷層の拡がシラ示す
Ｂ−Ｂ’断面図である。 １・・・・・・高不純物濃度基盤（コレクタ）、２・・
・・・・エピタキシャル層（コレクタ）、３，３’・・
・・・・ベース領域、４，４′・・・・・・エミッタ領
域、５・・・・・・表面接合保護絶縁膜、６・・・・・
・電極。
２図（ａｌは本発明の一実施例による複合半導体装置の
平面図、第２図（ｂｌはそのＡ−Ａ’断面を示す断面図
、第２図（Ｃ１はＢ−Ｂ’断面を示す断面図、第３図は
本実施例による複合半導体装置のベース・コレクタ間に
逆バイアスを印加した場合の空間電荷層の拡がシラ示す
Ｂ−Ｂ’断面図である。 １・・・・・・高不純物濃度基盤（コレクタ）、２・・
・・・・エピタキシャル層（コレクタ）、３，３’・・
・・・・ベース領域、４，４′・・・・・・エミッタ領
域、５・・・・・・表面接合保護絶縁膜、６・・・・・
・電極。
Claims (1)
- 同一半導体基板に駆動用トランジスタ素子領域と出力用
トランジスタ素子領域とを有し、夫々のトランジスタ素
子をダーリントン接続した複合半導体装置において、前
記駆動用トランジスタのベース領域直下に付加ベース領
域を設けた事を特徴とする複合半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57104755A JPS58222569A (ja) | 1982-06-18 | 1982-06-18 | 複合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57104755A JPS58222569A (ja) | 1982-06-18 | 1982-06-18 | 複合半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58222569A true JPS58222569A (ja) | 1983-12-24 |
Family
ID=14389299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57104755A Pending JPS58222569A (ja) | 1982-06-18 | 1982-06-18 | 複合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222569A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986259A (ja) * | 1982-11-08 | 1984-05-18 | Mitsubishi Electric Corp | 半導体装置 |
| US4945396A (en) * | 1986-12-15 | 1990-07-31 | Fuji Electric Co., Ltd. | Semiconductor device having Darlington transistors |
-
1982
- 1982-06-18 JP JP57104755A patent/JPS58222569A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986259A (ja) * | 1982-11-08 | 1984-05-18 | Mitsubishi Electric Corp | 半導体装置 |
| US4945396A (en) * | 1986-12-15 | 1990-07-31 | Fuji Electric Co., Ltd. | Semiconductor device having Darlington transistors |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3751726A (en) | Semiconductor device employing darlington circuit | |
| JPS6074677A (ja) | 複合型サイリスタ | |
| US4380021A (en) | Semiconductor integrated circuit | |
| US4021687A (en) | Transistor circuit for deep saturation prevention | |
| JPS58222569A (ja) | 複合半導体装置 | |
| JPH07193257A (ja) | 双方向ショックレイダイオード型保護コンポーネント | |
| JPS6257250A (ja) | 半導体装置 | |
| JPS6217387B2 (ja) | ||
| JPH09181335A (ja) | 半導体装置 | |
| JPS5916414B2 (ja) | 半導体装置 | |
| JP2716152B2 (ja) | ラテラルトランジスタ | |
| JP3251788B2 (ja) | Ｍｏｓ制御サイリスタ装置 | |
| JP2940377B2 (ja) | ２方向性２端子サイリスタ | |
| JP3206149B2 (ja) | 絶縁ゲートバイポーラトランジスタ | |
| JPS598371A (ja) | 複合半導体装置 | |
| JPH0715134Y2 (ja) | 半導体装置 | |
| JPS59127865A (ja) | 半導体装置 | |
| JP2521745Y2 (ja) | フォトサイリスタ | |
| JPS59152666A (ja) | 横形トランジスタ | |
| JPS5914670A (ja) | トランジスタ | |
| JPS6128224B2 (ja) | ||
| JPH09148559A (ja) | ２方向性２端子サイリスタ | |
| JPH09181336A (ja) | 半導体装置 | |
| JPH05275631A (ja) | バイポーラ集積回路装置 | |
| JPH0587187B2 (ja) |