JPS5986259A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5986259A JPS5986259A JP19722682A JP19722682A JPS5986259A JP S5986259 A JPS5986259 A JP S5986259A JP 19722682 A JP19722682 A JP 19722682A JP 19722682 A JP19722682 A JP 19722682A JP S5986259 A JPS5986259 A JP S5986259A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims 1
- 230000006698 induction Effects 0.000 claims 1
- 238000000465 moulding Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
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- 238000010586 diagram Methods 0.000 description 2
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- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Landscapes
- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は交流電動機の駆動用可変嘔圧町変周婆インパー
ク等に使用する＾耐圧電力用半導体装置特にフィードバ
ックダイオード内蔵形パワートランジスタの改良に関す
るものである。
ク等に使用する＾耐圧電力用半導体装置特にフィードバ
ックダイオード内蔵形パワートランジスタの改良に関す
るものである。
周知のＪＩｊｉす、インバータ回路においてはパワート
ランジスタとトランジスタのオフ時に誘導負荷に蓄えら
れた峨磁エネルギーを環流させ、電源にもどすための７
４−ドパツクダイオード（以下、Ｆ、Ｂ％Ｄ、と称す）
である高耐圧ハイリカパリイダイオードが、逆並列の組
合せとなり、ベアとして使用されている。（第１図） 近年、省エネルギー、又、多機９Ｃへの市場の要求によ
り、インバータの鍔要が増大してきており、トランジス
タ、ダイオードを組み込んだパワートランジスタ製品の
生屋瀘も増加してきている。
ランジスタとトランジスタのオフ時に誘導負荷に蓄えら
れた峨磁エネルギーを環流させ、電源にもどすための７
４−ドパツクダイオード（以下、Ｆ、Ｂ％Ｄ、と称す）
である高耐圧ハイリカパリイダイオードが、逆並列の組
合せとなり、ベアとして使用されている。（第１図） 近年、省エネルギー、又、多機９Ｃへの市場の要求によ
り、インバータの鍔要が増大してきており、トランジス
タ、ダイオードを組み込んだパワートランジスタ製品の
生屋瀘も増加してきている。
その様なモジュール製品の価格を下げるために、それに
使用される素子間の複合化が組立の自＃１じ、省力化、
標準化の目的にて要求されてきている。
使用される素子間の複合化が組立の自＃１じ、省力化、
標準化の目的にて要求されてきている。
インバータ用トランジスタとダイオードのモノリシック
化も上記の理由により進められている。
化も上記の理由により進められている。
従来のＦＤＴの構造を示す析面図を第２図に示す。図中
（１）は計コレクタ層、（２）ｌ’を低濃度のｎ−コレ
クタ層、（３）はトランジスタのＰ形ベース領域、（４
）はＰ形のダイオードのアノード領域である。（５）は
トランジスタの１ミツタ領域、（６）はペース４ｍ、（
７）はトランジスタのエミッタとダイオードのアノード
とを接続した共通の′４極であり、（８）はコレクタ、
カソード共通の電極である。
（１）は計コレクタ層、（２）ｌ’を低濃度のｎ−コレ
クタ層、（３）はトランジスタのＰ形ベース領域、（４
）はＰ形のダイオードのアノード領域である。（５）は
トランジスタの１ミツタ領域、（６）はペース４ｍ、（
７）はトランジスタのエミッタとダイオードのアノード
とを接続した共通の′４極であり、（８）はコレクタ、
カソード共通の電極である。
第２図において、Ｆ、 Ｂ、 Ｄ、部ｐ主表面よりの深
さをＴＲ部より深くするのけ以下の１４由によるもので
ある。
さをＴＲ部より深くするのけ以下の１４由によるもので
ある。
Ｆ、Ｂ、’Ｄ、部とＴＲ部の深さが同一の場合これらは
通常、主トランジスタのベース領域直下のｎ一層コレク
タ領域の幅Ｈａ−（Ｔ）と、ダイオードのアノ−域 ド頭ス直下のｎ−１−コレクタ領域（２）の幅Ｗｃ−（
ＤＪとが等しくなるＪうに形成される。トランジスタの
特性とダイオードの特性とを比較した場合、″１流容曖
はチップ面積に左右されるが、耐圧値はその拡ア 散プロフコイルにより決まる。２００ Ｖ ４源を使用
する場合の耐圧の要求値は、トランジスタに対しテＶＣ
ＥＯ（ＳＵＳ ） ９１４００〜４５０７ 以上、Ｖｃ
ｓｏ ｔｒｉ ５００〜６００ Ｖ以上カ見込１ ｈ、
構造はＶｃｒ：ｏ（ｓｕｓ）の要求を満す条件にて決定
される。一方、ダイオードに要求される耐圧は主トラン
ジスタのＶＣＫＯ（ＳＵＳ）同等である。主トランジス
タのｖｃｇｏ（ｓｕｓ）を満足するためのＷＣは、ＶＣ
ＢＯ値を満足するｆｆｃに比較し、インバータ用トラン
ジスタの要求特性から考えて充分長くなる。深さが同一
の場合、ダイオードの耐圧はＴ １部のＶｃｎｏ 匝
とほぼ等しくなるため、ダイオードとしては過剰な耐圧
となっている。またＦ、Ｂ、Ｄ、としては順方向鴫圧が
低いことが好ましく、この点からはＮ一層１＠を小さく
する必要がある。従ってｆｌ’ＢＤとｒＲ部をモノリシ
ック化すればダイオードの有効動作面積を過剰に大きく
する結果となる。この欠点を改良するために、第２図に
示す様にダイオードのアノード直下のｎ−１ｍの厚みＷ
（！−（Ｄ）を主トランジスタのペース直下のＮ一層厚
みＷｃ−（Ｔ）よりうずくしているのである。これによ
りチップサイズ効率のよ霞Ｆ、Ｄ、 Ｔ１が可能になっ
た０ しかし、上記に示した従来の構造のＦ、Ｄ、Ｔ、の場合
、下記に示す欠点を有している。
通常、主トランジスタのベース領域直下のｎ一層コレク
タ領域の幅Ｈａ−（Ｔ）と、ダイオードのアノ−域 ド頭ス直下のｎ−１−コレクタ領域（２）の幅Ｗｃ−（
ＤＪとが等しくなるＪうに形成される。トランジスタの
特性とダイオードの特性とを比較した場合、″１流容曖
はチップ面積に左右されるが、耐圧値はその拡ア 散プロフコイルにより決まる。２００ Ｖ ４源を使用
する場合の耐圧の要求値は、トランジスタに対しテＶＣ
ＥＯ（ＳＵＳ ） ９１４００〜４５０７ 以上、Ｖｃ
ｓｏ ｔｒｉ ５００〜６００ Ｖ以上カ見込１ ｈ、
構造はＶｃｒ：ｏ（ｓｕｓ）の要求を満す条件にて決定
される。一方、ダイオードに要求される耐圧は主トラン
ジスタのＶＣＫＯ（ＳＵＳ）同等である。主トランジス
タのｖｃｇｏ（ｓｕｓ）を満足するためのＷＣは、ＶＣ
ＢＯ値を満足するｆｆｃに比較し、インバータ用トラン
ジスタの要求特性から考えて充分長くなる。深さが同一
の場合、ダイオードの耐圧はＴ １部のＶｃｎｏ 匝
とほぼ等しくなるため、ダイオードとしては過剰な耐圧
となっている。またＦ、Ｂ、Ｄ、としては順方向鴫圧が
低いことが好ましく、この点からはＮ一層１＠を小さく
する必要がある。従ってｆｌ’ＢＤとｒＲ部をモノリシ
ック化すればダイオードの有効動作面積を過剰に大きく
する結果となる。この欠点を改良するために、第２図に
示す様にダイオードのアノード直下のｎ−１ｍの厚みＷ
（！−（Ｄ）を主トランジスタのペース直下のＮ一層厚
みＷｃ−（Ｔ）よりうずくしているのである。これによ
りチップサイズ効率のよ霞Ｆ、Ｄ、 Ｔ１が可能になっ
た０ しかし、上記に示した従来の構造のＦ、Ｄ、Ｔ、の場合
、下記に示す欠点を有している。
つまり主トランジスタのペース部とダイオードのアノー
ド部とけ同時に形成できないため、第３図に示す様にｔ
目射的な位置を正確に決められない不都合が生じる。そ
れはダイオードのアノード部を形成した後、通常の写真
製版技術で主トランジスタのペース部を形成するため、
パターンの位置合せズレが生じるからである。主トラン
ジスタのペース部とダイオードのアノード部の距ｐｊｉ
（１２）は高耐圧を実現するためには非常に重要であり
、その距離の絶対値と共に各部の距離のバラツキをも無
くず必要がある。一般にチップサイズ縮少のためダイオ
ードと主トランジスタとを近接して設けた場合、双方か
ら延びた空乏層が喰なり合い、合成鴫界は双方の逆方向
の電界により緩オロされる効果がある。この時、ダイオ
ードと主トランジスタとの距離（１２）は耐圧の設計値
により、厳密に設定する必要があるのである。
ド部とけ同時に形成できないため、第３図に示す様にｔ
目射的な位置を正確に決められない不都合が生じる。そ
れはダイオードのアノード部を形成した後、通常の写真
製版技術で主トランジスタのペース部を形成するため、
パターンの位置合せズレが生じるからである。主トラン
ジスタのペース部とダイオードのアノード部の距ｐｊｉ
（１２）は高耐圧を実現するためには非常に重要であり
、その距離の絶対値と共に各部の距離のバラツキをも無
くず必要がある。一般にチップサイズ縮少のためダイオ
ードと主トランジスタとを近接して設けた場合、双方か
ら延びた空乏層が喰なり合い、合成鴫界は双方の逆方向
の電界により緩オロされる効果がある。この時、ダイオ
ードと主トランジスタとの距離（１２）は耐圧の設計値
により、厳密に設定する必要があるのである。
本発明は上記の欠点を改善するためになされたものであ
り、第５領域を第１、第３領域と同−深さに形成された
領域と、この領域の表面の一部からこの領域よりも深く
形成された領域とにより構成することにより高耐圧、小
形の半導体装置を提供するものである。
り、第５領域を第１、第３領域と同−深さに形成された
領域と、この領域の表面の一部からこの領域よりも深く
形成された領域とにより構成することにより高耐圧、小
形の半導体装置を提供するものである。
Ｆ、Ｄ、 Ｔ の構造を示す萌面図を第４図に示す。
第２図においてＦ、 Ｂ、 Ｄ 部のアノード領域（
４）周辺部は主トランジスタのベース領域（３）と同一
マスク、および同一拡散で同−深さに形成されて分り、
その内側に主トランジスタのペース領域より深く、主ト
ランジスタのベース領域と同−導嘔形の不純物で形成さ
れたＰ影領域を有している。
４）周辺部は主トランジスタのベース領域（３）と同一
マスク、および同一拡散で同−深さに形成されて分り、
その内側に主トランジスタのペース領域より深く、主ト
ランジスタのベース領域と同−導嘔形の不純物で形成さ
れたＰ影領域を有している。
上記の構造によれば、主トランジスタのペース領域（３
）とダイオードのアノード領域（４）の周辺部は同時に
形１戊゛されるため、その相対位置はマスク設計により
厳密に規定することが０Ｔ能となる。又、同時にＦ、
Ｂ、 Ｄ、部の直下のｎ一層幅ｆｃ−（Ｄ）も小さくす
ることが可能である。
）とダイオードのアノード領域（４）の周辺部は同時に
形１戊゛されるため、その相対位置はマスク設計により
厳密に規定することが０Ｔ能となる。又、同時にＦ、
Ｂ、 Ｄ、部の直下のｎ一層幅ｆｃ−（Ｄ）も小さくす
ることが可能である。
本発明はシングルトランジスタについて示したが、複合
トランジスタの場合も効果は同様であり、又、説明をｎ
ｐｎタイプにて示したが、ｐｎｐタイプであっても効果
は同様であることはいうまでもない。
トランジスタの場合も効果は同様であり、又、説明をｎ
ｐｎタイプにて示したが、ｐｎｐタイプであっても効果
は同様であることはいうまでもない。
本発明は以上説明したように、第５領域を′第１、第３
領域と同−深さに形成された領域と、この領域の表面の
一部からこの領域よりも深く形成された領域とにより構
成したので高耐圧かつ小形の半導体装置を得ることがで
きるという逼れた効果を有する。
領域と同−深さに形成された領域と、この領域の表面の
一部からこの領域よりも深く形成された領域とにより構
成したので高耐圧かつ小形の半導体装置を得ることがで
きるという逼れた効果を有する。
第１図はフィードバックダイオード（Ｆ、 Ｂ、 Ｄ、
）を有するパワートランジスタ回路の一例、第２図、第
３図は従来のＦ、Ｂ％Ｄ、内蔵形トランジスタの構造を
示す断面図、第４図は本発明の一実施例のＦ、 Ｂ、
Ｄ、内蔵形トランジスタの構造を示す断面図である。 型 図中、（１）はｎ＋ｇ コレクタ領域、（２）ｉｌｔｎ
−ｇコレクタ領域、（３）はＰ型ベース領域、（４）は
Ｐａアノード領域、（５）はｎ十型エミッタ領域、（６
） Ｆｉペース′４極、（７）はエミッタ、アノード共
通鴫極、（８）Ｖ′ｉコレクタ劃１側９）はＰＭガード
リング、（１０）はｎ十型チャンネルストッパー、（１
１）は保護膜、（１２）ｌｄ主トランジスタとダイオー
ド間の分離領域、（１３） ｉ タ４ オードの周辺を
とりまく浅いＰ形アノード領域を示す。 なお、図中、同一符号は同一部分を示す。 代 理 人 葛 野 信 −第１図 第２図 第３図 第４図 手続補正書（自発） 特許庁長官殿 １、事ｆ′トの表示 特願昭 ５７−１９７２２
６号２、発明の名利、 半導体装置 ３、補正をする者 事ｒ′ｌ−との関係 特許出願人 ｆ−１，所 東京都千代田区丸の内二ｊ゛目２
辱３跨名 称（６０１） 三菱電機株式会社代表者
片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二ｊ゛目２番３
号５、補正の対象 明細書の発明の詳細な説明の欄および特許請求の範囲の
欄 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のとおり訂正する
。 （２）明細書の第８頁第１行にｌ’−ＦＤＴｊとあるの
をＩＦ、Ｂ、Ｄ内蔵形パワートランジスタ（以下ｌｒ、
Ｄ、Ｔ と称す。）」に訂正する。 （３）明細書の第８頁第２行、第１８行、第１６行。 第４頁第１６行、第６頁第１７行および第７頁第１７行
に１−ｎ−Ｊとあるのを「ｎ−」 と訂正する。 （４）明細書の第４頁第１２行、第１７行に１Ｎ−」と
あるのをｒｎ−」と訂正する。 （５）明細書の第７頁第１７行、第１９行、および第８
頁第１行に「ｎ＋」とあるのを「ｎ＋」 と訂正する
。 （６） 明細書の第６頁第７行に「第２図」とあるの
を「第４図」と訂正する。 ７、 添付書類の目録 補正後の特許請求の範囲を記載した書面 １通以上 特許請求の範囲 （１）第１導電型の半導体基板に形成された第２導電型
の第１領域と、この第１領域に形成された第１導電型の
第２領域と、前記第１領域と離隔すると共にこの領域と
同−深さに前記半導体基板に形成された第２導電型の第
８領域と、この第８領域に前記第２領域と同−深さに形
成された第１導電型の第４領域と、前記第１、第８領域
間にこれらの領域よりも深く形成された第５領域を備え
た半導体装置に於て前記第５領域は前記第１、第８領域
と同−深さに形成された領域と、この領域の表面の一部
からこの領域よりも深く形成された領域から成ることを
特徴とする半導体装置。 （２）第１領域と第５領域の成す巾は第８領域と第５領
域の成す巾と等しいことを特徴とする特許請求の範囲第
１項記載の半導体装置。
）を有するパワートランジスタ回路の一例、第２図、第
３図は従来のＦ、Ｂ％Ｄ、内蔵形トランジスタの構造を
示す断面図、第４図は本発明の一実施例のＦ、 Ｂ、
Ｄ、内蔵形トランジスタの構造を示す断面図である。 型 図中、（１）はｎ＋ｇ コレクタ領域、（２）ｉｌｔｎ
−ｇコレクタ領域、（３）はＰ型ベース領域、（４）は
Ｐａアノード領域、（５）はｎ十型エミッタ領域、（６
） Ｆｉペース′４極、（７）はエミッタ、アノード共
通鴫極、（８）Ｖ′ｉコレクタ劃１側９）はＰＭガード
リング、（１０）はｎ十型チャンネルストッパー、（１
１）は保護膜、（１２）ｌｄ主トランジスタとダイオー
ド間の分離領域、（１３） ｉ タ４ オードの周辺を
とりまく浅いＰ形アノード領域を示す。 なお、図中、同一符号は同一部分を示す。 代 理 人 葛 野 信 −第１図 第２図 第３図 第４図 手続補正書（自発） 特許庁長官殿 １、事ｆ′トの表示 特願昭 ５７−１９７２２
６号２、発明の名利、 半導体装置 ３、補正をする者 事ｒ′ｌ−との関係 特許出願人 ｆ−１，所 東京都千代田区丸の内二ｊ゛目２
辱３跨名 称（６０１） 三菱電機株式会社代表者
片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二ｊ゛目２番３
号５、補正の対象 明細書の発明の詳細な説明の欄および特許請求の範囲の
欄 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のとおり訂正する
。 （２）明細書の第８頁第１行にｌ’−ＦＤＴｊとあるの
をＩＦ、Ｂ、Ｄ内蔵形パワートランジスタ（以下ｌｒ、
Ｄ、Ｔ と称す。）」に訂正する。 （３）明細書の第８頁第２行、第１８行、第１６行。 第４頁第１６行、第６頁第１７行および第７頁第１７行
に１−ｎ−Ｊとあるのを「ｎ−」 と訂正する。 （４）明細書の第４頁第１２行、第１７行に１Ｎ−」と
あるのをｒｎ−」と訂正する。 （５）明細書の第７頁第１７行、第１９行、および第８
頁第１行に「ｎ＋」とあるのを「ｎ＋」 と訂正する
。 （６） 明細書の第６頁第７行に「第２図」とあるの
を「第４図」と訂正する。 ７、 添付書類の目録 補正後の特許請求の範囲を記載した書面 １通以上 特許請求の範囲 （１）第１導電型の半導体基板に形成された第２導電型
の第１領域と、この第１領域に形成された第１導電型の
第２領域と、前記第１領域と離隔すると共にこの領域と
同−深さに前記半導体基板に形成された第２導電型の第
８領域と、この第８領域に前記第２領域と同−深さに形
成された第１導電型の第４領域と、前記第１、第８領域
間にこれらの領域よりも深く形成された第５領域を備え
た半導体装置に於て前記第５領域は前記第１、第８領域
と同−深さに形成された領域と、この領域の表面の一部
からこの領域よりも深く形成された領域から成ることを
特徴とする半導体装置。 （２）第１領域と第５領域の成す巾は第８領域と第５領
域の成す巾と等しいことを特徴とする特許請求の範囲第
１項記載の半導体装置。
Claims (2)
- （１）第１導峨型の半導体基板に形成された第２導と共
にこの領域と同−深さに前記と半導体基板に形成された
＠２４成型の第３領域と、この第３領域に前記第２領域
と同−深さに形成された第１導゛醸型の第４領域と、前
記第１、第３領域間にこれらの領域よりも深く形成され
た第５領域を備えた半導体装置に放て前記第５領域は前
記第１、第３領域と同−深さに形成された領域と、この
領域の表面の一部からこの領域４りも深く形成された領
域から成ることを特徴とする半導体装置。 - （２）第１領域と第５領域の成す巾は第３領域と第５碩
域の成す巾と等しいことを特徴とする特許請求の範囲第
１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19722682A JPS5986259A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19722682A JPS5986259A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5986259A true JPS5986259A (ja) | 1984-05-18 |
Family
ID=16370933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19722682A Pending JPS5986259A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986259A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60138964A (ja) * | 1983-12-27 | 1985-07-23 | Fuji Electric Co Ltd | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51884A (ja) * | 1974-06-20 | 1976-01-07 | Mitsubishi Electric Corp | Raterarugatatoranjisutanoseizohoho |
| JPS55108767A (en) * | 1979-02-15 | 1980-08-21 | Nec Corp | Semiconductor device and manufacture of the same |
| JPS5662361A (en) * | 1979-10-29 | 1981-05-28 | Hitachi Ltd | Semiconductor device |
| JPS58222569A (ja) * | 1982-06-18 | 1983-12-24 | Nec Corp | 複合半導体装置 |
-
1982
- 1982-11-08 JP JP19722682A patent/JPS5986259A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51884A (ja) * | 1974-06-20 | 1976-01-07 | Mitsubishi Electric Corp | Raterarugatatoranjisutanoseizohoho |
| JPS55108767A (en) * | 1979-02-15 | 1980-08-21 | Nec Corp | Semiconductor device and manufacture of the same |
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| JPS58222569A (ja) * | 1982-06-18 | 1983-12-24 | Nec Corp | 複合半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60138964A (ja) * | 1983-12-27 | 1985-07-23 | Fuji Electric Co Ltd | 半導体装置 |
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