JPH0139661B2 - - Google Patents
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- JPH0139661B2 JPH0139661B2 JP57147779A JP14777982A JPH0139661B2 JP H0139661 B2 JPH0139661 B2 JP H0139661B2 JP 57147779 A JP57147779 A JP 57147779A JP 14777982 A JP14777982 A JP 14777982A JP H0139661 B2 JPH0139661 B2 JP H0139661B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7436—Lateral thyristors
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Description
【発明の詳細な説明】
本発明は半導体集積回路の高耐圧化に係り、特
に電界緩和用フイールドプレートを有する半導体
集積回路に関する。
に電界緩和用フイールドプレートを有する半導体
集積回路に関する。
半導体集積回路を構成する素子のうち、高耐圧
が要求される素子には、ダイオード、トランジス
タ、サイリスタ等がある。先ず接合が１つのダイ
オードを例に説明する。
が要求される素子には、ダイオード、トランジス
タ、サイリスタ等がある。先ず接合が１つのダイ
オードを例に説明する。
第１図に、電界緩和用フイールドプレート（以
下、FPと略する）を備えたダイオードの断面図
を示す。ダイオードは、ｎ形半導体基板１１にボ
ロン（Ｂ）、又はヒ素（As）等の不純物を拡散し
て形成されたｐ形半導体領域１２を含んでいる。
下、FPと略する）を備えたダイオードの断面図
を示す。ダイオードは、ｎ形半導体基板１１にボ
ロン（Ｂ）、又はヒ素（As）等の不純物を拡散し
て形成されたｐ形半導体領域１２を含んでいる。
そして、前記基板の表面には、接合表面保護用
酸化膜（SiO2）１３、ｐ形領域１２にオーミツ
ク接続され、アノードとなるAl電極１４、およ
び、pn接合から広がる空乏層１６を引伸し、電
界を緩和するFP１５が形成される。なお、前記
FPの材質はAl電極と同一であるが、斜線を施し
て区別した。
酸化膜（SiO2）１３、ｐ形領域１２にオーミツ
ク接続され、アノードとなるAl電極１４、およ
び、pn接合から広がる空乏層１６を引伸し、電
界を緩和するFP１５が形成される。なお、前記
FPの材質はAl電極と同一であるが、斜線を施し
て区別した。
図示のpn接合に逆電圧を印加した場合、空乏
層１６は、基板表面の電界効果により引伸ばされ
て、FP１５の先端で止まる。この場合、電界集
中の場所は、SiO2膜１３の膜厚とか、SiO2／Si
界面の電荷とかによつてなるが、ｐ形領域１２の
近傍あるいはFP１５の下であり、ダイオードと
しての耐圧は、そのどちらかで決まる。
層１６は、基板表面の電界効果により引伸ばされ
て、FP１５の先端で止まる。この場合、電界集
中の場所は、SiO2膜１３の膜厚とか、SiO2／Si
界面の電荷とかによつてなるが、ｐ形領域１２の
近傍あるいはFP１５の下であり、ダイオードと
しての耐圧は、そのどちらかで決まる。
第２図は、第１図におけるFP１５の幅WFPと
耐圧との関係を示す図である。この図から明らか
なように、FP１５の幅を拡げると耐圧は高くな
る。単一接合の場合は、高耐圧を得るためには、
FPの幅WFPを拡げることができる。
耐圧との関係を示す図である。この図から明らか
なように、FP１５の幅を拡げると耐圧は高くな
る。単一接合の場合は、高耐圧を得るためには、
FPの幅WFPを拡げることができる。
しかし、接合が２つ以上形成されている場合
は、耐圧以外の諸特性との関係で、単純にFPの
幅WFPを拡げることはできない。
は、耐圧以外の諸特性との関係で、単純にFPの
幅WFPを拡げることはできない。
第３図に、ラテラルPNPトンジスタの断面図
を示す。トランジスタは、ｎ形半導体基板２１に
ボロン等の不純物を拡散して形成したｐ形半導体
領域２２（pE領域）、２３（pC領域）を含んでい
る。
を示す。トランジスタは、ｎ形半導体基板２１に
ボロン等の不純物を拡散して形成したｐ形半導体
領域２２（pE領域）、２３（pC領域）を含んでい
る。
そして、前記基板の表面には、pn接合の表面
保誤酸化膜（SiO2）２４、各々の領域にオーミ
ツク接続され、それぞれエミツタ、コレクタとな
るAl電極２５，２６，および電界緩和用の一対
のFP２７，２８が形成される。
保誤酸化膜（SiO2）２４、各々の領域にオーミ
ツク接続され、それぞれエミツタ、コレクタとな
るAl電極２５，２６，および電界緩和用の一対
のFP２７，２８が形成される。
この図のように、２つの対向する接合を備えた
素子では、各接合の耐圧を確保するために、各
FP２７，２８の幅WFPを拡げようとすると、２
つのFPの間隔Wgapは、電極間放電を防ぐ上から
一定距離以上が必要であるため、接合間隔WBを
拡げなければならなくなる。
素子では、各接合の耐圧を確保するために、各
FP２７，２８の幅WFPを拡げようとすると、２
つのFPの間隔Wgapは、電極間放電を防ぐ上から
一定距離以上が必要であるため、接合間隔WBを
拡げなければならなくなる。
PNPラテラルトランジスタでは、WBが拡がる
と電流増幅率hFEが低下し、特性上問題が起こる。
従つて、対の接合が１つ以上ある場合は、ダイオ
ードの場合の様に、単純にFPの幅WFPを拡げる
ことはできない。
と電流増幅率hFEが低下し、特性上問題が起こる。
従つて、対の接合が１つ以上ある場合は、ダイオ
ードの場合の様に、単純にFPの幅WFPを拡げる
ことはできない。
第４図にサイリスタの断面図を示す。サイリス
タは、ｎ形半導体基板３１にＢ又はAs等の不純
物を拡散して形成した、ｐ形の半導体領域３２
（PE領域）および３３（pB領域）、ならびに、前記
PB領域に形成され、カソードとなるｎ形半導体
領域（nE領域）３４を含んでいる。
タは、ｎ形半導体基板３１にＢ又はAs等の不純
物を拡散して形成した、ｐ形の半導体領域３２
（PE領域）および３３（pB領域）、ならびに、前記
PB領域に形成され、カソードとなるｎ形半導体
領域（nE領域）３４を含んでいる。
そして、前記基体の表面には、pn接合の表面
保護用酸化膜３５、各々の領域にオーミツク接続
され、それぞれアノード、カソード、ゲートとな
るAl電極３６，３８，３７及びFP３９Ａ，３９
Ｋ，３９Ｇが形成される。
保護用酸化膜３５、各々の領域にオーミツク接続
され、それぞれアノード、カソード、ゲートとな
るAl電極３６，３８，３７及びFP３９Ａ，３９
Ｋ，３９Ｇが形成される。
前述のトランジスタの場合と同様に、第４図の
構成において、対をなすFP３９Ａ，３９Ｋの幅
WFPを拡げるためには、pE領域３２とpB領域３３
の間隔WBを拡げる必要がある。このようにする
と、明らかなように、pE領域とnE領域との間隔が
大となり、サイリスタにあつてはオン電圧が高く
なるという特性上の問題が起こる。
構成において、対をなすFP３９Ａ，３９Ｋの幅
WFPを拡げるためには、pE領域３２とpB領域３３
の間隔WBを拡げる必要がある。このようにする
と、明らかなように、pE領域とnE領域との間隔が
大となり、サイリスタにあつてはオン電圧が高く
なるという特性上の問題が起こる。
以上に例示したように、２つの接合が対向する
場合、対向方向においては、各FPの幅WFPは、
簡単には拡げられない。
場合、対向方向においては、各FPの幅WFPは、
簡単には拡げられない。
次に、半導体集積回路の平面構造を、サイリス
タを例にとつて説明する。第５図はサイリスタの
平面図を示す。外枠４２はいわゆるDIセンタで
あり、この内側の領域が半導体素子を形成するの
に必要な領域である。サイリスタはｎ形領域３１
pE領域３２、pB領域３３、およびnE領域３４から
なる。
タを例にとつて説明する。第５図はサイリスタの
平面図を示す。外枠４２はいわゆるDIセンタで
あり、この内側の領域が半導体素子を形成するの
に必要な領域である。サイリスタはｎ形領域３１
pE領域３２、pB領域３３、およびnE領域３４から
なる。
pE領域３２の接合コーナ部４３は、接合の直線
部４４より電界が集中しやすいので、直角にはせ
ずに、PE領域３２の幅WPEの1/2の寸法に等しい
半径R1をもつた半円形状に構成されている。な
お、図中の「＋」印は各半円形の中心をあらわし
ている。
部４４より電界が集中しやすいので、直角にはせ
ずに、PE領域３２の幅WPEの1/2の寸法に等しい
半径R1をもつた半円形状に構成されている。な
お、図中の「＋」印は各半円形の中心をあらわし
ている。
第６図に、前述のような接合コーナ部の半径
R1と耐圧との関係を示す。図において、横軸は
接合コーナ部の半径、縦軸は耐圧である。この図
からも明らかなように、接合コーナ部の半径R1
が大きい程、電界の集中が緩和されるので、耐圧
は高くなる。
R1と耐圧との関係を示す。図において、横軸は
接合コーナ部の半径、縦軸は耐圧である。この図
からも明らかなように、接合コーナ部の半径R1
が大きい程、電界の集中が緩和されるので、耐圧
は高くなる。
しかし、PE領域３２の様に、細長い形状の領
域の接合コーナ部に設ける曲率半径の最大値は、
pE領域の幅WPEの1/2で決まる。従つて、前記半
円形状部の半径R1を大きくしようとすると、そ
れにともなつて、pE領域の幅WPEも拡げる必要が
ある。
域の接合コーナ部に設ける曲率半径の最大値は、
pE領域の幅WPEの1/2で決まる。従つて、前記半
円形状部の半径R1を大きくしようとすると、そ
れにともなつて、pE領域の幅WPEも拡げる必要が
ある。
このため、素子形成に必要な面積が大きくな
り、チツプサイズの縮小が困難になるという欠点
を生ずる。
り、チツプサイズの縮小が困難になるという欠点
を生ずる。
一方、pB領域３３に関しては、その内側にnE領
域３４を形成するため、その幅WPBを、pE領域３
２の幅より広くすることが容易である。それ故
に、pB領域３３、FP３９Ｋの各コーナ部に大き
い曲率半径R3，R4を設けることができる。但し、
当然のことながら、コーナ部に大きい曲率半径を
設けると、、直線部分４４が短くなり、PB領域３
３内で、nE領域３４を形成する領域が狭くなる。
域３４を形成するため、その幅WPBを、pE領域３
２の幅より広くすることが容易である。それ故
に、pB領域３３、FP３９Ｋの各コーナ部に大き
い曲率半径R3，R4を設けることができる。但し、
当然のことながら、コーナ部に大きい曲率半径を
設けると、、直線部分４４が短くなり、PB領域３
３内で、nE領域３４を形成する領域が狭くなる。
従つて、nE領域３４の接合面積が減少し、かつ
pE領域３２に対する対向長が短かくなるので、サ
イリスタのオン電圧が高くなるという問題を生ず
る。このため、pB領域３３のコーナ部に対して
も、単純に大きい曲率半径を設けることはできな
い。
pE領域３２に対する対向長が短かくなるので、サ
イリスタのオン電圧が高くなるという問題を生ず
る。このため、pB領域３３のコーナ部に対して
も、単純に大きい曲率半径を設けることはできな
い。
従来、上記の様な接合には、第５図に示したよ
うに、直線部およびコーナ部とも、接合からはみ
出す様に、同じ幅のFPが設けられていた。そし
て、コーナ部のFPは、接合に設けた半径R1，R3
のコーナ部の中心と同心円状に形成されていた。
すなわち、第５図において、半径R2は（R1＋
WFP）であり、半径R4は（R3＋WFP）であつた。
うに、直線部およびコーナ部とも、接合からはみ
出す様に、同じ幅のFPが設けられていた。そし
て、コーナ部のFPは、接合に設けた半径R1，R3
のコーナ部の中心と同心円状に形成されていた。
すなわち、第５図において、半径R2は（R1＋
WFP）であり、半径R4は（R3＋WFP）であつた。
しかし、最近になつて、チツプサイズの縮小や
集積度の向上のために、各接合が半導体基板の表
面から浅い位置に形成されるようになると、接合
の深さ方向での曲率半径が小さくなるために、コ
ーナ部の影響と重畳されて、コーナ部での電界集
中が著しくなり、前述のようなフイールドプレー
トを設けてもなお、所要の耐圧を得ることが困難
になるという欠点を生ずるようになつた。このた
め、特に前記コーナ部での電界緩和対策が強く要
望されている。
集積度の向上のために、各接合が半導体基板の表
面から浅い位置に形成されるようになると、接合
の深さ方向での曲率半径が小さくなるために、コ
ーナ部の影響と重畳されて、コーナ部での電界集
中が著しくなり、前述のようなフイールドプレー
トを設けてもなお、所要の耐圧を得ることが困難
になるという欠点を生ずるようになつた。このた
め、特に前記コーナ部での電界緩和対策が強く要
望されている。
本発明の目的は、高耐圧化に寄与するフイール
ドプレート構造を備えた半導体集積回路を提供す
ることにある。
ドプレート構造を備えた半導体集積回路を提供す
ることにある。
前記の目的を達成するために、本発明において
は、半導体基体の一表面に２つの接合が互いに対
向して露出するような場合に、対向するフイール
ドプレートの少なくとも一方のコーナ部の形状
を、対向する接合と平行方向の幅が、該接合と垂
直方向の幅よりも大となるように構成し、これに
よつてコーナ部での電界集中を低減し、耐圧を向
上するようにしている。
は、半導体基体の一表面に２つの接合が互いに対
向して露出するような場合に、対向するフイール
ドプレートの少なくとも一方のコーナ部の形状
を、対向する接合と平行方向の幅が、該接合と垂
直方向の幅よりも大となるように構成し、これに
よつてコーナ部での電界集中を低減し、耐圧を向
上するようにしている。
第７図は、第５図に示すサイリスタに本発明を
適用した場合の平面図を示す。同図において、第
５図と同一の符号は同一または同等部分を示して
いる。
適用した場合の平面図を示す。同図において、第
５図と同一の符号は同一または同等部分を示して
いる。
図から容易に認識されるように半導体基板３１
の一表面に露出している２つの接合からはみ出る
様に、フイールドプレート３９Ａ，３９Ｋ，３９
Ｇが形成されている。そして、特にコーナ部の電
界を緩和するため、コーナ部のFPは直線部より
幅広く形成してある。
の一表面に露出している２つの接合からはみ出る
様に、フイールドプレート３９Ａ，３９Ｋ，３９
Ｇが形成されている。そして、特にコーナ部の電
界を緩和するため、コーナ部のFPは直線部より
幅広く形成してある。
すなわち、第５図との対比から明らかなよう
に、本発明では、隣接する２つのFP３９Ａ，３
９Ｋの対向する直線部を、図において上下方向
に、すなわち対向する直線部と平行方向に延長
し、コーナ部を同じ半径R2の半円形状に構成し
ている。
に、本発明では、隣接する２つのFP３９Ａ，３
９Ｋの対向する直線部を、図において上下方向
に、すなわち対向する直線部と平行方向に延長
し、コーナ部を同じ半径R2の半円形状に構成し
ている。
換言すれば、本発明は、pE３２およびpB３３の
各コーナ部の半円形状の中心よりも、FP３９Ａ，
３９Ｋの各コーナ部の半円形状の中心を、第７図
の矢印Ｍで示す距離だけ外方へずらしている点が
特徴である。
各コーナ部の半円形状の中心よりも、FP３９Ａ，
３９Ｋの各コーナ部の半円形状の中心を、第７図
の矢印Ｍで示す距離だけ外方へずらしている点が
特徴である。
この実施例の具体的数値例はつぎの通りであ
る。
る。
(1) 接合端のコーナ半径R1 …15μｍ
(2) FP３９Ａ，３９Ｋ，３９Ｇの直線部での幅
…20μｍ (3) 中心部のずれＭ …20μｍ (4) FP３９Ａ，３９Ｋ，３９Ｇのコーナ部での
最大幅 …40μｍ 前述の数値例の場合、耐圧は、従来のものが約
350ボルトであるのに比較し、20〜50ボルト高く
することができた。なお、前記ずれＭの値を20〜
50μｍの範囲で変化させても、同等の耐圧改善が
達成された。
…20μｍ (3) 中心部のずれＭ …20μｍ (4) FP３９Ａ，３９Ｋ，３９Ｇのコーナ部での
最大幅 …40μｍ 前述の数値例の場合、耐圧は、従来のものが約
350ボルトであるのに比較し、20〜50ボルト高く
することができた。なお、前記ずれＭの値を20〜
50μｍの範囲で変化させても、同等の耐圧改善が
達成された。
本発明によれば、接合のコーナ部における電界
集中を緩和して耐圧を高くすることができるので
半導体集積回路の高耐圧化を実現できるばかりで
なく、接合を浅く形成できるので、素子形状に必
要な基板の面積を低減して半導体集積回路の小型
化、高集積度化を実現できるという効果がある。
また、本発明によれば、FPのコーナ部の半円形
の中心点を、隣接して対向するFPと平向方向へ
ずらすことができるので、コーナ部の曲率半径を
大きくすることができる。
集中を緩和して耐圧を高くすることができるので
半導体集積回路の高耐圧化を実現できるばかりで
なく、接合を浅く形成できるので、素子形状に必
要な基板の面積を低減して半導体集積回路の小型
化、高集積度化を実現できるという効果がある。
また、本発明によれば、FPのコーナ部の半円形
の中心点を、隣接して対向するFPと平向方向へ
ずらすことができるので、コーナ部の曲率半径を
大きくすることができる。
したがつて、FPに高電圧が印加される場合で
も、隣接するFP間においての放電の発生を押え
ることができるという効果がある。
も、隣接するFP間においての放電の発生を押え
ることができるという効果がある。
さらに、本発明によれば、コーナ部での電界集
中の緩和量を、隣接したFPと対向しない部分の
FPの幅を広げることによつて調整できるので、
集積度をさらに向上させることができるという効
果がある。
中の緩和量を、隣接したFPと対向しない部分の
FPの幅を広げることによつて調整できるので、
集積度をさらに向上させることができるという効
果がある。
なお、以上では、FPのコーナ部を半円形状に
した例について述べたが、このことは必ずしも必
要ではなく、前記コーナは楕円、双曲線などの凸
曲線状であつてもよい。
した例について述べたが、このことは必ずしも必
要ではなく、前記コーナは楕円、双曲線などの凸
曲線状であつてもよい。
また、対向する２つのFPの直線部の延長量や
コーナ部の曲率などを全く同じにする必要もな
く、例えば第８図のように、対向するFPの一方
のものだけに対して本発明を適用するだけでも、
それなりの効果が達成されることは明らかであ
る。
コーナ部の曲率などを全く同じにする必要もな
く、例えば第８図のように、対向するFPの一方
のものだけに対して本発明を適用するだけでも、
それなりの効果が達成されることは明らかであ
る。
第１図はダイオードの断面図、第２図はフイー
ルドプレートの幅と耐圧の関係を示す図、第３図
はPNPラテラルトランジスタの断面図、第４図
はラテラルサイリスタの断面図、第５図は第４図
のサイリスタの平面図、第６図は接合コーナの曲
率半径R1と耐圧の関係を示す図、第７図および
第８図は、それぞれ本発明によるサイリスタの一
実施例の平面図である。 ３１……半導体基板、３２……ｐ型半導体領
域、３３……pB領域、３４……nE、３９Ａ，３９
Ｋ，３９Ｇ……FP。
ルドプレートの幅と耐圧の関係を示す図、第３図
はPNPラテラルトランジスタの断面図、第４図
はラテラルサイリスタの断面図、第５図は第４図
のサイリスタの平面図、第６図は接合コーナの曲
率半径R1と耐圧の関係を示す図、第７図および
第８図は、それぞれ本発明によるサイリスタの一
実施例の平面図である。 ３１……半導体基板、３２……ｐ型半導体領
域、３３……pB領域、３４……nE、３９Ａ，３９
Ｋ，３９Ｇ……FP。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板と、その一方の表面
に、互いに対向して露出する対のpn接合を形成
するように、前記基板に形成された少なくとも２
つの反対導電型領域と、前記基板の一方の表面上
に、前記反対導電型領域の上から前記対のpn接
合を越えて半導体基板の領域にまで延長され、そ
の端縁が互いに対向し、かつそれぞれのコーナ部
が凸曲線形状をなすように形成された一対のフイ
ールドプレートとを有する半導体集積回路におい
て、 前記pn接合を越えて半導体基板の領域にまで
延長されたフイールドプレートの少なくとも一方
は、対向するpn接合と平行方向に延長された部
分の幅が、該pn接合と垂直方向に延長された部
分の幅よりも大であることを特徴とする半導体集
積回路。 ２ フイールドプレートのコーナ部が半円形状で
あることを特徴とする特許請求の範囲第１項記載
の半導体集積回路。 ３ 対のpn接合のコーナ部が半円形状であるこ
とを特徴とする特許請求の範囲第１項または第２
項記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147779A JPS5939066A (ja) | 1982-08-27 | 1982-08-27 | 半導体集積回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147779A JPS5939066A (ja) | 1982-08-27 | 1982-08-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=15437992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57147779A Granted JPS5939066A (ja) | 1982-08-27 | 1982-08-27 | 半導体集積回路 |
Country Status (5)
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- 1982-08-27 JP JP57147779A patent/JPS5939066A/ja active Granted
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-
1986
- 1986-01-07 US US06/816,979 patent/US4654691A/en not_active Expired - Fee Related
Patent Citations (2)
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Also Published As
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