JP2513617B2

JP2513617B2 - 正規化回路

Info

Publication number: JP2513617B2
Application number: JP61013055A
Authority: JP
Inventors: 正人須田; 好勝中村
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1986-01-24
Filing date: 1986-01-24
Publication date: 1996-07-03
Anticipated expiration: 2011-07-03
Also published as: JPS62172484A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、文字読取装置における検切パターンを正規
化パターンに変換する正規化回路に係わり、特に検切パ
ターンを走査するための二次元アドレスの生成機能を単
一の半導体チップ内に集積した正規化回路に関する。

〔発明の技術的背景とその問題点〕

手書き文字の認識等、その字体や大きさの定まってい
ない文字を認識する文字読取装置では、入力文字と辞書
との類似度計算を行なうために、検出切出しされたパタ
ーンを所定の大きさ、傾きに正規化する必要がある。こ
のような検切パターンを正規化する回路は、従来、複数
の半導体チップ（MSI,SSI）を組合わせて回路化されて
いる。

しかしながら、かかる従来の正規化回路は広い実装面
積を必要とし、文字読取装置の小形化、低価格化、保守
の容易さ等の要求を必ずしも満足させ得るものではなか
った。

〔発明の目的〕

本発明は、このような点に鑑みなされたものであり、
その目的とするところは、文字読取装置の小形化、低価
格化および保守の容易さに寄与することが可能な正規化
回路を提供することにある。

〔発明の概要〕

本発明は、文字読取装置における検切パターンを予め
定まった正規化パターンに変換する正規化回路におい
て、以下に述べるレジスタと加算器とカウンタとを具備
し、これらを同一の半導体チップ上に形成したことを特
徴としている。

すなわち、レジスタは、少なくとも検切パターンの大
きさと正規化パターンの大きさとの比によって決定され
る座標変換ピッチと、前記検切パターンの始点と、前記
検切パターンの傾き補正量と、前記正規化パターンの大
きさとを記憶するものである。また加算器は、前記検切
パターンの始点と傾き補正量とに前記座標変換ピッチを
順次加算してその加算値を検切パターン二次元アドレス
として出力する機能を持つ。そしてカウンタは、上記加
算器における加算に同期してカウント動作を行ない、そ
のカウント値を正規化パターン二次元アドレスとして出
力する機能を有する。

〔発明の実施例〕

以下、図面を参照しながら本発明の一実施例について
説明する。

第２図は、文字読取装置の構成を示す図である。読取
対象物１に記載された文字列1aは、撮像装置２によって
撮像され光電変換される。量子化部３は、撮像装置２か
らのアナログ画像信号を２値化する。検切部４は、量子
化部３で量子化された画像情報から文字領域を検出し、
１文字ずつ切出す機能を有する。検切部４で切出された
文字は、本実施例の要旨である正規化部５において、予
め定められた正規化パターンに変換される。正規化され
た文字パターンは、標本化部６において標本化され、類
似度計算部７において辞書８との類似度計算が行われて
認識結果（答え）が得られるものとなっている。

本実施例の要旨である検切部５の主要部の詳細は、第
１図に示される。

すなわち、この回路は検切パターンおよび正規化パタ
ーンに関する種々のパラメータに基づいて、検切パター
ン二次元アドレスと、正規化パターン二次元アドレス
と、さらに正規化パターンの外接枠を生成するためのマ
スク信号とを生成し、出力するもので、全体が一つの半
導体チップに集積化されている。図中11は制御部で、こ
の回路の全体を制御する。上記した各種パラメータは、
図示しないCPUなどから与えられ、レジスタ12〜24に記
憶される。ここで使用されるパラメータは以下のような
ものである。これは第３図に示されている。

XS;検切パターンのＸ方向の始点 YS;検切パターンのＹ方向の始点 XL;検切パターンの横方向の大きさ YL;検切パターンの縦方向の大きさ WN;正規化パターンの横方向の大きさ HN;正規化パターンの縦方向の大きさ DX;XLとWNの比から求めた検切二次元アドレス生成のた
めの座標変換ピッチ DY;YLとHNの比から求めた検切二次元アドレス生成のた
めの座標変換ピッチ IX;DXの計算上の誤差を吸収し中心位置を合せるための
補正量 IY;DYの計算上の誤差を吸収し中心位置を合せるための
補正量 θ；検切パターンの傾き量（YLとXLSとで決定される） W1;正規化パターンの左白枠の幅 W2;正規化パターンとその左白枠とを足した横方向の幅 W3;正規化パターンとその左右の白枠とを足した横方向
の幅 H1;正規化パターンの上白枠の幅 H2;正規化パターンとその上白枠とを足した縦方向の幅 H3;正規化パターンとその上下の白枠とを足した縦方向
の幅これら各パラメータのビット構成は、第４図に示す通
りである。すなわち、XSは整数部７ビット、小数部６ビ
ットの計13ビット、YSは整数部７ビット、IX,IY,DX,DY,
θは、シンボル１ビット、整数部２ビット、小数部６ビ
ットの計９ビット、W1〜W3,H1〜H3は整数部７ビットで
構成されている。

各レジスタ12〜24には、YS,XS,IY,DY,IX,DX,θ,W1,W
2,W3,H1,H2,H3がそれぞれ記憶される。レジスタ12〜24
へのセットは、入力信号に同期した書込み信号WTによっ
て行われる。

レジスタ13には、上述したXSのほかに後述する検切パ
ターン二次元アドレスのうちＸアドレスも書込めるよう
になっている。両者の選択はセレクタ25によって行なう
ことができる。レジスタ12と13の内容は、セレクタ26に
よって選択することができる。また、レジスタ14〜18の
内容は、セレクタ27によって択一的に選択することがで
きる。これらセレクタ26,27で選択された情報は、加算
器28で加算される。加算器28の出力はＹレジスタ29若し
くはＸレジスタ30に記憶される。いずれのレジスタに格
納されるかは制御部11からの信号によって選択できる。
Ｘレジスタ30とＹレジスタ29の格納値は検切パターン二
次元アドレスとして出力される。Ｙレジスタ29の記憶内
容はセレクタ26の他の入力とし与えられている。Ｘレジ
スタ30の内容はセレクタ25の一方の入力として与えられ
ている。

一方、加算器28の加算動作に同期してＷカウンタ33と
Ｈカウンタ34とがカウント動作を行なう。これらＷカウ
ンタ33,Hカウンタ34は正規化パターンの二次元アドレス
を生成するものである。Ｗカウンタ33の出力はＷ比較器
31においてレジスタ19〜21の内容に基づく値と比較演算
される。また、Ｈカウンタ34の出力は、Ｈ比較器32にお
いてレジスタ22〜24の内容に基づく値と比較演算され
る。そして、両比較器31,32の出力はアンドゲート35の
入力として与えられている。アンドゲート35は、後述す
るマスク信号を出力する。

以上の構成の正規化回路の動作を第６図のフローチャ
ートおよび第１図に基づいて説明する。

まず、入力データを設定すると、制御部11は、図示し
ないCPUからのSTART信号を受けて、CLKに同期して動作
を開始させる。セレクタ26,27でそれぞれXS,IXを選択
し、加算器28で加算してＸレジスタ30にXS＋IXを格納す
る。同じく、セレクタ26,27でそれぞれYS,IYを選択し、
加算器28で加算してＹレジスタ29にYS＋IYを格納する。
このように文字読取装置では走査がラスタスキャンであ
ることを利用して加算器28でX,Y両方の演算を兼用する
ようにし半導体チップの回路素子の低減化を図ってい
る。

次に、検切パターンの走査開始点であるＸレジスタ30
に格納された値を、セレクタ25の切換えによってXSレジ
スタ13に格納する。これは傾き処理の場合に傾きによる
各走査線毎のＸ方向始点を蓄えておく為である。

正規化パターンの左側の白枠を生成するため、正規化
の横方向の走査カウンタであるＷカウンタ33をW1になる
までカウントアップする。次にＷカウンタ33に同期して
XSレジスタ13の内容とDXレジスタ17の内容とを加算器28
で加算して、Ｘレジスタ30に格納する。この処理をＷカ
ウンタ33がW2になるまで行なう。次に、Ｗカウンタ33を
W3までカウントアップすると、W3−W2の右側の白枠が生
成される。この結果、検切パターンおよび左右の白枠も
含めた正規化パターンの１走査分のアドレスが出力され
る。

次に縦方向に関し、縦方向の走査カウンタであるＨカ
ウンタ34の値が比較器32によってH1からH2の間の値であ
るかどうかを判断する。もしH1からH2の間の値であれ
ば、Ｈカウンタ34と同期してＹレジスタ29の値が座標変
換ピッチであるDYレジスタ15の値と加算器28で加算され
る。この時Ｘアドレスでは傾き補正を行なう必要があ
る。ここでは１走査毎にXSに傾き量θを加算してＸレジ
スタ30の始点を変えるようにしている。Ｈカウンタ34が
H3と一致すると、制御部11は終了信号をCPUに送出す
る。これによって正規化処理が終了する。

以上のようにして得られた検切パターン二次元アドレ
スで検切パターンを読出し、正規化二次元アドレスでそ
のデータを書込むことによって検切パターンの正規化を
極めて高速に行なわせることができる。

ところで、Ｗ比較器31は、W1〜W3と、Ｗカウンタ33の
内容とを比較して、Ｗカウンタ33の値がW1からW2の範囲
内に有る場合には、“1"を、そうでない場合には“0"を
出力する。一方、Ｈ比較器32は、H1〜H3と、Ｈカウンタ
34の内容とを比較して、Ｈカウンタ34の値がH1からH2の
範囲内に有る場合には、“1"を、そうでない場合には
“0"を出力する。従って、これら両比較器31,32からの
信号をアンドゲート35に入力すると、アンド出力は正規
化パターンの部分が“1"、白枠の部分が“0"となるマス
ク信号となる。このマスク信号は外部回路において上記
検切パターン走査により生成された正規化パターンを文
字部と白枠部とに分けるために用いられる。なお、上記
両比較器31,32からの信号は、制御部11へのステイタス
信号としても用いられる。

第５図に検切パターン二次元アドレス（Ｘレジスタ3
0,Yレジスタ29の出力）と正規化パターン二次元アドレ
ス（Ｗカウンタ33,Hカウンタ34の出力）のビット構成を
示す。検切パターン二次元アドレスは、整数部７ビッ
ト、小数部３ビットの計10ビットである。小数部を３ビ
ットとした理由は、一般に画像処理で行われている近傍
処理を可能にするためである。また、正規化パターン二
次元アドレスのビット構成は、整数部のみの７ビットで
ある。すなわち、双方ともに128×128のアドレス空間と
なっている。

以上の正規化回路によれば、第７図に示すように、拡
大、縮小および傾き補正を高速で行なえるとともに、後
の処理に必要な外接枠（白枠）の生成も極めて簡単に行
なえる。しかも、この回路は１つの半導体チップに集積
化されているので、小形化、低価格化に寄与することが
できるという効果を奏することができる。

〔発明の効果〕

本発明によれば、上記各構成要素が同一の半導体チッ
プ上に形成されているので、正規化回路として小形化、
低価格化を図ることができ、さらに複数の部品を使用す
る必要がない点で保守の容易化も図れる。

また、この発明によれば、検切パターン二次元アドレ
スに対応して正規化パターン二次元アドレスが出力され
るので、検切パターンを検切パターン二次元アドレスで
読出し、正規パターン二次元アドレスに従って書込むだ
けの簡単な操作で検切パターンを正規化することができ
る。このため、正規化処理を極めて高速に行なうことが
でき、従来の画像処理の分野で用いられていたアフィン
変換用の半導体チップを用いた場合に比べて、大幅な高
速化を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る正規化回路の構成を示
すブロック図、第２図は同回路を用いた文字読取装置の
構成を示すブロック図、第３図は検切パターンと正規化
パターンの各種パラメータを説明するための図、第４図
は上記各種パラメータのビット構成を示す図、第５図は
検切パターンと正規化パターンの各二次元アドレスのビ
ット構成を示す図、第６図は同回路の動作を説明するた
めの流れ図、第７図は同回路を用いた正規化処理の様子
を説明するための図である。１……認識対象物、1a……文字列、２……撮像装置、12
〜24……レジスタ、28……加算器。

Claims

(57)【特許請求の範囲】

【請求項１】文字読取装置における検切パターンをあら
かじめ定まった大きさの正規化パターンに変換する正規
化回路において、少なくとも検切パターンの大きさと正規化パターンの大
きさとの比によって決定される座標変換ピッチ、前記検
切パターンの始点および前記検切パターンの傾き補正量
を記憶する第１のレジスタと、前記正規化パターンの大きさを記憶する第２のレジスタ
と、前記検切パターンの始点に傾き補正量と前記座標変換ピ
ッチとを順次加算し、その加算値を検切パターン二次元
アドレスとして出力する加算器と、この加算器における加算に同期してカウント動作を行な
い、そのカウント値を正規化パターン二次元アドレス、
および、前記正規化パターンに外接する白枠のアドレス
として出力するカウンタと、このカウンタの出力と前記第２のレジスタに記憶された
正規化パターンの大きさとを比較することによって、文
字と外接枠とを区別するマスク信号を得る手段と、を具備したことを特徴とする正規化回路。