JPS62172484A - 正規化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ご発明の技術分野〕 本発明は、文字読取装置における検切パターンを正規化
パターンに変換する正規化回路に係わり、特に検切パタ
ーンを走査するための二次元アドレスの生成機能を単一
の半導体チップ内に集積した正規化回路に関する。

〔発明の技術的背景とその問題点〕

手書き文字の認識等、その字体や大きさの定まっていな
い文字を認識する文字読取装置では、入力文字と辞書と
の類似度計算を行なうために、検出切出しされたパター
ンを所定の大きざ、傾きに正規化する必要がある。この
ような検切パターンを正規化する回路は、従来、複数の
半導体チップ（ＭＳＩ、８８Ｉ）を組合わせて回路化さ
れている。

しかしながら、かかる従来の正規化回路は広い実装面積
を必要とし、文字読取装置の小形化、低価格化、保守の
容易さ等の要求を必ずしも満足させ得るものではなかっ
た。

〔発明の目的〕

本発明は、このような点に鑑みなされたものであり、そ
の目的とするところは、文字読取装置の小形化、低価格
化および保守の容易さに寄与することが可能な正規化回
路を提供することにある。

〔発明の概要〕

本発明は、文字読取装置における検切パターンを予め定
まった正規化パターンに変換する正規化回路において、
以下に述べるレジスタと加算器とカウンタとを具備し、
これらを同一の半導体チップ上に形成したことを特徴と
している。

すなわち、レジスタは、少なくとも検切パターンの大き
さと正規化パターンの大きさとの比によって決定される
座標変換ピッチと、前記検切パターンの始点と、前記検
切パターンの傾き補正量と、前記正規化パターンの大き
さとを記憶するものである。また加算器は、前記検切パ
ターンの始点と傾き補正量とに前記座標変換ピッチを順
次加算してその加算値を検切パターン二次元アドレスと
して出力する機能を持つ。そしてカウンタは、上記加算
器における加算に同期してカウント動作を行ない、その
カウント値を正規化パターン二次元アドレスとして出力
する機能を有する。

〔発明の効果〕

本発明によれば、上記各構成要素が同一の半導体チップ
上に形成されていので、正規化７回路として小形化、低
価格化を図ることができ、さらに複数の部品を使用する
必要がない点で保守の容易化も図れる。

また、この発明によれば、検切パターン二次元アドレス
に対応して正規化パターン二次元アドレスが出力される
ので、検切パターンを検切パターン二次元アドレスで読
出し、正規パターン二次元アドレスに従って書込むだだ
けの簡単な操作で検切パターンを正規化することができ
る。このため、正規化処理を極めて高速に行なうことが
でき、従来の画像処理の分野で用いられていたアフィン
変換用の半導体チップを用いた場合に比べて、大幅な高
速化を図ることができる。

〔発明の実施例〕

以下、図面を参照しながら本発明の一実施例について説
明する。

第２図は、文字読取装置の構成を示す図である。

読取対象物上に記載された文字列１ａは、撮像装置２に
よって＠像され光電変換される。量子化部３は、ｍ　Ｉ
Ｉ装置２からのアナログ画像信号を２値化する。検切部
４は、量子化部３で量子化された画像情報から文字領域
を検出し、１文字ずつ切出す機能を有する。検切部４で
切出された文字は、本実施例の要旨である正規化部５に
おいて、予め定められた正規化パターンに変換される。

正規化された文字パターンは、標本化部６において標本
化され、類似度計算部７において辞書８との類似度計算
が行われて認識結果（答え）が１９られるものとなって
いる。

本実施例の要旨である検切部５の主要部の詳細は、第１
図に示される。

すなわち、この回路は検切パターンおよび正規化パター
ンに関する種々のパラメータに基づいて、検切パターン
二次元アドレスと、正規化パターン、二次元アドレスと
、さらに正規化パターンの外接枠を生成するためのマス
ク信号とを生成し、出力するもので、全体が一つの半導
体チップに集積化されている。図中１１は制御部で、こ
の回路の全体を制御する。上記した各種パラメータは、
図示しないＣＰＵなどから与えられ、レジスタ１２〜２
４に記憶される。ここで使用されるパラメータは以下の
ようなものである。これは第３図に示されている。

ＸＳ；検切パターンのＸ方向の始点 ＹＳ；検切パターンのＹ方向の始点 ｘＬ；検切パターンの横方向の大きさ ＹＬ：検切パターンの縦方向の大きさ ＷＮ：正規化パターンの横方向の大きさＨＮ：正規化パ
ターンの縦方向の大きさＤＸ；ＸＬとＷＮの比から求め
た検切二次元アドレス生成のための座標変換ピッチ ＤＹ：ＹＬとＨＮの比から求めた喰切二次元アドレス生
成のための座標変換ピッチ ＩＸ：ＤＸの計算上の誤差を吸収し中心位置を合せるた
めの補正量 ＩＹ：ＤＹの計算上の誤差を吸収し中心位置を合せるた
めの補正量 θ　：検切パターンの傾き徂 （ＹＬとＸＬＳとで決定される） Ｗｌ：正規化パターンの左白枠の幅 Ｗ２：正規化パターンとその左白枠とを足した横方向の
幅 Ｗ２；正規化パターンとその左右の白枠とを足した横方
向の幅 Ｈｌ；正規化パターンの上白枠の幅 Ｈ２；正規化パターンとその上白枠とを足した縦方向の
幅 Ｗ２；正規化パターンとその上下の白枠とを足した縦方
向の幅 これら各パラメータのビット構成は、第４図に示す通り
である。すなわち、ｘＳは整数部７ビツト、小数部６ビ
ツトの計１３ビット、ＹＳは整数部７ビツト、ＩＸ、Ｉ
Ｙ、ＤＸ、ＤＹ、θは、シンボル１ビツト、整数部２ビ
ット、小数部６ビツ１−の計９ビット、Ｗ１〜Ｗ３．Ｈ
１〜Ｈ３は整数部７ビツトで構成されている。

各レジスタ１２〜２４には、ＹＳ、ＸＳ、ＩＹ。

ＤＹ、ＥＸ、ＤＸ、θ、Ｗ１．Ｗ２．Ｗ３．Ｈ１゜Ｈ２
，Ｈ３がそれぞれ記憶される。レジスタ１２〜２４への
セットは、入力信号に同期した書込み信号ＷＴによって
行われる。

レジスタ１３には、上述したＸＳのほかに後述する検切
パターン二次元アドレスのうちＸアドレスも書込めるよ
うになっている。両者の選択はセレクタ２５によって行
なうことができる。レジスタ１２と１３の内容は、セレ
クタ２６によって選択することができる。また、レジス
タ１４〜１８の内容は、セレクタ２７によって択一的に
選択することがで煮る。これらセレクタ２６．２７で選
択された情報は、加算器２８で加算される。加算器２８
の出力はＹレジスタ２９若しくはＸレジスタ３０に記憶
される。いずれのレジスタに格納されるかは制御部１１
からの信号によって選択できる。Ｘレジスタ２９とＹレ
ジスタ３０の格納圃は検切パターン二次元アドレスとし
て出力される。

Ｙレジスタ２９の記憶内容はセレクタ２６の他の入力と
し与えられている。Ｘレジスタ３０の内容はセレクタ２
５の一方の入力として与えられている。

一方、加算器２８の加算動作に同期してＷカウンタ３３
とＨカウンタ３４とがカウント動作を行なう。これらＷ
カウンタ３３．Ｈカウンタ３４は正規化パターンの二次
元アドレスを生成するものである。Ｗカウンタ３３の出
力はＷ比較器３上においてレジスタ１９〜２１の内容に
基づく値と比較演算される。また、Ｈカウンタ３４の出
力は、日比校器３２においてレジスタ２２〜２４の内容
に基づく値と比較演算される。そして、両比較器３１．
３２の出力はアンドゲート３５の入力として与えられて
いる。アンドゲート３５は、後述するマスク信号を出力
する。

以上の構成の正規化回路の動作を第６図のフローチャー
トおよび第１図に基づいて説明する。

まず、入力データを設定すると、制御部１１は、図示し
ないＣＰＵからの５ＴＡＲＴ信号を受けて、ＣＬＫに同
期して動作を開始させる。セレクタ２６．２７でそれぞ
れＸＳ、ＩＸを選択し、加算器２８で加算してＸレジス
タ３ｏにｘｓ＋ｒｘを格納する。同じく、セレクタ２６
．２７でそれぞれＹＳ、ＩＹを選択し、加算器２８で加
算してＹレジスタ２９にＹＳ＋ＩＹを格納する。このよ
うに文字読取装置では走査がラスクスキャンであること
を利用して加算器２８でＸ、Ｙ両方の演算を兼用するよ
うにし半導体チップの回路素子の低減化を図っている。

次に、検切パターンの走査開始点であるＸレジスタ３０
に格納された値を、セレクタ２５の切換えによってＸＳ
レジスタ１３に格納する。これは傾き処理の場合に傾き
による各走査線毎のＸ方向始点を蓄えておく為である。

正規化パターンの左側の白枠を生成するため、正規化の
横方向の走査カウンタであるＷカウンタ３４をＷｌにな
るまでカウントアツプする。次にＷカウンタ３４に同期
してＸＳレジスタ１３の内容とＤＸレジスタ１７の内容
とを加算器２８で加算して、Ｘレジスタ３０に格納する
。この処理をＷカウンタ３３がＷ２になるまで行なう。

次に、Ｗカウンタ３３をＷ３までカウントアツプすると
、Ｗ３−、Ｗ２の右側の白枠が生成される。この結果、
検切パターンおよび左右の白枠も含めた正規化パターン
の１走査分のアドレスが出力される。

次に縦方向に関し、縦方向の走査カウンタであるＨカウ
ンタ３４の値が比較器３２によってＨｌからＨ２の間の
値であるかどうかを判断する。もしＨｌからＨ２の間以
外の値であれば、Ｈカウンタ３４と同期してＹレジスタ
２９の値が座標変換ピッチであるＤＹレジスタ１５の値
と加算器２８で加算される。この時Ｘアドレスでは傾き
補正を行なう必要がある。ここでは１走査毎にｘＳに傾
き聞θを加算してＸレジスタ３０の始点を変えるように
している。Ｈカウンタ３４がＨ３と一致すると、制御部
１１は終了信号をＣＰＵに送出する。

これによって正規化処理が終了する。

以上のようにして得られた検切パターン二次元アドレス
で検切パターンを読出し、正規化二次元アドレスでその
データを書込むことによって検切パターンの正規化を極
めて高速に行なわせることができる。

ところで、Ｗ比較器３１は、Ｗ１〜Ｗ３と、Ｗカウンタ
３３の内容とを比較して、Ｗカウンタ３３の値がＷ１〜
（Ｗｌ　−Ｗ２　＞の範囲内に有る場合には、１′′を
、そうでない場合には１１０　ＩＩを出力する。一方、
Ｈ比較器３２は、Ｈ１〜Ｈ３と、Ｈカウンタ３４の内容
とを比較して、Ｈカウンタ３４の値がＨ１〜（Ｈｌ−８
２）の範囲内に有る場合には、“１゛′を、そうでない
場合には０°′を出力する。従って、これら両比較器３
１゜３２からの信号をアンドゲート３５に入力すると、
アンド出力は正規化パターンの部分がｌ　ｌ　ＩＩ、白
枠の部分が０″となるマスク信号となる。このマスク信
号は外部回路において上記検切パターン走査により生成
された正規化パターンを文字部と白枠部とに分けるため
に用いられる。なお、上記両比較器３１．３２からの信
号は、制御部１１へのスティタス信号としても用いられ
る。

第５図に検切パターン二次元アドレス（×レジスタ３０
．Ｙレジスタ２９の出力）と正規化パターン二次元アド
レス（Ｗカウンタ３３．Ｈカウンタ３４の出力）のビッ
ト構成を示す。検切パターン二次元アドレスは、整数部
７ピツト、小数部３ビットの計１０ビットである。小数
部を３ビツトとした理由は、一般に画像処理で行われて
いる近傍処理を可能にするためである。また、正規化パ
ターン二次元アドレスのビット構成は、整数部のみの７
ビツトである。すなわち、双方ともに１２８ｘ１２８の
アドレス空間となっている。

以上の正規化回路によれば、第７図に示すように、拡大
、縮小および傾き補正を高速で行なえるとともに、後の
処理に必要な外接枠（白枠）の生成も極めて簡単に行な
える。しかも、この回路は１つの半導体チップに集積化
されているので、小形化、低価格化に寄与することがで
きるという効果を奏することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る正規化回路の構成を示
すブロック図、第２図は同回路を用いた文字読取装置の
構成を示すブロック図、第３図は検切パターンと正規化
パターンの各種パラメータを説明するための図、第４図
は上記各種パラメータのビット構成を示す図、第５図は
検切パターンと正規化パターンの各二次元アドレスのビ
ット構成を示す図、第６図は同回路の動作を説明するた
めの流れ図、第７図は同回路を用いた正規化処理の様子
を説明するための図である。 １・・・ａｉａ対象物、１ａ・・・文字列、２・・・ｍ
像装置、１２〜２４・・・レジスタ、２８・・・加算器
。 出願人代理人　弁理士　鈴江武彦 整　敦子ｐ　　　　　７玉製（ｐ 第４図 第５図 第７図

Claims (2)

【特許請求の範囲】
1. （１）文字読取装置における検切パターンを予め定まっ
   た正規化パターンに変換する正規化回路において、少な
   くとも検切パターンの大きさと正規化パターンの大きさ
   との比によって決定される座標変換ピッチ、前記検切パ
   ターンの始点、前記検切パターンの傾き補正量および前
   記正規化パターンの大きさを記憶するレジスタと、前記
   検切パターンの始点と傾き補正量とに前記座標変換ピッ
   チを順次加算して加算値を検切パターン二次元アドレス
   として出力する加算器と、この加算器における加算に同
   期してカウント動作を行ないカウント値を正規化パター
   ン二次元アドレスとして出力するカウンタとを具備し、
   これらを同一の半導体チップ上に形成したことを特徴と
   する正規化回路。
2. （２）前記正規化パターン二次アドレスを出力するカウ
   ンタは、上記正規化パターンに外接する白枠のアドレス
   をも生成するものであり、上記カウンタの出力と前記レ
   ジスタに記憶された正規化パターンの大きさとを比較す
   ることによって文字と外接枠とを区別するマスク信号を
   得ることを特徴とする特許請求の範囲第１項記載の正規
   化回路。