JPH05275631A - バイポーラ集積回路装置 - Google Patents
バイポーラ集積回路装置Info
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- JPH05275631A JPH05275631A JP4067862A JP6786292A JPH05275631A JP H05275631 A JPH05275631 A JP H05275631A JP 4067862 A JP4067862 A JP 4067862A JP 6786292 A JP6786292 A JP 6786292A JP H05275631 A JPH05275631 A JP H05275631A
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Abstract
(57)【要約】
【目的】ＮＰＮトランジスタのラッチアップ耐量を低下
させることなくスイッチング特性を改善する。 【構成】Ｐ型のベース領域２の周囲を高不純物濃度のＮ
+ 型の半導体拡散領域（コレクタの一部３）で取り囲ん
だトランジスタにおいて、Ｐ型のベース領域２とＮ+ 型
の半導体拡散領域３との間にこれらの領域の電位よりも
低い電位のＰ型の半導体拡散領域４を設ける。 【効果】Ｐ型のベース領域２をエミッタ、Ｎ- 型のエピ
タキシャル層をベース、このＰ型の半導体拡散領域４を
コレクタとする寄生ＰＮＰトランジスタ６が形成され、
これによりＮＰＮトラジスタがＯＮ状態からＯＦＦ状態
へ移行する時にベース−コレクタ接合に蓄積された電荷
を寄生ＰＮＰトランジスタ６を使用して放電することが
できるからＮＰＮトラジスタのスイッチング特性が改善
される。
させることなくスイッチング特性を改善する。 【構成】Ｐ型のベース領域２の周囲を高不純物濃度のＮ
+ 型の半導体拡散領域（コレクタの一部３）で取り囲ん
だトランジスタにおいて、Ｐ型のベース領域２とＮ+ 型
の半導体拡散領域３との間にこれらの領域の電位よりも
低い電位のＰ型の半導体拡散領域４を設ける。 【効果】Ｐ型のベース領域２をエミッタ、Ｎ- 型のエピ
タキシャル層をベース、このＰ型の半導体拡散領域４を
コレクタとする寄生ＰＮＰトランジスタ６が形成され、
これによりＮＰＮトラジスタがＯＮ状態からＯＦＦ状態
へ移行する時にベース−コレクタ接合に蓄積された電荷
を寄生ＰＮＰトランジスタ６を使用して放電することが
できるからＮＰＮトラジスタのスイッチング特性が改善
される。
Description
【０００１】
【産業上の利用分野】本発明はバイポーラ集積回路装置
に係わり、特にラッチアップ対策を行ったＮＰＮバイポ
ーラトランジスタ（以下、ＮＰＮトランジスタ、とい
う）のスイッチング特性を改良したバイポーラ集積回路
装置に関する。
に係わり、特にラッチアップ対策を行ったＮＰＮバイポ
ーラトランジスタ（以下、ＮＰＮトランジスタ、とい
う）のスイッチング特性を改良したバイポーラ集積回路
装置に関する。
【０００２】
【従来の技術】従来のラッチアップ対策を行ったＮＰＮ
トランジスタを図２に示す。図２において（Ａ）は平面
図であり、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。
トランジスタを図２に示す。図２において（Ａ）は平面
図であり、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図である。
【０００３】Ｐ型の半導体基体９の上に低不純物濃度の
Ｎ- 型のエピタキシャル層７が設けられ、半導体基体９
とエピタキシャル層７との境界に高不純物濃度のＮ+ 型
の半導体埋込み領域８が設けられ、エピタキシャル層７
のトランジスタ形成領域はＰ型の半導体絶縁分離領域１
０によって囲まれている。半導体埋込み領域８上のエピ
タキシャル層７内にはＰ型のベース領域２が、またこの
Ｐ型のベース領域２内にはＮ+ 型のエミッタ領域１が設
けられている。そしてラッチアップ対策として、Ｐ型の
ベース領域２の周囲を囲むようにＮ- 型のエピタキシャ
ル層７に高不純物濃度のＮ+ 型の半導体拡散領域３が設
けられており、その表面部分にはエミッタ領域１と同時
に形成されたＮ+ 型のコレクタコンタクト領域１３が設
けられている。またエピタキシャル層７上の絶縁膜１１
に形成されたコンタクト孔１２を通してそれぞれの領域
に電極（図示省略）が接続されそれぞれ所定の電位とな
っている。
Ｎ- 型のエピタキシャル層７が設けられ、半導体基体９
とエピタキシャル層７との境界に高不純物濃度のＮ+ 型
の半導体埋込み領域８が設けられ、エピタキシャル層７
のトランジスタ形成領域はＰ型の半導体絶縁分離領域１
０によって囲まれている。半導体埋込み領域８上のエピ
タキシャル層７内にはＰ型のベース領域２が、またこの
Ｐ型のベース領域２内にはＮ+ 型のエミッタ領域１が設
けられている。そしてラッチアップ対策として、Ｐ型の
ベース領域２の周囲を囲むようにＮ- 型のエピタキシャ
ル層７に高不純物濃度のＮ+ 型の半導体拡散領域３が設
けられており、その表面部分にはエミッタ領域１と同時
に形成されたＮ+ 型のコレクタコンタクト領域１３が設
けられている。またエピタキシャル層７上の絶縁膜１１
に形成されたコンタクト孔１２を通してそれぞれの領域
に電極（図示省略）が接続されそれぞれ所定の電位とな
っている。
【０００４】このようにＰ型のベース領域２の周囲を高
不純物濃度のＮ+ 型の半導体拡散領域（コレクタの一部
３）で取り囲むことによって寄生トランジスタ５のｈFE
（電流増幅率）を０．１〜０．００１に低下させラッチ
アップ耐量を向上させている。
不純物濃度のＮ+ 型の半導体拡散領域（コレクタの一部
３）で取り囲むことによって寄生トランジスタ５のｈFE
（電流増幅率）を０．１〜０．００１に低下させラッチ
アップ耐量を向上させている。
【０００５】
【発明が解決しようとする課題】しかしながら従来のラ
ッチアップ対策を行なった図２のＮＰＮトランジスタで
は、図４に示す様にＮＰＮトランジスタがＯＮの状態
（ベース電位（信号）がＨｉｇｈでコレクタ電位がＬｏ
ｗ）からＯＦＦの状態（ベース電位（信号）がＬｏｗで
コレクタ電位がＨｉｇｈ）へ移行する時に印加されるベ
ース電位の変化に応答してコレクタ電位が変化する時間
が、図３に示すラッチアップ対策無しのＮＰＮトランジ
スタに比べて数１００ｎｓｅｃ（ナノセコンド）遅れる
という不都合があった。
ッチアップ対策を行なった図２のＮＰＮトランジスタで
は、図４に示す様にＮＰＮトランジスタがＯＮの状態
（ベース電位（信号）がＨｉｇｈでコレクタ電位がＬｏ
ｗ）からＯＦＦの状態（ベース電位（信号）がＬｏｗで
コレクタ電位がＨｉｇｈ）へ移行する時に印加されるベ
ース電位の変化に応答してコレクタ電位が変化する時間
が、図３に示すラッチアップ対策無しのＮＰＮトランジ
スタに比べて数１００ｎｓｅｃ（ナノセコンド）遅れる
という不都合があった。
【０００６】尚、ラッチアップ対策無しのＮＰＮトラン
ジスタの図３において、（Ａ）は平面図であり、（Ｂ）
は（Ａ）のＣ−Ｃ部の断面図である。またこの図３にお
いて図２と同一の機能の箇所は同じ符号で示してある。
図２のトランジスタとの相違は、図３のトランジスタで
はラッチアップ対策の高不純物濃度のＮ+ 型の半導体拡
散領域３が設けられていないことである。
ジスタの図３において、（Ａ）は平面図であり、（Ｂ）
は（Ａ）のＣ−Ｃ部の断面図である。またこの図３にお
いて図２と同一の機能の箇所は同じ符号で示してある。
図２のトランジスタとの相違は、図３のトランジスタで
はラッチアップ対策の高不純物濃度のＮ+ 型の半導体拡
散領域３が設けられていないことである。
【０００７】この遅れの原因は、ＮＰＮトランジスタが
ＯＮしている時にコレクタ−ベース接合に蓄積された電
荷が寄生ＰＮＰトランジスタによって放電されるのに時
間がかかるからであるが、ラッチアップ対策を行なった
図２のＮＰＮトランジスタでは、ラッチアップ耐量向上
のための高不純物濃度のＮ+ 型の半導体拡散領域３の存
在により寄生ＰＮＰトランジスタ５のｈFEを０．１〜
０．００１に低下させているからである。この為に、ラ
ッチアップ対策無しの図３のＮＰＮトランジスタ（Ｎ+
型の半導体拡散領域３が存在しないから寄生ＰＮＰトラ
ンジスタ１５のｈFEは３０〜２００となる）に比べて数
１００ｎｓｅｃ遅れるという問題点があった。
ＯＮしている時にコレクタ−ベース接合に蓄積された電
荷が寄生ＰＮＰトランジスタによって放電されるのに時
間がかかるからであるが、ラッチアップ対策を行なった
図２のＮＰＮトランジスタでは、ラッチアップ耐量向上
のための高不純物濃度のＮ+ 型の半導体拡散領域３の存
在により寄生ＰＮＰトランジスタ５のｈFEを０．１〜
０．００１に低下させているからである。この為に、ラ
ッチアップ対策無しの図３のＮＰＮトランジスタ（Ｎ+
型の半導体拡散領域３が存在しないから寄生ＰＮＰトラ
ンジスタ１５のｈFEは３０〜２００となる）に比べて数
１００ｎｓｅｃ遅れるという問題点があった。
【０００８】
【課題を解決するための手段】本発明の特徴は、Ｐ型の
半導体基体の上に設けられた低不純物濃度のＮ- 型のエ
ピタキシャル層と、前記半導体基体と前記エピタキシャ
ル層との境界に設けられた高不純物濃度のＮ+ 型の半導
体埋込み領域と、前記半導体埋込み領域上の前記エピタ
キシャル層に設けられたＮＰＮトランジスタのＰ型のベ
ース領域と、前記ベース領域内に設けられた該ＮＰＮト
ランジスタのＮ+ 型のエミッタ領域と、前記ベース領域
の周囲を囲むように前記エピタキシャル層に設けられた
高不純物濃度のＮ+ 型の半導体拡散領域とを有したバイ
ポーラ集積回路装置において、前記Ｐ型のベース領域と
前記Ｎ+ 型の半導体拡散領域との間の前記Ｎ- 型のエピ
タキシャル層の部分に該Ｐ型のベース領域および該Ｎ+
型の半導体拡散領域のいずれの領域の電位よりも低い電
位でバイアスされるＰ型の半導体拡散領域を設けたバイ
ポーラ集積回路装置にある。
半導体基体の上に設けられた低不純物濃度のＮ- 型のエ
ピタキシャル層と、前記半導体基体と前記エピタキシャ
ル層との境界に設けられた高不純物濃度のＮ+ 型の半導
体埋込み領域と、前記半導体埋込み領域上の前記エピタ
キシャル層に設けられたＮＰＮトランジスタのＰ型のベ
ース領域と、前記ベース領域内に設けられた該ＮＰＮト
ランジスタのＮ+ 型のエミッタ領域と、前記ベース領域
の周囲を囲むように前記エピタキシャル層に設けられた
高不純物濃度のＮ+ 型の半導体拡散領域とを有したバイ
ポーラ集積回路装置において、前記Ｐ型のベース領域と
前記Ｎ+ 型の半導体拡散領域との間の前記Ｎ- 型のエピ
タキシャル層の部分に該Ｐ型のベース領域および該Ｎ+
型の半導体拡散領域のいずれの領域の電位よりも低い電
位でバイアスされるＰ型の半導体拡散領域を設けたバイ
ポーラ集積回路装置にある。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のＮＰＮトランジスタを示
す図であり、同図において（Ａ）は平面図であり、
（Ｂ）は（Ａ）のＡ−Ａ部の断面図である。
る。図１は本発明の一実施例のＮＰＮトランジスタを示
す図であり、同図において（Ａ）は平面図であり、
（Ｂ）は（Ａ）のＡ−Ａ部の断面図である。
【００１０】接地電位（０Ｖ）となっているＰ型の半導
体基体９の上に低不純物濃度のＮ-型のエピタキシャル
層７が設けられ、半導体基体９とエピタキシャル層７と
の境界に高不純物濃度のＮ+ 型の半導体埋込み領域８が
設けられ、エピタキシャル層７のトランジスタ形成領域
は接地電位（０Ｖ）となっているＰ型の半導体絶縁分離
領域１０によって囲まれている。半導体埋込み領域８上
のエピタキシャル層７内にはＰ型のベース領域２が、ま
たこのＰ型のベース領域２内にはＮ+ 型のエミッタ領域
１が設けられている。そしてラッチアップ対策として、
Ｐ型のベース領域２の周囲を囲むようにＮ- 型のエピタ
キシャル層７に高不純物濃度のＮ+ 型の半導体拡散領域
３が設けられており、その表面部分にはエミッタ領域１
と同時に形成されたＮ+ 型のコレクタコンタクト領域１
３が設けられている。またエピタキシャル層７上の絶縁
膜１１に形成されたコンタクト孔１２を通してそれぞれ
の領域に電極（図示省略）が接続され、コレクタコンタ
クト領域１３、Ｎ+ 型の半導体拡散領域３およびＮ- 型
のエピタキシャル層７は＋４．３Ｖ（ＯＮ時）から７．
０Ｖ（ＯＦＦ時）のコレクタ電位となり、またＰ型のベ
ース領域２に＋５．０Ｖ（ＯＮ時）から４．８Ｖ（ＯＦ
Ｆ時）のベース電位をあたえ、Ｎ+ 型のエミッタ領域１
に＋４．３Ｖのエミッタ電位をあたえている。この様に
Ｐ型のベース領域２の周囲を高不純物濃度のＮ+ 型の半
導体拡散領域（コレクタの一部）３で取り囲むことによ
って図２のトランジスタと同様に、寄生トランジスタ５
のｈFE（電流増幅率）を０．１〜０．００１に低下させ
ラッチアップ耐量を向上させる。本実施例ではさらに、
Ｐ型のベース領域２とＮ+ 型の半導体拡散領域３との間
のＮ- 型のエピタキシャル層の部分にＰ型の半導体拡散
領域４を設けている。そして他の領域と同様にエピタキ
シャル層７上の絶縁膜１１に形成されたコンタクト孔１
２を通して電極（図示省略）が接続されて、このＰ型の
半導体拡散領域４にＰ型のベース領域２の電位（＋４．
８Ｖから＋５．０Ｖ）およびＮ+ 型の半導体拡散領域の
電位（＋４．３Ｖから＋７．０Ｖ）のＯＮおよびＯＦＦ
時におけるいずれの状態の電位よりも低い電位である＋
３．０Ｖのバイアス電圧が常時印加される。
体基体９の上に低不純物濃度のＮ-型のエピタキシャル
層７が設けられ、半導体基体９とエピタキシャル層７と
の境界に高不純物濃度のＮ+ 型の半導体埋込み領域８が
設けられ、エピタキシャル層７のトランジスタ形成領域
は接地電位（０Ｖ）となっているＰ型の半導体絶縁分離
領域１０によって囲まれている。半導体埋込み領域８上
のエピタキシャル層７内にはＰ型のベース領域２が、ま
たこのＰ型のベース領域２内にはＮ+ 型のエミッタ領域
１が設けられている。そしてラッチアップ対策として、
Ｐ型のベース領域２の周囲を囲むようにＮ- 型のエピタ
キシャル層７に高不純物濃度のＮ+ 型の半導体拡散領域
３が設けられており、その表面部分にはエミッタ領域１
と同時に形成されたＮ+ 型のコレクタコンタクト領域１
３が設けられている。またエピタキシャル層７上の絶縁
膜１１に形成されたコンタクト孔１２を通してそれぞれ
の領域に電極（図示省略）が接続され、コレクタコンタ
クト領域１３、Ｎ+ 型の半導体拡散領域３およびＮ- 型
のエピタキシャル層７は＋４．３Ｖ（ＯＮ時）から７．
０Ｖ（ＯＦＦ時）のコレクタ電位となり、またＰ型のベ
ース領域２に＋５．０Ｖ（ＯＮ時）から４．８Ｖ（ＯＦ
Ｆ時）のベース電位をあたえ、Ｎ+ 型のエミッタ領域１
に＋４．３Ｖのエミッタ電位をあたえている。この様に
Ｐ型のベース領域２の周囲を高不純物濃度のＮ+ 型の半
導体拡散領域（コレクタの一部）３で取り囲むことによ
って図２のトランジスタと同様に、寄生トランジスタ５
のｈFE（電流増幅率）を０．１〜０．００１に低下させ
ラッチアップ耐量を向上させる。本実施例ではさらに、
Ｐ型のベース領域２とＮ+ 型の半導体拡散領域３との間
のＮ- 型のエピタキシャル層の部分にＰ型の半導体拡散
領域４を設けている。そして他の領域と同様にエピタキ
シャル層７上の絶縁膜１１に形成されたコンタクト孔１
２を通して電極（図示省略）が接続されて、このＰ型の
半導体拡散領域４にＰ型のベース領域２の電位（＋４．
８Ｖから＋５．０Ｖ）およびＮ+ 型の半導体拡散領域の
電位（＋４．３Ｖから＋７．０Ｖ）のＯＮおよびＯＦＦ
時におけるいずれの状態の電位よりも低い電位である＋
３．０Ｖのバイアス電圧が常時印加される。
【００１１】このようにＰ型のベース領域２とＮ+ 型の
半導体拡散領域３との間にこれらの領域の電位よりも低
い電位（＋３．０Ｖ）がバイアスされたＰ型の半導体拡
散領域４を設けているから、Ｐ型のベース領域２をエミ
ッタ、Ｎ- 型のエピタキシャル層をベース、このＰ型の
半導体拡散領域４をコレクタとする寄生ＰＮＰトランジ
スタ６（ｈFE＝３０〜１５０）が形成される。
半導体拡散領域３との間にこれらの領域の電位よりも低
い電位（＋３．０Ｖ）がバイアスされたＰ型の半導体拡
散領域４を設けているから、Ｐ型のベース領域２をエミ
ッタ、Ｎ- 型のエピタキシャル層をベース、このＰ型の
半導体拡散領域４をコレクタとする寄生ＰＮＰトランジ
スタ６（ｈFE＝３０〜１５０）が形成される。
【００１２】この為、図１のＮＰＮトラジスタがＯＮ状
態からＯＦＦ状態へ移行する時にベース−コレクタ接合
に蓄積された電荷を寄生ＰＮＰトランジスタ６を使用し
て放電することができるからＮＰＮトラジスタのスイッ
チング特性は図４に示すように改善され、かつ、寄生Ｐ
ＮＰトランジスタ５のｈFEが低下しているからＮＰＮト
ラジスタのラッチアップ耐量は大となっている。
態からＯＦＦ状態へ移行する時にベース−コレクタ接合
に蓄積された電荷を寄生ＰＮＰトランジスタ６を使用し
て放電することができるからＮＰＮトラジスタのスイッ
チング特性は図４に示すように改善され、かつ、寄生Ｐ
ＮＰトランジスタ５のｈFEが低下しているからＮＰＮト
ラジスタのラッチアップ耐量は大となっている。
【００１３】
【発明の効果】以上説明したように本発明のバイポーラ
集積回路装置は、ラッチアップ対策用トランジスタのＰ
型のベース領域２とＮ+ 型の半導体拡散領域３との間に
これらの領域の電位よりも低い電位のＰ型の半導体拡散
領域４を設け、Ｐ型のベース領域２をエミッタ、Ｎ- 型
のエピタキシャル層をベース、Ｐ型の半導体拡散領域４
をコレクタとする寄生ＰＮＰトランジスタ６を形成した
ので、ＮＰＮトラジスタのベース−コレクタ接合に蓄積
された電荷を寄生ＰＮＰトランジスタ６によって放電す
ることができ、ラッチアップ耐量を低下させることなく
スイッチング特性を改善することができる。
集積回路装置は、ラッチアップ対策用トランジスタのＰ
型のベース領域２とＮ+ 型の半導体拡散領域３との間に
これらの領域の電位よりも低い電位のＰ型の半導体拡散
領域４を設け、Ｐ型のベース領域２をエミッタ、Ｎ- 型
のエピタキシャル層をベース、Ｐ型の半導体拡散領域４
をコレクタとする寄生ＰＮＰトランジスタ６を形成した
ので、ＮＰＮトラジスタのベース−コレクタ接合に蓄積
された電荷を寄生ＰＮＰトランジスタ６によって放電す
ることができ、ラッチアップ耐量を低下させることなく
スイッチング特性を改善することができる。
【図１】本発明の一実施例のＮＰＮトランジスタを示す
図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ部
における断面図である。
図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ部
における断面図である。
【図２】ラッチアップ対策を行なった従来のＮＰＮトラ
ンジスタを示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ部における断面図である。
ンジスタを示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ部における断面図である。
【図３】ラッチアップ対策が無い従来のＮＰＮトランジ
スタを示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）
のＣ−Ｃ部における断面図である。
スタを示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）
のＣ−Ｃ部における断面図である。
【図４】図１、図２および図３に示す各ＮＰＮトランジ
スタのスイッチング特性を比較して示した図である。
スタのスイッチング特性を比較して示した図である。
１ Ｎ+ 型のエミッタ領域 ２ Ｐ型のベース領域 ３ Ｎ+ 型の半導体拡散領域 ４ Ｐ型の半導体拡散領域 ５，１５ ラッチアップ耐量を増加させる寄生ＰＮＰ
トランジスタ ６ スイッチング特性を改善させる寄生ＰＮＰトラン
ジスタ ７ Ｎ- 型のエピタキシャル層 ８ Ｎ+ 型の半導体埋込み領域 ９ Ｐ型の半導体基体 １０ 半導体絶縁分離領域 １１ 絶縁膜 １２ コンタクト孔 １３ Ｎ型のコレクタコンタクト領域
トランジスタ ６ スイッチング特性を改善させる寄生ＰＮＰトラン
ジスタ ７ Ｎ- 型のエピタキシャル層 ８ Ｎ+ 型の半導体埋込み領域 ９ Ｐ型の半導体基体 １０ 半導体絶縁分離領域 １１ 絶縁膜 １２ コンタクト孔 １３ Ｎ型のコレクタコンタクト領域
Claims (1)
- 【請求項１】 Ｐ型の半導体基体の上に設けられた低不
純物濃度のＮ- 型のエピタキシャル層と、前記半導体基
体と前記エピタキシャル層との境界に設けられた高不純
物濃度のＮ+ 型の半導体埋込み領域と、前記半導体埋込
み領域上の前記エピタキシャル層に設けられたバイポー
ラトランジスタのＰ型のベース領域と、前記ベース領域
内に設けられた該バイポーラトランジスタのＮ+ 型のエ
ミッタ領域と、前記ベース領域の周囲を囲むように前記
エピタキシャル層に設けられた高不純物濃度のＮ+ 型の
半導体拡散領域とを有したバイポーラ集積回路装置にお
いて、前記Ｐ型のベース領域と前記Ｎ+ 型の半導体拡散
領域との間の前記Ｎ- 型のエピタキシャル層の部分に該
Ｐ型のベース領域および該Ｎ+ 型の半導体拡散領域のい
ずれの領域の電位よりも低い電位でバイアスされるＰ型
の半導体拡散領域を設けたことを特徴とするバイポーラ
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4067862A JP2833913B2 (ja) | 1992-03-26 | 1992-03-26 | バイポーラ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4067862A JP2833913B2 (ja) | 1992-03-26 | 1992-03-26 | バイポーラ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275631A true JPH05275631A (ja) | 1993-10-22 |
| JP2833913B2 JP2833913B2 (ja) | 1998-12-09 |
Family
ID=13357171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4067862A Expired - Fee Related JP2833913B2 (ja) | 1992-03-26 | 1992-03-26 | バイポーラ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833913B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734522B2 (en) | 2000-07-25 | 2004-05-11 | Sharp Kabushiki Kaisha | Transistor |
-
1992
- 1992-03-26 JP JP4067862A patent/JP2833913B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734522B2 (en) | 2000-07-25 | 2004-05-11 | Sharp Kabushiki Kaisha | Transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2833913B2 (ja) | 1998-12-09 |
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