JPS59163865A - ゲ−トタ−ンオフサイリスタ - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は補助トランジスタ内蔵型のゲートターンオフサ
イリスタに関する。
イリスタに関する。
補助トランジスタによって駆動されるＧ、Ｔ。
０（ゲートターンオフサイリスタ）に関しての提案は特
開昭５７−９７６７０号公報においてなされている。こ
の提案例を第１図に示す。図中１はＮ型ペース１−１２
はＰ型ベース層、３はＰ型エミッタ層、４Ｉは補助トラ
ンジスタ部５のＮ型エミツタ層、４２はＧ、Ｔ、０部６
のＮ型エミツタ層、７は補助トランジスタ部５のコレク
タコンタクト１−１８はＳ、Ｕ、Ｄ（スピードアップダ
イオード）で、第２図は゛第１図による電気回路である
。
開昭５７−９７６７０号公報においてなされている。こ
の提案例を第１図に示す。図中１はＮ型ペース１−１２
はＰ型ベース層、３はＰ型エミッタ層、４Ｉは補助トラ
ンジスタ部５のＮ型エミツタ層、４２はＧ、Ｔ、０部６
のＮ型エミツタ層、７は補助トランジスタ部５のコレク
タコンタクト１−１８はＳ、Ｕ、Ｄ（スピードアップダ
イオード）で、第２図は゛第１図による電気回路である
。
上記の補助トランジスタ５をドライバーとして用いた場
合の利点は次の通りである。即ちゲート電流を内部に構
成したトランジスタで増幅するため釦見かけ上ゲート感
度が上がり、ゲートオン電流■□ｔが減少する。またゲ
ートＧ８、カソード電極に間にＩＩＩＮバイアスを印加
してオン状態を維持した後、急激に：Ｇ、−に間に逆バ
イアスを加えると、Ｇ、Ｔ、ＯＯＰ型ベース２に蓄積さ
れ念過剰正孔はゲート電極に回って移動し、過剰電子ｄ
：Ｎ型エミッタを通りエミッタ電極へ、回って移ＩＩｔ
ｌｌする。このためオフゲート電流は、Ｐ型ベース１峠
２→ゲート電極Ｇ２→Ｓ、Ｕ、Ｄ ８→ゲート電極Ｇ、
ｌ →カソード電極に→Ｎ型エミッタ４．へと流れる。
合の利点は次の通りである。即ちゲート電流を内部に構
成したトランジスタで増幅するため釦見かけ上ゲート感
度が上がり、ゲートオン電流■□ｔが減少する。またゲ
ートＧ８、カソード電極に間にＩＩＩＮバイアスを印加
してオン状態を維持した後、急激に：Ｇ、−に間に逆バ
イアスを加えると、Ｇ、Ｔ、ＯＯＰ型ベース２に蓄積さ
れ念過剰正孔はゲート電極に回って移動し、過剰電子ｄ
：Ｎ型エミッタを通りエミッタ電極へ、回って移ＩＩｔ
ｌｌする。このためオフゲート電流は、Ｐ型ベース１峠
２→ゲート電極Ｇ２→Ｓ、Ｕ、Ｄ ８→ゲート電極Ｇ、
ｌ →カソード電極に→Ｎ型エミッタ４．へと流れる。
一方補助トランジスタ５は、Ｇｌか６オンゲート電流が
流入しなくなると、トランジスタの蓄積時間（ｔｓｔｇ
）と下降時間（ｔｆ）の和ｔ６Ｈ（−ｔｓｔｇ＋ｔｆ）
後にオフ状態となる。第１図に示した如くゲートＧ！に
負バイアス（ゲート電極ＧＩｙＧｆ間の逆バイアスはＳ
、Ｕ、Ｄの順方向′市圧降下ｖＦによって生じ一般には
０．７ Ｖ程度）が印加されるとｊｏｆｆけ更に短縮さ
れる。この時のトランジスタのターンオフ時間をｔ。ｆ
ｆＴｒと表わし、同一ドライブ条件でのＧ、Ｔ、０部分
のターンオフ時間をｔｏｆｆ Ｇ、Ｔ、Ｏと表わすと、
Ｇ、Ｔ、０部６においてはＰＮＰトランジスタのコレク
タ電流がＮＰＮ）ランジスタのベース電流となる帰還作
用があるため、補助トランジスタ５よりもターンオフが
おくれる。このことから ｔ ｏｆ ｆ （）、Ｔ、Ｏ＞ ｔ ｏｆｆ Ｔｒの関
係が成り立つ。いいかえると補助トランジスタ内蔵のＧ
、Ｔ、Ｏにおいては、主Ｇ、’ｒ、ｏのアノード電流が
減小し始める時点では、補助トランジスタは完全にオフ
状態となっているということである。このため補助サイ
リスタ（またはＧ、Ｔ、Ｏ）を内蔵したＧ、Ｔ、Ｏでみ
られるような補助サイリスタ（またはＧ、Ｔ、Ｏ）のタ
ーンオフ失敗に起因した素子破壊をなくすことが可能と
なる。
流入しなくなると、トランジスタの蓄積時間（ｔｓｔｇ
）と下降時間（ｔｆ）の和ｔ６Ｈ（−ｔｓｔｇ＋ｔｆ）
後にオフ状態となる。第１図に示した如くゲートＧ！に
負バイアス（ゲート電極ＧＩｙＧｆ間の逆バイアスはＳ
、Ｕ、Ｄの順方向′市圧降下ｖＦによって生じ一般には
０．７ Ｖ程度）が印加されるとｊｏｆｆけ更に短縮さ
れる。この時のトランジスタのターンオフ時間をｔ。ｆ
ｆＴｒと表わし、同一ドライブ条件でのＧ、Ｔ、０部分
のターンオフ時間をｔｏｆｆ Ｇ、Ｔ、Ｏと表わすと、
Ｇ、Ｔ、０部６においてはＰＮＰトランジスタのコレク
タ電流がＮＰＮ）ランジスタのベース電流となる帰還作
用があるため、補助トランジスタ５よりもターンオフが
おくれる。このことから ｔ ｏｆ ｆ （）、Ｔ、Ｏ＞ ｔ ｏｆｆ Ｔｒの関
係が成り立つ。いいかえると補助トランジスタ内蔵のＧ
、Ｔ、Ｏにおいては、主Ｇ、’ｒ、ｏのアノード電流が
減小し始める時点では、補助トランジスタは完全にオフ
状態となっているということである。このため補助サイ
リスタ（またはＧ、Ｔ、Ｏ）を内蔵したＧ、Ｔ、Ｏでみ
られるような補助サイリスタ（またはＧ、Ｔ、Ｏ）のタ
ーンオフ失敗に起因した素子破壊をなくすことが可能と
なる。
しかしながら第１図のものは、補助トランジスタのコレ
クタ層７はアノードＡ側からの不純物拡散により形成さ
れている。高耐圧ＧつＴ、０（順阻止電圧ＶＤＲＭ≧２
５００Ｖ）Ｔは、Ｎ型ベース層１の幅ＷＮＢ（ρＮＢ−
１，５０ΩｃＷＬ）は５１０μｍ程度必要である。一方
補助トランジスタの耐圧は、先に述べたようにターンオ
フ時補助トランジスタが完全にオフ状態にあることを考
慮すれば、ＶＯＢＱ≧２５００Ｖであればよいことが分
る。
クタ層７はアノードＡ側からの不純物拡散により形成さ
れている。高耐圧ＧつＴ、０（順阻止電圧ＶＤＲＭ≧２
５００Ｖ）Ｔは、Ｎ型ベース層１の幅ＷＮＢ（ρＮＢ−
１，５０ΩｃＷＬ）は５１０μｍ程度必要である。一方
補助トランジスタの耐圧は、先に述べたようにターンオ
フ時補助トランジスタが完全にオフ状態にあることを考
慮すれば、ＶＯＢＱ≧２５００Ｖであればよいことが分
る。
余裕をみてＶｏＢＯ−２８００Ｖに設定すると、ρＮＢ
−１５００ｃｍではトランジスタの高抵抗コレクタ層幅
はｗＯＮ″−−２００μｍあればよい。以上より、アノ
ード佃からのＮ拡散の深さは ＷｏＮ＋−ｗＮＢ＋ｗＰＥ−ｗｏＮ− −５１０μｍ＋７０μｍ−２００μｍ −３８０μｍ 必要となることがわかる。上記ＷｐＥはＰ型エミッタ幅
であり、Ｐ型ベースと同時の拡散により形成されること
が多い。上記ｗＯＮ＋を短縮することは可能で６るが、
このｗａＮ＋を短縮するとｗＯＮ−が増加し、次式によ
って補助トランジスタの輸送効率αＴが著しく低下し、
補助トランジスタの電流増幅率ｈオが急激に減少すると
いう欠点がある。
−１５００ｃｍではトランジスタの高抵抗コレクタ層幅
はｗＯＮ″−−２００μｍあればよい。以上より、アノ
ード佃からのＮ拡散の深さは ＷｏＮ＋−ｗＮＢ＋ｗＰＥ−ｗｏＮ− −５１０μｍ＋７０μｍ−２００μｍ −３８０μｍ 必要となることがわかる。上記ＷｐＥはＰ型エミッタ幅
であり、Ｐ型ベースと同時の拡散により形成されること
が多い。上記ｗＯＮ＋を短縮することは可能で６るが、
このｗａＮ＋を短縮するとｗＯＮ−が増加し、次式によ
って補助トランジスタの輸送効率αＴが著しく低下し、
補助トランジスタの電流増幅率ｈオが急激に減少すると
いう欠点がある。
ＷＢｅｆｆｅ −ｗＢ＋ｗ（、Ｎ−（１−寸）ただしγ
は補助トランジスタの注、メ効率、Ｗ ＩＩ ｅ ｆ
ｆ ｃはＰ型ベース層の実効幅、Ｌｎｌ″ｉ電子拡散長
、ＷＢはＰ型ベース幅、Ｊｃは補助トランジスタのコレ
クタ電流密度、ρＯＮ−はＮ型ベースの比抵抗である。
は補助トランジスタの注、メ効率、Ｗ ＩＩ ｅ ｆ
ｆ ｃはＰ型ベース層の実効幅、Ｌｎｌ″ｉ電子拡散長
、ＷＢはＰ型ベース幅、Ｊｃは補助トランジスタのコレ
クタ電流密度、ρＯＮ−はＮ型ベースの比抵抗である。
このことからＷｏＮ−はＢＶＯＢＯによって要請される
最小値にとることが理想的であることが分る。このため
には上述したように、アノードＡ側より３８０μｍのＮ
＋拡散を行なわなければならない。
最小値にとることが理想的であることが分る。このため
には上述したように、アノードＡ側より３８０μｍのＮ
＋拡散を行なわなければならない。
第３図に接合深さと熱拡散時間の関係を示した。この図
から分るように燐を不純物として１２５０℃で熱拡散を
行なうと、ＷａＮ＋−３８０μｍを得るにはｔ−９６０
時間−４０日が必要である。格子欠陥の発生によるライ
フタイムの低下及び製造コスト等を考慮すれば、このよ
うな高温、長時間にわたる拡散は実行困難である。
から分るように燐を不純物として１２５０℃で熱拡散を
行なうと、ＷａＮ＋−３８０μｍを得るにはｔ−９６０
時間−４０日が必要である。格子欠陥の発生によるライ
フタイムの低下及び製造コスト等を考慮すれば、このよ
うな高温、長時間にわたる拡散は実行困難である。
従って第１図の技術を用いたのでは、ＶＤＲＭ≧２５０
０Ｖの高耐圧の補助トランジスタ内蔵のＧ、Ｔ、Ｏを製
造することは困難であることが分る。
０Ｖの高耐圧の補助トランジスタ内蔵のＧ、Ｔ、Ｏを製
造することは困難であることが分る。
本発明は−ｔ： Ｆ実情に鑑みてなされたもので、最適
設ぼ十どうりの袖＆ ）ランジスタの高抵抗コレクタｔ
ｒｌＩ畠を簡ｉ１に得ることができ、またエッチオフに
よって生じた空隙（凹部）を良導電かつ良導熱性の材料
で埋めることＫより熱抵抗を低下させることができ、こ
のため補助トランジスタ部の電力ロス許容量が増大し、
小面積の補助トランジスタで大面積のＧ、Ｔ、Ｏを駆動
できるようにしたものである。
設ぼ十どうりの袖＆ ）ランジスタの高抵抗コレクタｔ
ｒｌＩ畠を簡ｉ１に得ることができ、またエッチオフに
よって生じた空隙（凹部）を良導電かつ良導熱性の材料
で埋めることＫより熱抵抗を低下させることができ、こ
のため補助トランジスタ部の電力ロス許容量が増大し、
小面積の補助トランジスタで大面積のＧ、Ｔ、Ｏを駆動
できるようにしたものである。
本発明は、トランジスタ駆動型高耐圧Ｇ、Ｔ。
０を製造するに当り、補助トランジスタのコレクタ部分
をアノード側からエツチングし、更に高抵抗コレクタ領
域の表面にオーミックコンタクトを得るために同導電型
高一度層を形成し、更に前記エッチオフされた領域の熱
抵抗を低下させかつ機械的強度を増すために凹部にシリ
コン等の良導電材料を埋め込み、ウェハと合金化等で取
看きせるようにしたものである。
をアノード側からエツチングし、更に高抵抗コレクタ領
域の表面にオーミックコンタクトを得るために同導電型
高一度層を形成し、更に前記エッチオフされた領域の熱
抵抗を低下させかつ機械的強度を増すために凹部にシリ
コン等の良導電材料を埋め込み、ウェハと合金化等で取
看きせるようにしたものである。
以下図面を参照して本発明の一実施例を説明する。まず
第４図（ａ）に示すように比抵抗ρ−１５０Ｑｃａ、
）−タル厚６２０μｍのシリコンウニへ（Ｎ型ベース
）２１にボロン或いはガリウムを拡散して、Ｐ型ベース
層２２、Ｐ型エミッタ層２３を同時形成する。ここで順
阻止電圧Ｖ ＤＲＭ≧２５００ Ｖ以上とするために、
ＷＮＢ≧４９０μｍ必要であり、Ｐ型ベース層２２のシ
ート抵抗ρ８ＰＢを低下させるためにＷＰＢ ”’＝
Ｗ ＰＥ −６５μｍとする。次に第４図（ｂ）に示す
ようにレジスト２４を保護膜として、アノード側中央部
を例えば３６０μｍの深さまでエッチオフし、凹部２５
を形成する。２６は８１０．膜である。次に、第４図（
Ｃ）に示す如くＰ型ベース２２表面より、Ｎ型エミッタ
或いはカソードとなるＮ 層２７をＷＮｇ；１５μｍ程
度の拡散で形成し、同時に補助トランジスタの高談度コ
レクタ層２８を形成する。この時Ｐ型エミッタ層２３側
の保護には８１０．膜２６を用いる。次に第４図（ｄ）
に示す如くＮ型エミツタ層２７を例えば２０μｍメサエ
ッチングすることＫより、エミツタ層２７ｔ ｔ２７、
を形成する。次に第４図（ｅｌに示す如くレジスト膜２
９を除去してから、アノード側にアルミニウム３０を５
μｍ程度蒸着し、四部２５の部分にはアルミニウムーシ
リコンホイル３１及び凹部２５の形状に合わせて加工し
た導電性物質３２（ここではシリコンベレット）をはめ
込み、タングステン板或いはモリブデン板３３とアロイ
加工する。ここで加熱時に溶融したアルミニウムが凹部
２５に流入するため、巣ははとんど形成されない。次に
第４図ｉｆ）に示す如く蒸着、パターニングにより、補
助トランジスタ３４のエミッタ層２７．とＧ、Ｔ、０Ｊ
５０Ｐ型ベース２２をゲート電極Ｇ、のアルミニウム配
線により短絡する。またベース電極Ｇ１１カソード電極
Ｋ及びゲート電極Ｇ、を形成するものである。
第４図（ａ）に示すように比抵抗ρ−１５０Ｑｃａ、
）−タル厚６２０μｍのシリコンウニへ（Ｎ型ベース
）２１にボロン或いはガリウムを拡散して、Ｐ型ベース
層２２、Ｐ型エミッタ層２３を同時形成する。ここで順
阻止電圧Ｖ ＤＲＭ≧２５００ Ｖ以上とするために、
ＷＮＢ≧４９０μｍ必要であり、Ｐ型ベース層２２のシ
ート抵抗ρ８ＰＢを低下させるためにＷＰＢ ”’＝
Ｗ ＰＥ −６５μｍとする。次に第４図（ｂ）に示す
ようにレジスト２４を保護膜として、アノード側中央部
を例えば３６０μｍの深さまでエッチオフし、凹部２５
を形成する。２６は８１０．膜である。次に、第４図（
Ｃ）に示す如くＰ型ベース２２表面より、Ｎ型エミッタ
或いはカソードとなるＮ 層２７をＷＮｇ；１５μｍ程
度の拡散で形成し、同時に補助トランジスタの高談度コ
レクタ層２８を形成する。この時Ｐ型エミッタ層２３側
の保護には８１０．膜２６を用いる。次に第４図（ｄ）
に示す如くＮ型エミツタ層２７を例えば２０μｍメサエ
ッチングすることＫより、エミツタ層２７ｔ ｔ２７、
を形成する。次に第４図（ｅｌに示す如くレジスト膜２
９を除去してから、アノード側にアルミニウム３０を５
μｍ程度蒸着し、四部２５の部分にはアルミニウムーシ
リコンホイル３１及び凹部２５の形状に合わせて加工し
た導電性物質３２（ここではシリコンベレット）をはめ
込み、タングステン板或いはモリブデン板３３とアロイ
加工する。ここで加熱時に溶融したアルミニウムが凹部
２５に流入するため、巣ははとんど形成されない。次に
第４図ｉｆ）に示す如く蒸着、パターニングにより、補
助トランジスタ３４のエミッタ層２７．とＧ、Ｔ、０Ｊ
５０Ｐ型ベース２２をゲート電極Ｇ、のアルミニウム配
線により短絡する。またベース電極Ｇ１１カソード電極
Ｋ及びゲート電極Ｇ、を形成するものである。
しかして従来技術により、補助トランジスタ内蔵型高耐
圧Ｇ、Ｔ、Ｏ（ＶＤＲＭ≧２５００Ｖ）Ｏ補助トランジ
スタ部分を最適設計どうりに形成するには、１２５０℃
×９６０時間の燐拡散をしなければならなかった。これ
は高温、長時間の熱処理によって欠陥が導入され、ライ
フタイムが低下すること、及び製造コストの上昇環を考
慮すればほとんど実親不可能なプロセスであると云って
よい。この技術的困蛙さを克服するために本発明では、
エツチングにより不必要なコレクタ層を取り除くには、
長くても１時間程度であり、１／９６０−１．０４Ｘ
１０””に短縮された。
圧Ｇ、Ｔ、Ｏ（ＶＤＲＭ≧２５００Ｖ）Ｏ補助トランジ
スタ部分を最適設計どうりに形成するには、１２５０℃
×９６０時間の燐拡散をしなければならなかった。これ
は高温、長時間の熱処理によって欠陥が導入され、ライ
フタイムが低下すること、及び製造コストの上昇環を考
慮すればほとんど実親不可能なプロセスであると云って
よい。この技術的困蛙さを克服するために本発明では、
エツチングにより不必要なコレクタ層を取り除くには、
長くても１時間程度であり、１／９６０−１．０４Ｘ
１０””に短縮された。
またエツチングにより熱工程が削除されたため、格子欠
陥の発生がなくてライフタイムが短縮されない。また補
助トランジスタのコレクタ部をエッチオフしたままアロ
イしたのでは、コレクタとＷ板３３間に空隙が生じて熱
抵抗が著しく上昇する。このためラッチング電流がＩＯ
Ａを上まわるにうな大面積Ｇ、Ｔ、Ｏをターンオンする
際には、補助トランジスタ自体の発熱により補助トラン
ジスタ部が破壊されるという現象が発生する。これを防
止するため、良導電かっ良導熱性材料をエッチオフ溝２
５ｔｌＣ合わせて加工したベレットをＮ型ベース部２１
にアロイし、そのベレット３２とＷ板３３とを再びアロ
イする構造をとっている。このように良導体により凹部
２５を叫めると、Ｗ ｉｅｄｅｍａｎｎ −Ｆ ｒａｎ
ｊの法則かられかるように （Ｋは熱伝導度、ｒは電気伝導度、Ｔは温度、ｋはボル
ツマン定数、ｔは電荷量）の関係で熱伝導度が上昇し、
熱抵抗が低下する。このため補助トランジスタ部のパワ
ーロス許Ｗ ）＋’ｔが増大し、小面積の補助トランジ
スタで大面積のＧ。
陥の発生がなくてライフタイムが短縮されない。また補
助トランジスタのコレクタ部をエッチオフしたままアロ
イしたのでは、コレクタとＷ板３３間に空隙が生じて熱
抵抗が著しく上昇する。このためラッチング電流がＩＯ
Ａを上まわるにうな大面積Ｇ、Ｔ、Ｏをターンオンする
際には、補助トランジスタ自体の発熱により補助トラン
ジスタ部が破壊されるという現象が発生する。これを防
止するため、良導電かっ良導熱性材料をエッチオフ溝２
５ｔｌＣ合わせて加工したベレットをＮ型ベース部２１
にアロイし、そのベレット３２とＷ板３３とを再びアロ
イする構造をとっている。このように良導体により凹部
２５を叫めると、Ｗ ｉｅｄｅｍａｎｎ −Ｆ ｒａｎ
ｊの法則かられかるように （Ｋは熱伝導度、ｒは電気伝導度、Ｔは温度、ｋはボル
ツマン定数、ｔは電荷量）の関係で熱伝導度が上昇し、
熱抵抗が低下する。このため補助トランジスタ部のパワ
ーロス許Ｗ ）＋’ｔが増大し、小面積の補助トランジ
スタで大面積のＧ。
Ｔ、Ｏをターンオンすることがｉ１能となる。また四部
２５にペレット３２をアロイすることにより強度が増加
し、オンゲート圧接或いはボンディングによるクラック
の発生を防ぐことができる。
２５にペレット３２をアロイすることにより強度が増加
し、オンゲート圧接或いはボンディングによるクラック
の発生を防ぐことができる。
以上説明した如く本発明によれば、補助トランジスタの
コレクタ部分を四部により形成し、ここに良導電かっ良
導熱性を有した材料を埋め込むようにしたため、最適設
計どうりの補助トランジスタの高抵抗コレクタ層幅を簡
単に得ることができ、また補助トランジスタ部の熱抵抗
を低下させることができてパワーロス許容量を増大でき
、小面積の補助トランジスタで大面積のＧ、Ｔ、０を駆
動できるなどの利点を有するものである。
コレクタ部分を四部により形成し、ここに良導電かっ良
導熱性を有した材料を埋め込むようにしたため、最適設
計どうりの補助トランジスタの高抵抗コレクタ層幅を簡
単に得ることができ、また補助トランジスタ部の熱抵抗
を低下させることができてパワーロス許容量を増大でき
、小面積の補助トランジスタで大面積のＧ、Ｔ、０を駆
動できるなどの利点を有するものである。
第１図は従来のＧ、Ｔ、Ｏの構成図、第２図は同構成の
等価回路図、第３図は同構成を得る際の説明に用いる特
性図、第４図ｆａｌないしくｆ）は本発明の一実施例を
得る工程説明図である。
等価回路図、第３図は同構成を得る際の説明に用いる特
性図、第４図ｆａｌないしくｆ）は本発明の一実施例を
得る工程説明図である。
Claims (2)
- （１）肩比抵抗の第１導電型を有する第１の半導体領域
と、この第１の半導体領域の一方の側に接して設けられ
た比較的低比抵抗の第２導電型を有する第２の半導体領
域と、上記第１の半導体領域の他方の側に接して設けら
れた比較的低比抵抗の第２導電型を有する第３の半導体
領域と、上記第２の半導体領域の表面部の一部に形成さ
れ低比抵抗の第１導電型を有する第４の半導体領域と、
上記第２の半導体領域の露出表面の一部にオーミック接
触する主ゲート電極と、上記第４の半導体領域と主ゲー
ト電極との間において上記第２の半導体領域の表面部の
一部に形成され低比抵抗の第１導電型を有する第５の半
導体領域と、この第５の半導体領域と該領域と上記第４
の半導体領域との間に露出する上記第２の半導体領域の
表面にわたってオーミック接触する補助ゲート電極と、
上記＠５０半導体領域に対間する位置において上記第３
の半導体領域の露出面から上記第１の半導体領域に達す
るように形成された凹部と、核間部内において上記第３
の半導体領域表面および上記第１の半導体領域表面に形
成された低比抵抗の第１導電型を有する第６の半導体領
域と、この凹部を坤めて一ヒ記第１の半導体領域から上
記第３の半導体領域の露出面に達する良導電かっ良導熱
性の第１の良導体領域と、上記第４の半導体領域にオー
ミック接触する第１の主電極と、上記第３の半導体領域
と第１の良導体領域とにオーミック接触する第２の主電
極とを具備し、上記第１ないし第４の半導体領域で構成
された主サイリスタ部、及び上記凹部、第１の良導体領
域、第１、第２、第５、第６の半導体領域で構成された
補助トランジスタ部を同一の半導体基体内に形成したこ
とを特徴とするゲートターンオフサイリスタ。 - （２）上記凹部はエツチングにより形成したものである
ことを特徴とする特許請求の範囲第１Ｊｊ［記載のゲー
トターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3793383A JPS59163865A (ja) | 1983-03-08 | 1983-03-08 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3793383A JPS59163865A (ja) | 1983-03-08 | 1983-03-08 | ゲ−トタ−ンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59163865A true JPS59163865A (ja) | 1984-09-14 |
Family
ID=12511354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3793383A Pending JPS59163865A (ja) | 1983-03-08 | 1983-03-08 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163865A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171272A (ja) * | 1987-12-25 | 1989-07-06 | Fuji Electric Co Ltd | ゲートターンオフサイリスタ |
| US5569952A (en) * | 1993-10-01 | 1996-10-29 | U.S. Philips Corporation | Semiconductor device with a semiconductor element provided in a mesa structure |
| WO2002069373A3 (en) * | 2001-02-23 | 2003-01-09 | Nitronex Corp | Gallium nitride material based semiconductor devices including thermally conductive regions |
| US10700023B2 (en) | 2016-05-18 | 2020-06-30 | Macom Technology Solutions Holdings, Inc. | High-power amplifier package |
| US11367674B2 (en) | 2016-08-10 | 2022-06-21 | Macom Technology Solutions Holdings, Inc. | High power transistors |
-
1983
- 1983-03-08 JP JP3793383A patent/JPS59163865A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171272A (ja) * | 1987-12-25 | 1989-07-06 | Fuji Electric Co Ltd | ゲートターンオフサイリスタ |
| US5569952A (en) * | 1993-10-01 | 1996-10-29 | U.S. Philips Corporation | Semiconductor device with a semiconductor element provided in a mesa structure |
| WO2002069373A3 (en) * | 2001-02-23 | 2003-01-09 | Nitronex Corp | Gallium nitride material based semiconductor devices including thermally conductive regions |
| US6956250B2 (en) | 2001-02-23 | 2005-10-18 | Nitronex Corporation | Gallium nitride materials including thermally conductive regions |
| US10700023B2 (en) | 2016-05-18 | 2020-06-30 | Macom Technology Solutions Holdings, Inc. | High-power amplifier package |
| US11367674B2 (en) | 2016-08-10 | 2022-06-21 | Macom Technology Solutions Holdings, Inc. | High power transistors |
| US11862536B2 (en) | 2016-08-10 | 2024-01-02 | Macom Technology Solutions Holdings, Inc. | High power transistors |
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