JPS6130754B2 - - Google Patents
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- JPS6130754B2 JPS6130754B2 JP54009566A JP956679A JPS6130754B2 JP S6130754 B2 JPS6130754 B2 JP S6130754B2 JP 54009566 A JP54009566 A JP 54009566A JP 956679 A JP956679 A JP 956679A JP S6130754 B2 JPS6130754 B2 JP S6130754B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42308—Gate electrodes for thyristors
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- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
本発明は半導体制御素子に関し、特に制御電極
部に低抵抗埋込層を形成した半導体制御素子に関
する。
部に低抵抗埋込層を形成した半導体制御素子に関
する。
第１図は低抵抗埋込層を形成した半導体制御素
子である従来のゲートターンオフサイリスタを示
すもので、１はP1層２、N1層３、P2層４および
N2層５からなるウエハーで、N2層５の露出表面
には金属層６が設けられてカソード電極Ｋが形成
されている。G1はP2層４上に金属層７ａを配設
して形成した第１のゲート電極、G2はP2層４内
に形成された低抵抗P2 +層の表面露出部９上に金
属層７ｂを設けて形成した第２のゲート電極であ
る。すなわち、P2層４内には低抵抗値のP2 +層が
埋設され、このP2 +層９はカソードN2層５に対向
するP2層４内に埋込まれた低抵抗埋込層１０を形
成する。また、P1層２の表面には金属層８が装着
されており、これによりアノード電極Ａが形成さ
れる。
子である従来のゲートターンオフサイリスタを示
すもので、１はP1層２、N1層３、P2層４および
N2層５からなるウエハーで、N2層５の露出表面
には金属層６が設けられてカソード電極Ｋが形成
されている。G1はP2層４上に金属層７ａを配設
して形成した第１のゲート電極、G2はP2層４内
に形成された低抵抗P2 +層の表面露出部９上に金
属層７ｂを設けて形成した第２のゲート電極であ
る。すなわち、P2層４内には低抵抗値のP2 +層が
埋設され、このP2 +層９はカソードN2層５に対向
するP2層４内に埋込まれた低抵抗埋込層１０を形
成する。また、P1層２の表面には金属層８が装着
されており、これによりアノード電極Ａが形成さ
れる。
上記構成のゲートターンオフサイリスタにおい
ては、抵抗埋込層の抵抗値は出来得る限り小さい
ことが望ましい。しかし、このような抵抗値が小
さいいわゆる低抵抗層を拡散で作る場合は、例え
ばボロンを拡散した場合の表面濃度は５×1020程
度であり、抵抗率を低減するのに限界がある。特
に、大電流用のゲートターンオフサイリスタで接
合直径が40（mm）程度以上になると、低抵抗埋込
層１０の長さ方向の寸法が大きくなり、かつこの
埋込層１０に流す電流も大きくなる。埋込構造の
特長はカソードN2層の表面形状が複雑になら
ず、従つて信頼性が高いことや、ゲートとカソー
ド間の耐電圧を高くできると共に、素子面積に対
して負荷電流を通流できる実動カソード面積を大
きくすることができる等の利点がある。しかし、
大電流用素子に本構造をそのまま採用したので
は、上述した如く埋込部の外部電極までの経路が
長くなり、このため抵抗値が小さくできないか、
あるいは抵抗値を小さくしようとすると埋込部１
０の断面積、実際にはN2層に対向する埋込層の
面積を大きくして抵抗値を小さくしなければなら
ず、この部分はゲートターンオフサイリスタに流
れる電流を通さないのでこの結果負荷電流を流す
領域は実質的に狭くなり、面積利用率が悪くなる
等の問題がある。
ては、抵抗埋込層の抵抗値は出来得る限り小さい
ことが望ましい。しかし、このような抵抗値が小
さいいわゆる低抵抗層を拡散で作る場合は、例え
ばボロンを拡散した場合の表面濃度は５×1020程
度であり、抵抗率を低減するのに限界がある。特
に、大電流用のゲートターンオフサイリスタで接
合直径が40（mm）程度以上になると、低抵抗埋込
層１０の長さ方向の寸法が大きくなり、かつこの
埋込層１０に流す電流も大きくなる。埋込構造の
特長はカソードN2層の表面形状が複雑になら
ず、従つて信頼性が高いことや、ゲートとカソー
ド間の耐電圧を高くできると共に、素子面積に対
して負荷電流を通流できる実動カソード面積を大
きくすることができる等の利点がある。しかし、
大電流用素子に本構造をそのまま採用したので
は、上述した如く埋込部の外部電極までの経路が
長くなり、このため抵抗値が小さくできないか、
あるいは抵抗値を小さくしようとすると埋込部１
０の断面積、実際にはN2層に対向する埋込層の
面積を大きくして抵抗値を小さくしなければなら
ず、この部分はゲートターンオフサイリスタに流
れる電流を通さないのでこの結果負荷電流を流す
領域は実質的に狭くなり、面積利用率が悪くなる
等の問題がある。
本発明は上述の点に鑑みてなされたものでその
目的とするところは、低抵抗埋込層を制御電極と
する半導体素子において、前記低抵抗層の抵抗値
を増加させることなく大電流制御用に適した高性
能な半導体制御素子を提供せんとするものであ
る。
目的とするところは、低抵抗埋込層を制御電極と
する半導体素子において、前記低抵抗層の抵抗値
を増加させることなく大電流制御用に適した高性
能な半導体制御素子を提供せんとするものであ
る。
以下に本発明の一実施例に係る半導体制御素子
についてゲートターンオフサイリスタを例にとつ
て説明する。
についてゲートターンオフサイリスタを例にとつ
て説明する。
第２図および第３図はこの実施例によるゲート
ターンオフサイリスタを示すものであり、第３図
は第２図のAA′による断面構成を説明するための
ものである。これらの図において、円板状の素子
１は、Ｎ形シリコンにカリウム等の周期律表３族
の元素を熱拡散してＰ形層のP1層２及びP2層４及
びN1層３を形成する。次にP1、P2層表面に酸化
膜を形成した後、P2層４の表面の酸化膜を、低抵
抗埋込層のパターンに合せて部分的に除去し、こ
の表面にＰ形不純物である例えばポロンを高濃度
に選択拡散する。このパターンは第２図に示した
如く周辺部に幅広の低抵抗P2 +層９と、それから
中央部にのびた同様幅広のP2 +層９ａ、及び、こ
のP2 +層９ａを連結するように幅狭のP2 +層１０で
ある。このパターンにボロンを拡散した後、これ
らを含むP2層４の全表面にエピタキシヤル成長法
を用いて同じＰ形シリコン単結晶層１１を所定の
厚さに形成する。この、エピタキシヤル成長層１
１は10〜20Ω−cmと比較的高抵抗層P2 -とする。
ターンオフサイリスタを示すものであり、第３図
は第２図のAA′による断面構成を説明するための
ものである。これらの図において、円板状の素子
１は、Ｎ形シリコンにカリウム等の周期律表３族
の元素を熱拡散してＰ形層のP1層２及びP2層４及
びN1層３を形成する。次にP1、P2層表面に酸化
膜を形成した後、P2層４の表面の酸化膜を、低抵
抗埋込層のパターンに合せて部分的に除去し、こ
の表面にＰ形不純物である例えばポロンを高濃度
に選択拡散する。このパターンは第２図に示した
如く周辺部に幅広の低抵抗P2 +層９と、それから
中央部にのびた同様幅広のP2 +層９ａ、及び、こ
のP2 +層９ａを連結するように幅狭のP2 +層１０で
ある。このパターンにボロンを拡散した後、これ
らを含むP2層４の全表面にエピタキシヤル成長法
を用いて同じＰ形シリコン単結晶層１１を所定の
厚さに形成する。この、エピタキシヤル成長層１
１は10〜20Ω−cmと比較的高抵抗層P2 -とする。
次に同様の選択拡散法により、P2 -層１１の表
面にＮ形不純物層となる４族元素、例えばリンを
拡散してN2層５を形成する。更にエピタキシヤ
ル成長層１１によつて埋込まれた低抵抗P2 +層の
幅広部分９及び９ａ部の抵抗を更に下げ、かつ周
辺部９から電極G2をとり出すために、この幅広
部上部をおおつているP2 -層１１を選択的にエツ
チング除去する。この選択エツチングは通常用い
られているエツチング保護膜を表面に塗布し、塗
布しない部分のみを硝酸、弗酸の混合液によつて
P2 +層が露出する深さまでエツチングする。この
結果周辺部にリング状の溝１２と、これから内部
に突出した溝１３が形成される。
面にＮ形不純物層となる４族元素、例えばリンを
拡散してN2層５を形成する。更にエピタキシヤ
ル成長層１１によつて埋込まれた低抵抗P2 +層の
幅広部分９及び９ａ部の抵抗を更に下げ、かつ周
辺部９から電極G2をとり出すために、この幅広
部上部をおおつているP2 -層１１を選択的にエツ
チング除去する。この選択エツチングは通常用い
られているエツチング保護膜を表面に塗布し、塗
布しない部分のみを硝酸、弗酸の混合液によつて
P2 +層が露出する深さまでエツチングする。この
結果周辺部にリング状の溝１２と、これから内部
に突出した溝１３が形成される。
次にP2 +層９及び９ａと、P2 -層１１の表面（こ
れはゲート電極G1となる）及びカソードN2層の
夫々の表面にエーミツク接触する電極としてアル
ミニウムを接着する。この接着方法は、通常アル
ミニウムを、上記各表面を含む全面に蒸着し、続
いて不必要部分をエツチング除去した後更に接着
を確実にするため、400〜500℃の温度でシンター
する。尚、この時点でアノード側P1層２の表面に
も電極８を接着する。この結果カソードN2層５
の表面に電極６が、P2 +層９の表面に電極７が、
これに接続したP2 +層９ａの表面に電極７ａが、
更にP2 -層１１の表面にゲート電極８が構成され
る。
れはゲート電極G1となる）及びカソードN2層の
夫々の表面にエーミツク接触する電極としてアル
ミニウムを接着する。この接着方法は、通常アル
ミニウムを、上記各表面を含む全面に蒸着し、続
いて不必要部分をエツチング除去した後更に接着
を確実にするため、400〜500℃の温度でシンター
する。尚、この時点でアノード側P1層２の表面に
も電極８を接着する。この結果カソードN2層５
の表面に電極６が、P2 +層９の表面に電極７が、
これに接続したP2 +層９ａの表面に電極７ａが、
更にP2 -層１１の表面にゲート電極８が構成され
る。
カソードN2層５上のアルミ電極６には、大電
流を流すために外部電極１５が熔着又は圧接され
るが、この電極１５とP2 +層９ａの電極７ａとは
電気的に絶縁するために、堀込１３がされている
が、この部分の空間には別の絶縁材（図示せず）
を入れる方法もある。
流を流すために外部電極１５が熔着又は圧接され
るが、この電極１５とP2 +層９ａの電極７ａとは
電気的に絶縁するために、堀込１３がされている
が、この部分の空間には別の絶縁材（図示せず）
を入れる方法もある。
本構造によるターンオフサイリスタは、気密保
護するために封入ケース中に封入されるが、この
結果、外部端子としては電極８に接続する陽極
Ａ、カソードN2層５に接続する陰極Ｋ、ゲート
電極Ｇ及び低抵抗P2 +層に接続した電極G2の４端
子構造となる。上記構成によるゲートターンオフ
サイリスタの動作を説明する。第３図において陽
極Ａ、陰極Ｋ間に、陽極側を正とする電圧を即か
した状態で、ゲート電極G1から陰極Ｋ方向にゲ
ート電流を流すと、P1N1P2N2から構成されるサ
イリスタは点弧し、阻止状態から導通状態に移行
し負荷に電流を流す。
護するために封入ケース中に封入されるが、この
結果、外部端子としては電極８に接続する陽極
Ａ、カソードN2層５に接続する陰極Ｋ、ゲート
電極Ｇ及び低抵抗P2 +層に接続した電極G2の４端
子構造となる。上記構成によるゲートターンオフ
サイリスタの動作を説明する。第３図において陽
極Ａ、陰極Ｋ間に、陽極側を正とする電圧を即か
した状態で、ゲート電極G1から陰極Ｋ方向にゲ
ート電流を流すと、P1N1P2N2から構成されるサ
イリスタは点弧し、阻止状態から導通状態に移行
し負荷に電流を流す。
次にこの負荷電流はゲート電流G1に流してい
たゲート電流をオフした後陰極Ｋから第２のゲー
ト電極G2の方向に電流を流し、N2P2 -接合を逆バ
イアスすることによつてシヤ断され、ターンオフ
サイリスタは阻止状態に移行する。
たゲート電流をオフした後陰極Ｋから第２のゲー
ト電極G2の方向に電流を流し、N2P2 -接合を逆バ
イアスすることによつてシヤ断され、ターンオフ
サイリスタは阻止状態に移行する。
N2P2 -接合の逆バイアスにより、過渡的に大き
な電流がG2電極にひき出されるが、この電流値
は通常ターンオフ利得Ｇと呼ばれる値で表示され
る。即ちＧ≡ＩATC／ＩGRでここにＩATCはオフす
べき負荷電流、ＩGRはゲートに逆電流である。
な電流がG2電極にひき出されるが、この電流値
は通常ターンオフ利得Ｇと呼ばれる値で表示され
る。即ちＧ≡ＩATC／ＩGRでここにＩATCはオフす
べき負荷電流、ＩGRはゲートに逆電流である。
通常、順方向阻止電圧が1000〜1500Vの素子で
は上記ターンオフ利得は５近辺であり、従つて、
1000Aの電流をオフするには約200Aの電流を流
す必要がある。上記1000Aの電流を流すには素子
１の直径は約40mmが必要である。
は上記ターンオフ利得は５近辺であり、従つて、
1000Aの電流をオフするには約200Aの電流を流
す必要がある。上記1000Aの電流を流すには素子
１の直径は約40mmが必要である。
低抵抗埋込層P2 +１０の抵抗値は不純物拡散量
できまり、ボロンを使つた場合の不純物量は大体
５×1020個／cm3が限界である。従つて抵抗を下げ
るには埋込層の深さ及び幅を大きくする必要があ
るが、深さを大きくすると必然的にN2層とN1層
にはさまれP2層４の幅を大きくしなければなら
ず、これはターンオフ利得Ｇを小さくするので好
ましくない。又幅を広くする事は前述した如く導
通面積が低下する問題がある。本構成に従えば、
部分的に電流を集束する幅広の主幹部低抵抗層９
ａが設けられ、更にこの表面には金属（アルミ）
７ａが接着されているので、この部分の抵抗は殆
んど無視できる。従つて問題となる抵抗値は埋込
部１０から主幹部９ａまでの抵抗を考えればよい
事がわかる。即ち、前述した大直径シリコンウエ
ハーの場合でも、実質カソード面積を低減する事
なく構成できる。
できまり、ボロンを使つた場合の不純物量は大体
５×1020個／cm3が限界である。従つて抵抗を下げ
るには埋込層の深さ及び幅を大きくする必要があ
るが、深さを大きくすると必然的にN2層とN1層
にはさまれP2層４の幅を大きくしなければなら
ず、これはターンオフ利得Ｇを小さくするので好
ましくない。又幅を広くする事は前述した如く導
通面積が低下する問題がある。本構成に従えば、
部分的に電流を集束する幅広の主幹部低抵抗層９
ａが設けられ、更にこの表面には金属（アルミ）
７ａが接着されているので、この部分の抵抗は殆
んど無視できる。従つて問題となる抵抗値は埋込
部１０から主幹部９ａまでの抵抗を考えればよい
事がわかる。即ち、前述した大直径シリコンウエ
ハーの場合でも、実質カソード面積を低減する事
なく構成できる。
本構造によらず、埋込層のみで構成したときの
シリコンウエハー面積に対するカソードN2層の
実質面積（電流を導通する面積）は30％であるの
に対し、同じ定格容量に対して本案を採用した場
合には45％と大幅に増加する。
シリコンウエハー面積に対するカソードN2層の
実質面積（電流を導通する面積）は30％であるの
に対し、同じ定格容量に対して本案を採用した場
合には45％と大幅に増加する。
上述した実施例に係るゲートターンオフサイリ
スタによれば、低抵抗層の主幹部であるP2 +層９
ａに金属層７ａを接着したから、カソードの有効
利用率を低下させるなく性能の向上が図れる。ま
た、N2層５の堀込部１３よる分割部、特にN2層
の周辺部も大幅に増大することがないので、ゲー
トとカソード間の耐電圧が劣化することもない。
さらに、埋込層部上面は全面がカソードであるの
で、第３図に示すようにカソードアルミ面と上部
熱補償体１５との圧接強度も大きくでき、この結
果素子の熱抵抗が小さくなる。
スタによれば、低抵抗層の主幹部であるP2 +層９
ａに金属層７ａを接着したから、カソードの有効
利用率を低下させるなく性能の向上が図れる。ま
た、N2層５の堀込部１３よる分割部、特にN2層
の周辺部も大幅に増大することがないので、ゲー
トとカソード間の耐電圧が劣化することもない。
さらに、埋込層部上面は全面がカソードであるの
で、第３図に示すようにカソードアルミ面と上部
熱補償体１５との圧接強度も大きくでき、この結
果素子の熱抵抗が小さくなる。
なお、本発明においては、低抵抗埋込層のパタ
ーンは、第２図のものに限定するものではなく、
インボリユート形、スノウパター等の変形が考え
られるとともに、上記実施例で示したゲートター
ンオフサイリスタのみに限定されるものではな
く、他の素子たとえば通常のサイリスタ、電力用
トランジスタおよび電界効果トランジスタ等にも
本発明を適用可能である。
ーンは、第２図のものに限定するものではなく、
インボリユート形、スノウパター等の変形が考え
られるとともに、上記実施例で示したゲートター
ンオフサイリスタのみに限定されるものではな
く、他の素子たとえば通常のサイリスタ、電力用
トランジスタおよび電界効果トランジスタ等にも
本発明を適用可能である。
以上説明したように本発明は、接合部を形成す
る１つの層中にこれと同極性又は反対極性の低抵
抗埋込層を形成し、この埋込層の表面に別の金属
層を接着した部分を主幹部とし、この主幹部より
枝状に他の低抵抗埋込層を分設して制御極として
用いるようにしたから、面積利用率を損うことな
く抵抗率が低減され、高性能にして大電流用とし
て最適な半導体制御素子を得ることができる効果
がある。
る１つの層中にこれと同極性又は反対極性の低抵
抗埋込層を形成し、この埋込層の表面に別の金属
層を接着した部分を主幹部とし、この主幹部より
枝状に他の低抵抗埋込層を分設して制御極として
用いるようにしたから、面積利用率を損うことな
く抵抗率が低減され、高性能にして大電流用とし
て最適な半導体制御素子を得ることができる効果
がある。
第１図は従来のゲートターンオフサイリスタの
一部分を示す縦断正面図、第２図は本発明の一実
施例によるゲートターンオフサイリスタの平面
図、第３図は第２図におけるＡ−A′線断面図で
ある。 １……ウエハー、２……P1層、３……N1層、
４……P2層、５……N2層、６，７，７ａ，８…
…金属層、９，９ａ……低抵抗層、１０……低抵
抗埋込層、１１……P2 -層、１２，１３……堀込
層、G1……第１のゲート電極、G2……第２のゲ
ート電極、Ｋ……カソード電極、Ａ……アノード
電極。
一部分を示す縦断正面図、第２図は本発明の一実
施例によるゲートターンオフサイリスタの平面
図、第３図は第２図におけるＡ−A′線断面図で
ある。 １……ウエハー、２……P1層、３……N1層、
４……P2層、５……N2層、６，７，７ａ，８…
…金属層、９，９ａ……低抵抗層、１０……低抵
抗埋込層、１１……P2 -層、１２，１３……堀込
層、G1……第１のゲート電極、G2……第２のゲ
ート電極、Ｋ……カソード電極、Ａ……アノード
電極。
Claims (1)
- １ 接合を形成する１つの層中に、この層と同極
性又は反対極性の低抵抗埋込層を形成し、この低
抵抗埋込層を制御極としてとして用いる半導体素
子において、前記低抵抗埋込層が表面に金属層を
接着した低抵抗層とこの低抵抗層から枝状に分岐
する低抵抗層とにより構成したことを特徴とする
半導体制御素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP956679A JPS55102267A (en) | 1979-01-29 | 1979-01-29 | Semiconductor control element |
| SE8000017A SE445084B (sv) | 1979-01-29 | 1980-01-02 | Styrelektrodreglerad halvledaranordning |
| US06/109,677 US4291325A (en) | 1979-01-29 | 1980-01-04 | Dual gate controlled thyristor with highly doped cathode base grid covered with high resistivity base layer |
| GB8000744A GB2040567B (en) | 1979-01-29 | 1980-01-09 | Gate controlled semiconductor device |
| DE3002897A DE3002897C2 (de) | 1979-01-29 | 1980-01-28 | Thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP956679A JPS55102267A (en) | 1979-01-29 | 1979-01-29 | Semiconductor control element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55102267A JPS55102267A (en) | 1980-08-05 |
| JPS6130754B2 true JPS6130754B2 (ja) | 1986-07-15 |
Family
ID=11723836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP956679A Granted JPS55102267A (en) | 1979-01-29 | 1979-01-29 | Semiconductor control element |
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| JP (1) | JPS55102267A (ja) |
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| GB (1) | GB2040567B (ja) |
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| CN104600101A (zh) * | 2015-02-03 | 2015-05-06 | 清华大学 | 一种集成门极换流晶闸管芯片的双门极接触环阴极面结构 |
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-
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