JP2017120823A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の誤動作を抑制することによって、半導体装置の信頼性を向上する。
【解決手段】一実施の形態における半導体装置は、それぞれ閉じたパターンから構成された複数の素子分離部（ＩＵ１、ＩＵ２）のそれぞれに内包された複数のアクティブバリア部（ＡＢＵ１、ＡＢＵ２）のそれぞれを備える。すなわち、複数のアクティブバリア部（ＡＢＵ１、ＡＢＵ２）のそれぞれは、互いに電気的に分離されている。
【選択図】図４

Description

本発明は、半導体装置に関し、例えば、出力素子からの電荷の注入を抑制するアクティブバリア部が形成された半導体装置に適用して有効な技術に関する。
特開２００９−１７７０８７号公報（特許文献１）には、出力トランジスタの形成領域から他の素子の形成領域への電子の移動を抑制する機能を有するアクティブバリア構造が形成された半導体装置に関する技術が記載されている。
特開２００９−１７７０８７号公報
例えば、自動車やモータ駆動やオーディオアンプなどに使用される半導体装置において、半導体装置に含まれる出力素子（パワートランジスタ）がインダクタンスを含む負荷に接続される場合、インダクタンスに起因する逆起電力によって、出力素子のドレインが負電位となることがある。この場合、ｐ型の半導体基板とｎ型半導体領域であるドレイン領域との境界に形成されるｐｎ接合が順バイアスされ、この結果、ドレイン領域から半導体基板へ電子が注入される。そして、半導体基板に注入された電子が、半導体基板を介して、その他の回路を構成する素子内に移動することによって、その他の回路を構成する素子が誤動作するおそれがある。
この対策として、例えば、特許文献１の図２に示すように、誤動作の抑制の必要な回路を取り囲むようにアクティブバリア部を形成する技術がある。アクティブバリア部は、半導体基板上に形成されたｐ型半導体層とｎ型半導体層とを有し、ｐ型半導体層とｎ型半導体層とを配線などの導体パターンで電気的に接続した構造をしている。
このアクティブバリア部に関して、本発明者が検討したところ、従来構造のアクティブバリア部の構成では、出力素子からその他の回路を構成する素子内への電子の注入を充分に抑制する観点から改善の検討が必要であることを新たに見出した。特に、電子の注入源となる複数の出力素子が回路に対して近接して存在し、かつ、複数の出力素子からの回路への電子の注入量が異なる場合、条件によって、従来構造のアクティブバリア部では、かえって、回路への電子の注入量が増加してしまうという現象を本発明者は新たに見出したのである。したがって、本発明者の検討によると、従来構造のアクティブバリア部には、回路への電子の注入を抑制する観点から改善の検討を行なう必要がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置は、それぞれ閉じたパターンから構成された複数の素子分離部のそれぞれに内包された複数のバリア部のそれぞれを備える。
一実施の形態によれば、半導体装置の誤動作を抑制することができ、これによって、半導体装置の信頼性を向上することができる。
実施の形態１における出力部の構成例を示す回路図である。 実施の形態１における半導体チップのデバイス構造を示す断面図である。 関連技術における半導体チップの平面レイアウトを示す模式的な平面図である。 実施の形態１における半導体チップの平面レイアウトを模式的に示す平面図である。 シミュレーション結果を示すグラフである。 実施の形態１における半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 実施の形態１の変形例における半導体チップの平面レイアウトを模式的に示す平面図である。 実施の形態２における基本思想を具現化した構成例を模式的に示す図である。 第１アクティブバリア部の配線の電位が「−０．７Ｖ」よりも大きく、かつ、第２アクティブバリア部の配線の電位が「−０．７Ｖ」よりも大きい場合を示す図である。 第１アクティブバリア部の配線の電位が「−０．７Ｖ」よりも小さく、かつ、第２アクティブバリア部の配線の電位が「−０．７Ｖ」よりも大きい場合を示す図である。 図１１に示す構成例を１つの半導体チップで実現するデバイス構造の一例を示す断面図である。 実施の形態２の半導体装置の製造工程において、実施の形態１における半導体装置の製造工程を説明する図７に対応する図である。 実施の形態２の半導体装置の製造工程において、実施の形態１における半導体装置の製造工程を説明する図８に対応する図である。 実施の形態２の半導体装置の製造工程において、実施の形態１における半導体装置の製造工程を説明する図２に対応する図である。 半導体チップの外部にオン／オフ制御部を設ける構成を模式的に示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
＜出力部の構成例＞
図１は、本実施の形態１における出力部の構成例を示す回路図である。図１に示すように、本実施の形態１における出力部は、電源電位が印加される電源線ＶＨと、基準電位であるグランド電位（ＧＮＤ電位）が印加されるグランド線ＶＬとの間に直列接続されたパワートランジスタＱＨとパワートランジスタＱＬとから構成されている。このとき、電源線ＶＨ側に接続されたパワートランジスタＱＨは、ハイサイド素子と呼ばれる一方、グランド線ＶＬ側に接続されたパワートランジスタＱＬは、ローサイド素子と呼ばれる。
本明細書において、「パワートランジスタ」とは、複数の単位トランジスタ（セルトランジスタ）を並列接続することによって（例えば、数千個から数十万個の単位トランジスタを並列接続する）、単位トランジスタの許容電流よりも大きな電流においても、単位トランジスタの機能を実現する単位トランジスタの集合体を意味する。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流よりも大きな電流にも適用可能なスイッチング素子となる。
本実施の形態１において、パワートランジスタＱＨとパワートランジスタＱＬのそれぞれは、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成されていることを想定している。この場合、パワートランジスタＱＨには、ソースとドレインとの間に寄生的にボディダイオードＢＤ１が形成され、かつ、パワートランジスタＱＬにも、ソースとドレインとの間に寄生的にボディダイオードＢＤ２が形成されることになる。また、本実施の形態１においては、後述する図２で説明するデバイス構造上、パワートランジスタＱＨには、パワートランジスタＱＨのドレインとグランドとの間に寄生的にダイオードＤ１が形成され、かつ、パワートランジスタＱＬには、パワートランジスタＱＬのドレインとグランドとの間に寄生的にダイオードＤ２が形成される。
そして、本実施の形態１における出力部では、パワートランジスタＱＨのソースとパワートランジスタＱＬのドレインとが接続される接続ノードＮＡにインダクタンスＬを含む負荷が電気的に接続される。例えば、インダクタンスを含む負荷としては、モータを挙げることができる。すなわち、本実施の形態１における出力部は、インダクタンスＬを含む負荷と電気的に接続可能なように構成されており、インダクタンスＬを含む負荷を駆動するよう構成されている。
具体的に、本実施の形態１における出力部は、パワートランジスタＱＨおよびパワートランジスタＱＬをスイッチング素子として機能させることにより、負荷を駆動制御する。例えば、本実施の形態１における出力部は、パワートランジスタＱＨのゲート電極に印加するゲート電圧を制御することにより、パワートランジスタＱＨのドレインとソースとの間に流れる電流のオン／オフを制御する。同様に、本実施の形態１における出力部は、パワートランジスタＱＬのゲート電極に印加するゲート電圧を制御することにより、パワートランジスタＱＬのドレインとソースとの間に流れる電流のオン／オフを制御する。詳細に言えば、本実施の形態１における出力部は、パワートランジスタＱＨをオンしている際には、パワートランジスタＱＬをオフする一方、パワートランジスタＱＬをオンしている際には、パワートランジスタＱＨをオフするように制御する。この結果、例えば、インダクタンスＬを含む負荷に流れる電流の向きを制御することができ、これによって、負荷を駆動することができる。例えば、パワートランジスタＱＨをオンして、パワートランジスタＱＬをオフする場合には、電源線ＶＨ→パワートランジスタＱＨ→インダクタンスＬ（負荷）の経路で電流が流れる。一方、パワートランジスタＱＬをオンして、パワートランジスタＱＨをオフする場合には、インダクタンスＬ（負荷）→パワートランジスタＱＬ→グランド線ＶＬの経路で電流が流れる。これにより、インダクタンスＬ（負荷）を流れる電流の向きを制御することができる結果、負荷（モータ等）を駆動することができる。
ここで、本実施の形態１における出力部においては、パワートランジスタＱＨのオン／オフと、パワートランジスタＱＬのオン／オフが交互に切り替えられる。ところが、実際には、オン／オフのタイミングを調整することは難しく、タイミングずれが発生する。したがって、オン／オフのタイミングずれによって、パワートランジスタＱＨとパワートランジスタＱＬとの両方が同時にオンすることがある。この場合、電源線ＶＨとグランド線ＶＬとが短絡してしまう結果、電源線ＶＨとグランド線ＶＬとの間に貫通電流（大電流）が流れてしまい、素子の熱破壊が生じる可能性がある。このことから、本実施の形態１における出力部では、パワートランジスタＱＨのオン／オフと、パワートランジスタＱＬのオン／オフとを交互に切り替える際、パワートランジスタＱＨとトランジスタＱＬの両方を同時にオフするデッドタイムを設けることが行なわれる。この場合、両方のパワートランジスタＱＨおよびパワートランジスタＱＬが同時にオンすることを防止できる結果、電源線ＶＨとグランド線ＶＬとの間に貫通電流が流れることを防止できる。
ただし、本実施の形態１における出力部の構成では、貫通電流を防止するために設けられるデッドタイムの存在によって、改善すべき事項が発生する。
例えば、図１において、パワートランジスタＱＨをオンし、かつ、パワートランジスタＱＬをオフすると、図１の点線矢印（１）に示すように、電源線ＶＨ→パワートランジスタＱＨ→インダクタンスＬ（負荷）の経路で電流が流れる。続いて、パワートランジスタＱＨのオン／オフと、パワートランジスタＱＬのオン／オフとを切り替える際、パワートランジスタＱＨとトランジスタＱＬとの両方が同時にオンすることを防止するため、パワートランジスタＱＨをオフし、かつ、パワートランジスタＱＬをオフする（デッドタイム）。この場合、図１の点線矢印（１）に示す電流は遮断される。このことは、インダクタンスＬに流れる電流が減少することを意味する。インダクタンスＬには、インダクタンスＬに流れる電流が減少すると、減少を抑制して、流れる電流を増加させようとする機能があることから、デッドタイムにおいては、図１の点線矢印（２）に示すように、グランド線ＶＬ→（ボディダイオードＢＤ２＋ダイオードＤ２）→インダクタンスＬ（負荷）の経路で電流が流れる。このことは、ローサイド素子であるパワートランジスタＱＬのドレイン（接続ノードＮＡ）の電位がパワートランジスタＱＬのソース（グランド線ＶＬ）の電位よりも低くなることを意味する。すなわち、デッドタイムにおいて、ローサイド素子であるパワートランジスタＱＬのドレインは負電位となる。この結果、後述するメカニズムによって、本実施の形態１における半導体装置に誤動作が発生しやすくなる。つまり、本実施の形態１における半導体装置は、半導体チップ内に出力部だけでなく、その他の集積回路からなる回路部も形成されていることを前提構成としている。そして、この前提構成においては、パワートランジスタＱＬのドレインが負電位となることに起因して、パワートランジスタＱＬからその他の回路部に電子が注入されやすくなり、この意図しない電子の注入によって回路部が誤動作を引き起こすおそれが高まるのである。このメカニズムについては、まず、図２を使用して、本実施の形態１における半導体チップのデバイス構造を説明した後、この図２に示すデバイス構造に基づいて説明することにする。
＜半導体チップのデバイス構造（断面構造）＞
図２は、本実施の形態１における半導体チップＣＨＰ１のデバイス構造を示す断面図である。図２において、半導体チップＣＨＰ１は、中央部に回路部形成領域ＣＲを有し、この回路部形成領域ＣＲを挟む外側にアクティブバリア領域ＡＢＲ１とアクティブバリア領域ＡＢＲ２とを有している。そして、半導体チップＣＨＰ１は、スペース領域Ｒ１を介したアクティブ領域ＡＢＲ１の外側に出力部形成領域ＯＴＲ１を有するとともに、スペース領域Ｒ２を介したアクティブ領域ＡＢＲ２の外側に出力部形成領域ＯＴＲ２を有する。
回路部形成領域ＣＲには、回路部ＣＴが形成されている。この回路部ＣＴには、例えば、電界効果トランジスタやバイポーラトランジスタを含む集積回路が形成されており、図１に示す出力部を構成するパワートランジスタＱＨやパワートランジスタＱＬのスイッチングを制御する制御回路が形成されている。具体的に、回路部ＣＴには、パワートランジスタＱＨのゲート電極に印加するゲート電圧を制御する制御回路や、パワートランジスタＱＬのゲート電極に印加するゲート電圧を制御する制御回路が含まれている。特に、図２では、回路部形成領域ＣＲに形成されている回路部ＣＴの一例として、バイポーラトランジスタが図示されている。すなわち、本実施の形態１における半導体チップＣＨＰ１において、回路部形成領域ＣＲには、ｐ−型の半導体基板１Ｓ上に、ｎ型半導体層であるエピタキシャル層ＥＰＩが形成されており、このエピタキシャル層ＥＰＩの表面にｐ型半導体領域ＰＲが形成されている。ここで、例えば、図２に示すように、半導体基板１Ｓ内には、ｎ＋型半導体層が形成されており、このｎ＋型半導体層上に、エピタキシャル層ＥＰＩであるｎ−型半導体層が形成されている。そして、エピタキシャル層ＥＰＩの表面には、例えば、酸化シリコン膜からなるＬＯＣＯＳ（Local Oxidation of Silicon）絶縁膜ＬＳが形成されている。このＬＯＣＯＳ絶縁膜ＬＳで挟まれたエピタキシャル層ＥＰＩの表面に、ｐ＋型半導体領域であるバイポーラトランジスタのベース領域ＢＳＲと、ｎ＋型半導体領域であるバイポーラトランジスタのエミッタ領域ＥＴＲと、ｎ＋型半導体領域であるバイポーラトランジスタのコレクタ領域ＣＴＲとが形成されている。このとき、ｐ型半導体領域ＰＲは、ベース領域ＢＳＲおよびエミッタ領域ＥＴＲと接触するように形成されている。このようにして、例えば、図２に示すように、回路部形成領域ＣＲには、ｎｐｎバイポーラトランジスタを含む回路部ＣＴが形成されていることになる。なお、バイポーラトランジスタのベース領域ＢＳＲとエミッタ領域ＥＴＲとコレクタ領域ＣＴＲのそれぞれは、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬを貫通するプラグＰＬＧを介して、層間絶縁膜ＩＬ上に形成された配線ＷＬと電気的に接続されている。このように構成された回路部ＣＴを有する回路部形成領域ＣＲは、例えば、図２に示すように、分離部ＳＴＩ１で区画されている。この分離部ＳＴＩ１は、層間絶縁膜ＩＬ１とＬＯＣＯＳ絶縁膜ＬＳとエピタキシャル層ＥＰＩとを貫通して半導体基板１Ｓに達するトレンチに絶縁膜を埋め込んだ構造から形成されている。
次に、図２に示すように、回路部形成領域ＣＲの左外側には、分離部ＳＴＩ１を挟んで、アクティブバリア領域ＡＢＲ１が配置されている。このアクティブバリア領域ＡＢＲ１は、分離部ＳＴＩ１と分離部ＳＴＩ２によって区画されている。ここで、分離部ＳＴＩ２も分離部ＳＴＩ１と同様に、層間絶縁膜ＩＬ１とＬＯＣＯＳ絶縁膜ＬＳとエピタキシャル層ＥＰＩとを貫通して半導体基板１Ｓに達するトレンチに絶縁膜を埋め込んだ構造から形成されている。そして、このアクティブバリア領域ＡＢＲ１には、アクティブバリア部ＡＢＵ１が形成されている。
以下に、このアクティブバリア部ＡＢＵ１の構造について説明する。アクティブバリア部ＡＢＵ１は、半導体基板１Ｓ内に形成されたｐ＋型半導体層ＰＲ１Ａと、ｐ＋型半導体層ＰＲ１Ａ上に形成されたｐ型半導体層ＰＲ１Ｂとを有する。また、アクティブバリア部ＡＢＵ１は、半導体基板１Ｓ内に形成されたｎ＋型半導体層ＮＲ１Ａと、ｎ＋型半導体層ＮＲ１Ａ上に形成されたｎ−型半導体層ＮＲ１Ｂとを有する。このとき、ｎ＋型半導体層ＮＲ１Ａは、ｐ＋型半導体層ＰＲ１Ａに隣接し、かつ、ｐ＋型半導体層ＰＲ１Ａよりも、回路部形成領域ＣＲから離れて配置されている。言い換えれば、ｎ＋型半導体層ＮＲ１Ａと分離部ＳＴＩ１との間に挟まれるように、ｐ＋型半導体層ＰＲ１Ａが形成されている。同様に、ｎ−型半導体層ＮＲ１Ｂは、ｐ型半導体層ＰＲ１Ｂに隣接し、かつ、ｐ型半導体層ＰＲ１Ｂよりも、回路部形成領域ＣＲから離れて配置されている。言い換えれば、ｎ−型半導体層ＮＲ１Ｂと分離部ＳＴＩ１との間に挟まれるように、ｐ型半導体層ＰＲ１Ｂが形成されている。そして、ｎ−型半導体層ＮＲ１Ｂ上からｐ型半導体層ＰＲ１Ｂ上にわたって、ＬＯＣＯＳ絶縁膜ＬＳが形成されており、このＬＯＣＯＳ絶縁膜ＬＳで挟まれたエピタキシャル層ＥＰＩの表面に、ｐ型半導体層ＰＲ１Ｂと接続されるｐ＋型半導体層ＰＲ１Ｃと、ｎ−型半導体層ＮＲ１Ｂと接続されるｎ＋型半導体層ＮＲ１Ｃが形成されている。さらに、ｐ＋半導体層ＰＲ１Ｃは、層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ１Ｂと電気的に接続され、かつ、ｎ＋型半導体層ＮＲ１Ｃは、層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ１Ａと電気的に接続されている。そして、プラグＰＬＧ１ＡとプラグＰＬＧ１Ｂとは、層間絶縁膜ＩＬ１上に形成された金属配線からなる配線ＷＬ１で電気的に接続されている。この配線ＷＬ１は、アルミニウム配線やアルミニウム合金配線から形成することができる。
以上のことから、アクティブバリア部ＡＢＵ１は、第１半導体層（ｐ型半導体層ＰＲ１Ｂ＋ｐ＋半導体層ＰＲ１Ｃ）と、半導体基板１Ｓ上に形成され、第１半導体層よりも回路部から離れるように第１半導体層と隣接配置された第２半導体層（ｎ−型半導体層ＮＲ１Ｂ＋ｎ＋型半導体層ＮＲ１Ｃ）とを含む。さらに、アクティブバリア部ＡＢＵ１は、第１半導体層と第２半導体層とを電気的に接続する第１導体パターン（配線ＷＬ１）とを含む。このようにして、本実施の形態１におけるアクティブバリア部ＡＢＵ１が構成されている。
続いて、図２に示すように、アクティブバリア領域ＡＢＲ１の左外側には、分離部ＳＴＩ２と分離部ＳＴＩ３で挟まれたスペース領域Ｒ１が配置されており、このスペース領域Ｒ１の左外側には、分離部ＳＴＩ３を介して、出力部形成領域ＯＴＲ１が配置されている。ここで、分離部ＳＴＩ３も分離部ＳＴＩ１や分離部ＳＴＩ２と同様に、層間絶縁膜ＩＬ１とＬＯＣＯＳ絶縁膜ＬＳとエピタキシャル層ＥＰＩとを貫通して半導体基板１Ｓに達するトレンチに絶縁膜を埋め込んだ構造から形成されている。そして、この出力部形成領域ＯＴＲ１には、出力部ＯＴ１が形成されている。具体的に、図２では、出力部ＯＴ１の一部を構成するパワートランジスタからなる出力素子が図示されている。出力部形成領域ＯＴＲ１に形成されている出力部ＯＴ１は、例えば、図１に示す回路を構成するパワートランジスタＱＨとパワートランジスタＱＬから構成され、インダクタンスを含む負荷と接続可能なように構成されている。図２では、特に、ローサイド素子であるパワートランジスタ（図１のパワートランジスタＱＬに対応）が図示されている。なお、図２では、ハイサイド素子であるパワートランジスタ（図１のパワートランジスタＱＨに対応）が図示されていないが、ローサイド素子を構成するパワートランジスタと、ハイサイド素子を構成するパワートランジスタとは同様のデバイス構造をしている。
以下では、図２に示す出力部ＯＴ１の構成要素であるパワートランジスタ（出力素子）のデバイス構造について説明する。図２において、パワートランジスタは、表面にｎ＋型半導体層を含む半導体基板１Ｓ上に形成されたエピタキシャル層ＥＰ１を有し、このエピタキシャル層ＥＰＩは、ドリフト層であり、パワートランジスタのドレインとして機能する。エピタキシャル層ＥＰＩの表面近傍には、ｐ型半導体領域からなるボディ領域ＢＲが形成され、このボディ領域ＢＲと接触するように、ｐ＋型半導体領域からなるボディコンタクト領域ＢＣと、ｎ＋型半導体領域からなるソース領域ＳＲが形成されている。そして、ソース領域ＳＲと接するエピタキシャル層ＥＰＩの表面には、ゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸに接するようにＬＯＣＯＳ絶縁膜ＬＳが形成されている。そして、ゲート絶縁膜ＧＯＸ上からＬＯＣＯＳ絶縁膜ＬＳに乗り上げるようにゲート電極ＧＥが形成されている一方、ＬＯＣＯＳ絶縁膜ＬＳで挟まれたエピタキシャル層ＥＰＩの表面には、ｎ＋型半導体領域からなるドレイン領域ＤＲが形成されている。さらに、図２に示すように、ボディコンタクト領域ＢＣとソース領域ＳＲとは、層間絶縁膜ＩＬ１を貫通するプラグＰＬＧおよび層間絶縁膜ＩＬ１上に形成された配線ＷＬによって電気的に接続されている。また、ドレイン領域ＤＲも、層間絶縁膜ＩＬ１を貫通するプラグＰＬＧを介して、層間絶縁膜ＩＬ１上に形成された配線ＷＬ（ソース領域ＳＲと電気的に接続された配線ＷＬとは異なる配線ＷＬ）と電気的に接続されている。以上のようにして、出力部形成領域ＯＴＲ１には、出力部ＯＴ１を構成するパワートランジスタが形成されていることになる。
なお、図２において、回路部形成領域ＣＲとアクティブバリア領域ＡＢＲ１と出力部形成領域ＯＴＲ１との配置関係に着目し、アクティブバリア部ＡＢＵ１の構成要素の配置に言及すると以下のように表現することができる。すなわち、図２に示すように、ｎ＋型半導体層ＮＲ１Ａは、ｐ＋型半導体層ＰＲ１Ａよりも出力部ＯＴ１に近い位置に配置され、かつ、ｎ−型半導体層ＮＲ１Ｂは、ｐ型半導体層ＰＲ１Ｂよりも出力部ＯＴ１に近い位置に配置されているということができる。
次に、図２に示すように、回路部形成領域ＣＲの右外側には、分離部ＳＴＩ１を挟んで、アクティブバリア領域ＡＢＲ２が配置されている。このアクティブバリア領域ＡＢＲ２は、分離部ＳＴＩ１と分離部ＳＴＩ２によって区画されている。そして、このアクティブバリア領域ＡＢＲ２には、アクティブバリア部ＡＢＵ２が形成されている。
このアクティブバリア部ＡＢＵ２は、アクティブバリア部ＡＢＵ１と同様の構成をしており、アクティブバリア部ＡＢＵ１とアクティブバリア部ＡＢＵ２とは、回路部形成領域ＣＲに対して、対称な構造をしている。
具体的に、アクティブバリア部ＡＢＵ２は、半導体基板１Ｓ内に形成されたｐ＋型半導体層ＰＲ２Ａと、ｐ＋型半導体層ＰＲ２Ａ上に形成されたｐ型半導体層ＰＲ２Ｂとを有する。また、アクティブバリア部ＡＢＵ２は、半導体基板１Ｓ内に形成されたｎ＋型半導体層ＮＲ２Ａと、ｎ＋型半導体層ＮＲ２Ａ上に形成されたｎ−型半導体層ＮＲ２Ｂとを有する。そして、ｎ−型半導体層ＮＲ２Ｂ上からｐ型半導体層ＰＲ２Ｂ上にわたって、ＬＯＣＯＳ絶縁膜ＬＳが形成されており、このＬＯＣＯＳ絶縁膜ＬＳで挟まれたエピタキシャル層ＥＰＩの表面に、それぞれ、ｐ型半導体層ＰＲ２Ｂと接続されるｐ＋型半導体層ＰＲ２Ｃと、ｎ−型半導体層ＮＲ２Ｂと接続されるｎ＋型半導体層ＮＲ２Ｃが形成されている。さらに、ｐ＋半導体層ＰＲ２Ｃは、層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ２Ｂと電気的に接続され、かつ、ｎ＋型半導体層ＮＲ２Ｃは、層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ２Ａと電気的に接続されている。そして、プラグＰＬＧ２ＡとプラグＰＬＧ２Ｂとは、層間絶縁膜ＩＬ１上に形成された金属配線からなる配線ＷＬ２で電気的に接続されている。この配線ＷＬ２は、アルミニウム配線やアルミニウム合金配線から形成することができる。
以上のことから、アクティブバリア部ＡＢＵ２は、半導体基板１Ｓ上に形成された第３半導体層（ｐ型半導体層ＰＲ２Ｂ＋ｐ＋半導体層ＰＲ２Ｃ）と、半導体基板１Ｓ上に形成され、第３半導体層よりも回路部から離れるように第３半導体層と隣接配置された第４半導体層（ｎ−型半導体層ＮＲ２Ｂ＋ｎ＋型半導体層ＮＲ２Ｃ）とを含む。さらに、アクティブバリア部ＡＢＵ２は、第３半導体層と第４半導体層とを電気的に接続する第２導体パターン（配線ＷＬ２）とを含む。このようにして、本実施の形態１におけるアクティブバリア部ＡＢＵ２が構成されている。
続いて、図２に示すように、アクティブバリア領域ＡＢＲ２の右外側には、分離部ＳＴＩ２と分離部ＳＴＩ３で挟まれたスペース領域Ｒ２が配置されており、このスペース領域Ｒ２の右外側には、分離部ＳＴＩ３を介して、出力部形成領域ＯＴＲ２が配置されている。
この出力部形成領域ＯＴＲ２には、出力部ＯＴ２が形成されている。具体的に、図２では、出力部ＯＴ２の一部を構成するパワートランジスタからなる出力素子が図示されている。出力部形成領域ＯＴＲ２に形成されている出力部ＯＴ２は、出力部形成領域ＯＴＲ１に形成されている出力部ＯＴ１と同様の構成をしている。具体的には、出力部ＯＴ１と出力部ＯＴ２とは、例えば、回路部形成領域ＣＲに対して、対称に配置されている。この出力部ＯＴ２も、インダクタンスを含む負荷と接続可能なように構成されている。特に、本実施の形態１では、出力部ＯＴ１と接続される負荷と、出力部ＯＴ２と接続される負荷とが異なる場合を想定している。つまり、本実施の形態１における半導体チップＣＨＰ１には、異なる負荷と接続可能な複数の出力部（出力部ＯＴ１＋出力部ＯＴ２）が形成されているということができる。出力部ＯＴ２の構成要素であるパワートランジスタは、出力部ＯＴ１の構成要素であるパワートランジスタと同様の構成をしているため、その説明を省略することにする。
なお、図２において、回路部形成領域ＣＲとアクティブバリア領域ＡＢＲ２と出力部形成領域ＯＴＲ２との配置関係に着目し、アクティブバリア部ＡＢＵ２の構成要素の配置に言及すると以下のように表現することができる。
例えば、ｎ＋型半導体層ＮＲ２Ａは、ｐ＋型半導体層ＰＲ２Ａに隣接し、かつ、ｐ＋型半導体層ＰＲ２Ａよりも、回路部形成領域ＣＲから離れて配置されている。言い換えれば、ｎ＋型半導体層ＮＲ２Ａと分離部ＳＴＩ１との間に挟まれるように、ｐ＋型半導体層ＰＲ２Ａが形成されている。同様に、ｎ−型半導体層ＮＲ２Ｂは、ｐ型半導体層ＰＲ２Ｂに隣接し、かつ、ｐ型半導体層ＰＲ２Ｂよりも、回路部形成領域ＣＲから離れて配置されている。言い換えれば、ｎ−型半導体層ＮＲ２Ｂと分離部ＳＴＩ１との間に挟まれるように、ｐ型半導体層ＰＲ２Ｂが形成されている。さらに言えば、図２に示すように、ｎ＋型半導体層ＮＲ２Ａは、ｐ＋型半導体層ＰＲ２Ａよりも出力部ＯＴ２に近い位置に配置され、かつ、ｎ−型半導体層ＮＲ２Ｂは、ｐ型半導体層ＰＲ２Ｂよりも出力部ＯＴ２に近い位置に配置されているということができる。
＜パワートランジスタと集積回路とを混載した半導体チップに特有の構造＞
次に、例えば、電界効果トランジスタやバイポーラトランジスタからなる集積回路を含む回路部ＣＴと、負荷と接続される出力部（ＯＴ１、ＯＴ２）の構成要素であるパワートランジスタとが混載された半導体チップＣＨＰ１（以下、混載品ともいう）に特有の構造について説明する。すなわち、本実施の形態１における半導体チップＣＨＰ１は、集積回路とパワートランジスタとが混載された構造を有しており、例えば、単体のパワートランジスタだけが形成された半導体チップ（以下、ディスクリート品という）とは異なる特有の構造を有しているので、以下に、この点について説明する。
本実施の形態１における半導体チップＣＨＰ１では、例えば、図２に示すように、半導体チップＣＨＰ１の内部に出力部（ＯＴ１、ＯＴ２）だけでなく、その他の集積回路から構成される回路部ＣＴが形成されていることを前提としている。このことから、本実施の形態１における出力部（ＯＴ１、ＯＴ２）を構成するパワーＭＯＳＦＥＴが形成された半導体チップＣＨＰ１のデバイス構造は、単体のパワーＭＯＳＦＥＴが形成されたディスクリート品のデバイス構造とは異なる構成をしている。すなわち、ディスクリード品のパワーＭＯＳＦＥＴでは、通常、半導体チップの厚さ方向に電流を流す縦型構造が採用されており、この縦型構造のパワーＭＯＳＦＥＴでは、半導体チップの裏面がドレイン電極として機能することになる。つまり、ディスクリート品のパワーＭＯＳＦＥＴでは、ｎ型の半導体基板と、このｎ型半導体基板上に形成されたエピタキシャル層（ｎ型半導体層）によってドレインが形成され、ｎ型の半導体基板の裏面に裏面電極としてドレイン電極が形成された構造をしていることになる、このように、ディスクリート品では、半導体チップの裏面にドレイン電極を形成する構成が一般的である。
一方、本実施の形態１における半導体チップＣＨＰ１のような混載品では、半導体チップＣＨＰ１の内部に、パワーＭＯＳＦＥＴから構成される出力部（ＯＴ１、ＯＴ２）だけでなく、その他の回路部ＣＴも形成されている。この場合、その他の回路部ＣＴに必要とされるグランド電位を供給できるように、半導体チップの裏面をドレイン電極として機能させるのではなく、グランド電位を供給する電極として機能させることが行なわれる。すなわち、出力部（ＯＴ１、ＯＴ２）とその他の回路部ＣＴとを１つの半導体チップＣＨＰ１に混載する構成では、例えば、図２に示すように、ｐ型の半導体基板を採用し、このｐ型の半導体基板をグランドとして機能させるとともに、ｐ型の半導体基板上に出力部（ＯＴ１、ＯＴ２）を構成するパワーＭＯＳＦＥＴのドレインとなるエピタキシャル層ＥＰＩを形成することになる。この結果、半導体チップＣＨＰ１の内部に、パワーＭＯＳＦＥＴから構成される出力部（ＯＴ１、ＯＴ２）とともに、その他の回路部ＣＴも形成するデバイス構造では、ｐ型の半導体基板１Ｓとｎ型半導体層であるエピタキシャル層ＥＰＩとの境界領域にｐｎ接合が形成されるデバイス構造となる。すなわち、ディスクリート品では、半導体基板の裏面をドレイン電極として使用することから、必然的に、ｎ型の半導体基板上にｎ型半導体層であるエピタキシャル層を形成する構造となる。この構造では、半導体基板とエピタキシャル層とが同じ導電型となる結果、半導体基板とエピタキシャル層との間にｐｎ接合が形成されることはない。これに対し、パワーＭＯＳＦＥＴから構成される出力部（ＯＴ１、ＯＴ２）と、その他の回路部ＣＴとを混載する半導体チップＣＨＰ１においては、半導体基板１Ｓをドレインではなく、グランドとして使用するため、必然的に、半導体基板とエピタキシャル層ＥＰＩとの境界領域にｐｎ接合が形成される。つまり、図２に示すように、集積回路を含む回路部ＣＴと、負荷と接続される出力部（ＯＴ１、ＯＴ２）の構成要素であるパワートランジスタとが混載された混載品に特有の構造とは、半導体基板１Ｓとエピタキシャル層ＥＰＩとの間にｐｎ接合が形成される構造である。言い換えれば、回路部ＣＴと出力部（ＯＴ１、ＯＴ２）とが混載された混載品に特有のデバイス構造とは、半導体基板１Ｓの導電型とエピタキシャル層ＥＰＩの導電型とが異なる構造であるということができる。この結果、例えば、図２に示すように、出力部（ＯＴ１、ＯＴ２）を構成するパワートランジスタには、ボディ領域ＢＲ（ｐ型半導体領域）とエピタキシャル層ＥＰＩ（ｎ型半導体層）とによる寄生的なボディダイオード（図１のＢＤ１、ＢＤ２）だけでなく、半導体基板１Ｓとエピタキシャル層ＥＰＩによる寄生的なダイオード（図１のＤ１、Ｄ２）が形成されることになる。すなわち、ディスクリート品におけるパワートランジスタのデバイス構造では、寄生的なボディダイオード（図１のＢＤ１、ＢＤ２）だけが形成されるのに対し、混載品におけるパワートランジスタのデバイス構造では、寄生的なボディダイオード（図１のＢＤ１、ＢＤ２）だけでなく、寄生的なダイオード（図１のＤ１、Ｄ２）も形成されることになるのである。この点が、混載品に形成されているパワートランジスタに特有のデバイス構造である。そして、上述した特有のデバイス構造を備える混載品だからこそ、出力部（ＯＴ１、ＯＴ２）を構成するパワートランジスタのドレインが負電位となることに起因して、パワートランジスタから回路部ＣＴへの意図しない電子の注入が引き起こされ、これによって、回路部ＣＴを構成するデバイスに誤動作が発生しやすくなるのである。
＜誤動作が発生するメカニズム＞
以下に、この誤動作が発生するメカニズムについて、図１および図２を参照しながら説明する。まず、図１において、デッドタイム中には、インダクタンスＬによる電流変化を妨げる性質によって、ボディダイオードＢＤ２およびダイオードＤ２を介して、点線矢印（２）で示す経路の電流が流れる。このとき、ローサイド素子であるパワートランジスタＱＬに着目すると、グランド線ＶＬから接続ノードＮＡに向かって電流が流れるということは、パワートランジスタＱＬのドレイン（接続ノードＮＡ）の電位が、パワートランジスタＱＬのソース（グランド）よりも低い電位になることを意味する。このことは、パワートランジスタＱＬのドレインが負電位になること意味するものである。
この場合、例えば、図２において、出力部ＯＴ１を構成するパワートランジスタが図１に示すパワートランジスタＱＬであるとする。この場合、出力部ＯＴ１を構成するパワートランジスタのドレインとなるエピタキシャル層ＥＰＩが半導体基板１Ｓに対して負電位になることになる。したがって、出力部ＯＴ１を構成するパワートランジスタのドレインが負電位になるということは、エピタキシャル層ＥＰＩと半導体基板１Ｓとの間に形成されるｐｎ接合に順バイアスが加わることを意味し、これによって、エピタキシャル層ＥＰＩから半導体基板１Ｓに電子が注入される。半導体基板１Ｓのｐ型不純物濃度は、低いことから、この半導体基板１Ｓに注入された電子が、半導体基板１Ｓ内の正孔と再結合する確率は低い。したがって、半導体基板１Ｓに注入された電子は、半導体基板１Ｓを通って、回路部形成領域ＣＲに形成されているエピタキシャル層ＥＰＩに注入される。すなわち、回路部形成領域ＣＲに形成されている回路部ＣＴに電子が流れ込むことになる。特に、図２に示すように、バイポーラトランジスタの場合、コレクタ領域ＣＬＲに電子が流れ込むことになる。このことは、例えば、バイポーラトランジスタがオフしているにも関わらず、コレクタ領域ＣＬＲに電子が流れ込むことによって、あたかも、バイポーラトランジスタがオンしたかのように誤動作することになる。このようなメカニズムによって、例えば、負荷に含まれるインダクタンスＬによって、出力部（ＯＴ１、ＯＴ２）を構成するパワートランジスタのドレインが負電位となると、パワートランジスタから回路部ＣＴへの意図しない電子の注入が引き起こされ、これによって、回路部ＣＴを構成するデバイスに誤動作が発生しやすくなるのである。
この点に関し、本実施の形態１における半導体チップＣＨＰ１では、例えば、図２に示すように、出力部形成領域ＯＴＲ１と回路部形成領域ＣＲとの間にアクティブバリア領域ＡＢＲ１を設け、かつ、出力部形成領域ＯＴＲ２と回路部形成領域ＣＲとの間にアクティブバリア領域ＡＢＲ２を設けている。このアクティブバリア領域ＡＢＲ１に形成されているアクティブバリア部ＡＢＵ１は、出力部ＯＴ１から回路部ＣＴへの意図しない電子（電荷）の注入を抑制する機能を有する。同様に、アクティブバリア領域ＡＢＲ２に形成されているアクティブバリア部ＡＢＵ２は、出力部ＯＴ２から回路部ＣＴへの意図しない電子（電荷）の注入を抑制する機能を有している。つまり、アクティブバリア部ＡＢＵ１およびアクティブバリア部ＡＢＵ２を設けることによって、パワートランジスタから回路部ＣＴへの意図しない電子の注入が抑制され、これによって、回路部ＣＴを構成するデバイスに誤動作を抑制できる。以下では、このような機能を有するアクティブバリア部ＡＢＵ１およびアクティブバリア部ＡＢＵ２の有用性について説明する。特に、アクティブバリア部ＡＢＵ１およびアクティブバリア部ＡＢＵ２との機能は同等であるため、アクティブバリア部ＡＢＵ１に着目して説明することにする。
＜アクティブバリア部の有用性＞
まず、出力部ＯＴ１に接続されている負荷に含まれるインダクタンスによって、出力部形成領域ＯＴＲ１に形成されているエピタキシャル層ＥＰＩから半導体基板１Ｓに電子が注入される場合を考える。この場合、アクティブバリア部ＡＢＵ１が存在すると、半導体基板１Ｓ内に注入された電子は、アクティブバリア部ＡＢＵ１のｎ型半導体層（ＮＲ１Ａ，ＮＲ１Ｂ、ＮＲ１Ｃ）に流れ込む。一方、図２に示すように、アクティブバリア部ＡＢＵ１は、グランド電位が印加される半導体基板１Ｓと電気的に接続されたｐ型半導体層（ＰＲ１Ａ、ＰＲ１Ｂ、ＰＲ１Ｃ）を有し、このｐ型半導体層は、ｎ型半導体層とプラグ（ＰＬＧ１Ａ、ＰＬＧ１Ｂ）と配線ＷＬ１を介して電気的に接続されている。したがって、アクティブバリア部ＡＢＵ１のｎ型半導体層に電子が流れ込む一方、半導体基板１Ｓ→ｐ型半導体層→プラグＰＬＧ１Ｂ→配線ＷＬ１→プラグＰＬＧ１Ａ→ｎ型半導体層の経路で正孔が流れる。そして、ｎ型半導体層内において、電子と正孔が再結合することになる。このとき、アクティブバリア部ＡＢＵ１では、半導体基板１Ｓからｐ型半導体層を通ってｎ型半導体層に電流が流れ、かつ、半導体基板１Ｓがグランド電位（０Ｖ）に固定されていることを考慮すると、ｐ型半導体層の電位は、負電位になることになる。この結果、ｐ型半導体層の周囲の電位は、負電位が発生する。この結果、半導体基板１Ｓ内に注入された電子は、ｐ型半導体層の周囲に発生する負電位によって、アクティブバリア部ＡＢＵ１の先に存在する回路部ＣＴへの進行が妨げられることになる。つまり、電子は、負電荷を有していることから、ｐ型半導体層の周囲に発生する負電位が電子にとってポテンシャル障壁となり、回路部ＣＴへの電子の注入が抑制されるのである。これにより、出力部ＯＴ１と回路部ＣＴとの間にアクティブバリア部ＡＢＵ１を設けることにより、出力部ＯＴ１から回路部ＣＴへの意図しない電子の注入が抑制され、これによって、回路部ＣＴを構成するデバイスに誤動作を抑制できるのである。特に、アクティブバリア部ＡＢＵ１の構成においては、ｎ型半導体層よりもｐ型半導体層を回路部ＣＴに近づけることが重要であり、これによって、効果的に回路部ＣＴへの電子の注入を抑制することができる。
＜改善の検討＞
このように、アクティブバリア部ＡＢＵ１は、出力部ＯＴ１から回路部ＣＴへの意図しない電子の注入を抑制する観点から有用性を有していることがわかる。ところが、アクティブバリア部ＡＢＵ１の構成に関して、本発明者が検討したところ、出力部ＯＴ１から回路部ＣＴへの電子の注入を充分に抑制する観点から改善の検討が必要であることを新たに見出した。すなわち、本発明者は、上述したアクティブバリア部ＡＢＵ１では、条件によって、かえって、回路部ＣＴへの電子の注入が増大する場合があるという知見を新たに見出し、この知見に基づき、回路部ＣＴへの電子の注入を抑制できる工夫を施している。以下では、まず、本発明者が見出した新たな知見について説明し、その後、この知見に基づき想到された本実施も形態１における技術的思想について説明することにする。
図３は、関連技術における半導体チップＣＨＰ（ＲＡ）の平面レイアウトを示す模式的な平面図である。なお、なお、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
図３において、関連技術における半導体チップＣＨＰ（ＲＡ）は、中央部に矩形形状の出力部ＣＴを有し、図３に示す出力部ＣＴには、エピタキシャル層ＥＰＩとプラグＰＬＧを介して接続された配線ＷＬが図示されている。そして、半導体チップＣＨＰ（ＲＡ）には、この出力部ＣＴを囲むように分離部ＳＴＩ１が形成され、さらに、この分離部ＳＴＩ１を介して、出力部ＣＴを囲むように、アクティブバリア部ＡＢＵが形成されている。図３では、アクティブバリア部ＡＢＵの構成要素であるｐ型半導体層ＰＲ１Ｂ（ＰＲ２Ｂ）とｎ−型半導体層ＮＲ１Ｂ（ＮＲ２Ｂ）が図示され、かつ、プラグＰＬＧを介して、ｐ型半導体層ＰＲ１Ｂ（ＰＲ２Ｂ）およびｎ−型半導体層ＮＲ１Ｂ（ＮＲ２Ｂ）と電気的に接続された配線ＷＬが図示されている。また、半導体チップＣＨＰ（ＲＡ）には、アクティブバリア部ＡＢＵを囲む分離部ＳＴＩ２が形成されている。さらに、半導体チップＣＨＰ（ＲＡ）には、ｘ方向において、分離部ＳＴＩ２で囲まれたアクティブバリア部ＡＢＵを離間して挟むように、出力部ＯＴ１と出力部ＯＴ２とが形成されている。これらの出力部ＯＴ１および出力部ＯＴ２のそれぞれは、分離部ＳＴＩ３で囲まれており、図３では、エピタキシャル層ＥＰＩとプラグＰＬＧを介して接続された配線ＷＬが図示されている。
なお、基本的に、図３のＡ−Ａ線で切断した断面図は、図２に示す本実施の形態１における半導体チップＣＨＰ１の断面図と同等であるが、関連技術では、アクティブバリア部が一体的に形成されていることに対応して、図２に示すアクティブバリア部ＡＢＵ１とアクティブバリア部ＡＢＵ２を同一の符号を付して、図３では「アクティブバリア部ＡＢＵ」としている。そして、図３に示す関連技術では、一体的に「アクティブバリア部ＡＢＵ」が形成されていることに対応して、図２に示すｐ型半導体層ＰＲ１Ｂとｐ型半導体層ＰＲ２Ｂは同一の構成要素となり、ｎ−型半導体層ＮＲ１Ｂとｎ−型半導体層ＮＲ２Ｂとは同一の構成要素となる。以上のようにして、関連技術における半導体チップＣＨＰ（ＲＡ）の平面レイアウトが構成されていることになる。
ここで、本発明者の検討によると、図３に示す関連技術における半導体チップＣＨＰ（ＲＡ）の平面レイアウト構成には、改善の余地が存在するので、以下では、関連技術に存在する改善の余地について説明することにする。
例えば、図１に示すインダクタンスＬによる逆起電力によって、図２に示す出力部形成領域ＯＴＲ１に形成されている出力部ＯＴ１内のエピタキシャル層ＥＰＩ（ドレイン）に負電位が印加されることにより、出力部ＯＴ１内のエピタキシャル層ＥＰＩと半導体基板１Ｓとの間のｐｎ接合に順バイアスが印加される場合を考える。この場合、出力部ＯＴ１内のエピタキシャル層ＥＰＩから半導体基板１Ｓに電子が注入され、半導体基板１Ｓに注入された電子は、アクティブバリア部ＡＢＵ１（ＡＢＵ）のｎ型半導体層（ｎ＋型半導体層ＮＲ１Ａ＋ｎ−型半導体層ＮＲ１Ｂ＋ｎ＋型半導体層ＮＲ１Ｃ）に入り込む。このとき、アクティブバリア部ＡＢＵ１（ＡＢＵ）においては、半導体基板１Ｓからｐ型半導体層（ｐ＋型半導体層ＰＲ１Ａ＋ｐ型半導体層ＰＲ１Ｂ＋ｐ＋半導体層ＰＲ１Ｃ）→プラグＰＬＧ１Ｂ→配線ＷＬ１→プラグＰＬＧ１Ａ→ｎ型半導体層の経路で正孔が注入され、ｎ型半導体層内で電子と正孔が結合することになる。したがって、出力部ＯＴ１からアクティブバリア部ＡＢＵ１（ＡＢＵ）への電子の注入が多くなると、この電子と結合するために必要となる正孔の量が多くなるため、半導体基板１Ｓからｐ型半導体層→プラグＰＬＧ１Ｂ→配線ＷＬ１→プラグＰＬＧ１Ａ→ｎ型半導体層の経路で流れる電流が大きくなる。この電流が大きくなるということは、アクティブバリア部ＡＢＵ１（ＡＢＵ）に生じる負電位の絶対値が大きくなることを意味する。そして、関連技術では、図２および図３に示すように、アクティブバリア部ＡＢＵ１（ＡＢＵ）とアクティブバリア部ＡＢＵ２（ＡＢＵ）とが電気的に接続されていることから、アクティブバリア部ＡＢＵ２（ＡＢＵ）にも絶対値の大きな負電位が印加されることになる。この結果、図２において、アクティブバリア部ＡＢＵ２（ＡＢＵ）のｎ型半導体層（ｎ＋型半導体層ＮＲ１Ａ＋ｎ−型半導体層ＮＲ１Ｂ＋ｎ＋型半導体層ＮＲ１Ｃ）に絶対値の大きな負電位が印加され、かつ、半導体基板１Ｓにはグランド電位が供給されていることから、アクティブバリア部ＡＢＵ２（ＡＢＵ）のｎ型半導体層と半導体基板１Ｓとの間のｐｎ接合に順バイアスが加わることになる。特に、負電位の絶対値が大きくなって、ｐｎ接合のビルトインポテンシャル（絶対値が約０．７Ｖ）を超える順バイアスが印加されるようになると、アクティブバリア部ＡＢＵ２（ＡＢＵ）のｎ型半導体層から半導体基板１Ｓ内に多量の電子が注入されることになる。これにより、アクティブバリア部ＡＢＵ２（ＡＢＵ）から半導体基板１Ｓに注入された電子が回路部ＣＴに入り込むことによって、回路部ＣＴが誤動作を引き起こす可能性が高くなるのである。
関連技術において、例えば、図２において、出力部ＯＴ２から半導体基板１Ｓへの電子の注入よりも、出力部ＯＴ１から半導体基板１Ｓへの電子の注入が多くなる場合を考える。この場合、出力部ＯＴ１から回路部ＣＴへの電子の注入は、アクティブバリア部ＡＢＵ１（ＡＢＵ）で抑制でき、かつ、出力部ＯＴ２から回路部ＣＴへの電子の注入は、アクティブバリア部ＡＢＵ２（ＡＢＵ）で抑制することができる。ただし、出力部ＯＴ１から半導体基板１Ｓへの電子の注入が多くなり過ぎると、アクティブバリア部ＡＢＵ１（ＡＢＵ）に生じる負電位の絶対値が大きくなり、これによって、アクティブバリア部ＡＢＵ１（ＡＢＵ）と電気的に接続されているアクティブバリア部ＡＢＵ２（ＡＢＵ）に印加される負電位の絶対値が大きくなる。この結果、アクティブバリア部ＡＢＵ２（ＡＢＵ）から半導体基板１Ｓへの電子の注入が新たに生じることになり、アクティブバリア部ＡＢＵ２（ＡＢＵ）からの電子の注入によって、かえって、回路部ＣＴへの意図しない電子の注入が増大することになるのである。すなわち、関連技術において、例えば、出力部ＯＴ１から半導体基板１Ｓへの電子の注入が多くなり過ぎる場合を考える。この場合、関連技術では、注入源に近い側に配置されているアクティブバリア部ＡＢＵ１（ＡＢＵ）による直接的な回路部ＣＴへの電子の入り込みを抑制できる。一方で、関連技術では、注入源から遠い側に配置されているアクティブバリア部ＡＢＵ２（ＡＢＵ）による間接的な回路部ＣＴへの電子の入り込みが新たに生じるのである（新たな知見）。この結果、アクティブバリア部ＡＢＵ２（ＡＢＵ）から回路部ＣＴへの新たな電子の注入によって、回路部ＣＴの誤動作が生じやすくなるのである。このことから、関連技術には、改善の余地が存在する。
そこで、本実施の形態１では、関連技術に存在する改善の余地を解消するための工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について、図面を参照しながら説明することにする。
＜半導体チップのデバイス構造（平面構造）＞
図４は、本実施の形態１における半導体チップＣＨＰ１の平面レイアウトを模式的に示す平面図である。図４において、本実施の形態１における半導体チップＣＨＰ１は、中央部に矩形形状の出力部ＣＴを有し、図４に示す出力部ＣＴには、エピタキシャル層ＥＰＩとプラグＰＬＧを介して接続された配線ＷＬが図示されている。そして、半導体チップＣＨＰ１には、この出力部ＣＴを囲むように分離部ＳＴＩ１が形成されている。さらに、図４に示すように、平面視において、分離部ＳＴＩ１で囲まれた回路部ＣＴをｘ方向に離間して挟むように、出力部ＯＴ１と出力部ＯＴ２とが配置されている。これらの出力部ＯＴ１および出力部ＯＴ２のそれぞれは、分離部ＳＴＩ３で囲まれており、図４では、エピタキシャル層ＥＰＩとプラグＰＬＧを介して接続された配線ＷＬが図示されている。
そして、本実施の形態１における半導体チップＣＨＰ１は、図４に示すように、平面視において、出力部ＯＴ１と回路部ＣＴとの間に設けられ、かつ、閉じたパターンから構成された素子分離部ＩＵ１を有する。また、本実施の形態１における半導体チップＣＨＰ１は、出力部ＯＴ２と回路部ＣＴとの間に設けられ、かつ、閉じたパターンから構成された素子分離部ＩＵ２を有する。具体的に、図４に示すように、素子分離部ＩＵ１は、分離部ＳＴＩ１と分離部ＳＴＩ２と分離部ＳＴＩ４からなる閉じたパターンを構成しており、同様に、素子分離部ＩＵ２は、分離部ＳＴＩ１と分離部ＳＴＩ２と分離部ＳＴＩ４からなる閉じたパターンを構成している。このとき、素子分離部ＩＵ１と素子分離部ＩＵ２は、分離部ＳＴＩ４を共有しており、平面視において、回路部ＣＴは、素子分離部ＩＵ１と素子分離部ＩＵ２とによって囲まれている。さらに、本実施の形態１における半導体チップＣＨＰ１は、平面視において、素子分離部ＩＵ１に内包されるアクティブバリア部ＡＢＵ１と、２素子分離部ＩＵ２に内包されるアクティブバリア部ＡＢＵ２とを有している。このように、本実施の形態１における半導体チップＣＨＰ１において、アクティブバリア部ＡＢＵ１は、閉じたパターンから構成される素子分離部ＩＵ１に囲まれ、かつ、アクティブバリア部ＡＢＵ２は、閉じたパターンから構成される素子分離部ＩＵ２に囲まれていることから、アクティブバリア部ＡＢＵ１とアクティブバリア部ＡＢＵ２とは電気的に分離されていることになる。図４では、アクティブバリア部ＡＢＵ１の構成要素であるｐ型半導体層ＰＲ１Ｂとｎ−型半導体層ＮＲ１Ｂが図示され、かつ、プラグＰＬＧ１ＡおよびプラグＰＬＧ１Ｂを介して、ｐ型半導体層ＰＲ１Ｂおよびｎ−型半導体層ＮＲ１Ｂと電気的に接続された配線ＷＬ１が図示されている。同様に、図４では、アクティブバリア部ＡＢＵ２の構成要素であるｐ型半導体層ＰＲ２Ｂとｎ−型半導体層ＮＲ２Ｂが図示され、かつ、プラグＰＬＧ２ＡおよびプラグＰＬＧ２Ｂを介して、ｐ型半導体層ＰＲ２Ｂおよびｎ−型半導体層ＮＲ２Ｂと電気的に接続された配線ＷＬ２が図示されている。
ここで、例えば、図４に示すように、配線ＷＬ１の平面サイズと配線ＷＬ２の平面サイズとは、互いに等しくなっている。別の言い方をすれば、素子分離部ＩＵ１で囲まれたアクティブバリア部ＡＢＵ１の平面サイズと、素子分離部ＩＵ２で囲まれたアクティブバリア部ＡＢＵ２の平面サイズとは、互いに等しくなっている。さらに、平面視において、配線ＷＬ１と配線ＷＬ２とは、回路部ＣＴに対して、対称に配置されている。別の言い方をすれば、平面視において、アクティブバリア部ＡＢＵ１とアクティブバリア部ＡＢＵ２とは、回路部ＣＴに対して、対称に配置されている。ただし、本実施の形態１におけるアクティブバリア部ＡＢＵ１の平面サイズとアクティブバリア部ＡＢＵ２の平面サイズとは、互いに等しい場合に限らず、アクティブバリア部ＡＢＵ１の平面サイズとアクティブバリア部ＡＢＵ２の平面サイズとが異なるように構成されていてもよい。すなわち、アクティブバリア部ＡＢＵ１とアクティブバリア部ＡＢＵ２とを、回路部ＣＴに対して、非対称に配置することも可能である。この場合、必然的に、配線ＷＬ１と配線ＷＬ２とは、互いに非対称に配置されることになる。
＜実施の形態１における特徴＞
続いて、本実施の形態１における特徴点について説明する。本実施の形態１における特徴点は、例えば、図４に示すように、アクティブバリア部ＡＢＵ１とアクティブバリア部ＡＢＵ２とが電気的に分離されている点にある。具体的には、図４に示すように、アクティブバリア部ＡＢＵ１は、閉じたパターンから構成される素子分離部ＩＵ１に内包され、かつ、アクティブバリア部ＡＢＵ２は、閉じたパターンから構成される素子分離部ＩＵ２に内包されている。この結果、本実施の形態１によれば、アクティブバリア部ＡＢＵ１とアクティブバリア部ＡＢＵ２とを電気的に分離することができる。これにより、本実施の形態１によれば、回路部ＣＴへの電子の入り込みに起因する誤動作を抑制できる。
例えば、関連技術においても、出力部ＯＴ２から半導体基板１Ｓへの電子の注入よりも、出力部ＯＴ１から半導体基板１Ｓへの電子の注入が多くなる場合において、出力部ＯＴ１から回路部ＣＴへの電子の注入は、アクティブバリア部ＡＢＵ１（ＡＢＵ）で抑制でき、かつ、出力部ＯＴ２から回路部ＣＴへの電子の注入は、アクティブバリア部ＡＢＵ２（ＡＢＵ）で抑制することができる。ただし、関連技術では、アクティブバリア部ＡＢＵ１（ＡＢＵ）とアクティブバリア部ＡＢＵ２（ＡＢＵ）とが電気的に接続されていることに起因して、以下に示す不都合が生じる。すなわち、図２において、出力部ＯＴ１から半導体基板１Ｓへの電子の注入が多くなり過ぎると、アクティブバリア部ＡＢＵ１（ＡＢＵ）に生じる負電位の絶対値が大きくなり、これによって、アクティブバリア部ＡＢＵ１（ＡＢＵ）と電気的に接続されているアクティブバリア部ＡＢＵ２（ＡＢＵ）に印加される負電位の絶対値が大きくなる。これによって、アクティブバリア部ＡＢＵ２（ＡＢＵ）のｎ型半導体層と半導体基板１Ｓとの間のｐｎ接合が順バイアスされて、アクティブバリア部ＡＢＵ２（ＡＢＵ）から半導体基板１Ｓへの電子の注入が新たに生じることになる。この結果、関連技術では、アクティブバリア部ＡＢＵ２（ＡＢＵ）からの電子の注入によって、かえって、回路部ＣＴへの意図しない電子の注入が増大することになるのである。つまり、関連技術では、アクティブバリア部ＡＢＵ１（ＡＢＵ）とアクティブバリア部ＡＢＵ２（ＡＢＵ）とが電気的に接続されている。この結果、関連技術では、例えば、出力部ＯＴ１から半導体基板１Ｓへの電子の注入が多くなり過ぎると、注入源に近い側に配置されているアクティブバリア部ＡＢＵ１（ＡＢＵ）による直接的な回路部ＣＴへの電子の入り込みを抑制できる一方で、注入源から遠い側に配置されているアクティブバリア部ＡＢＵ２（ＡＢＵ）による間接的な回路部ＣＴへの電子の入り込みが新たに生じる。これにより、関連技術では、アクティブバリア部ＡＢＵ２（ＡＢＵ）から回路部ＣＴへの新たな電子の注入によって、回路部ＣＴの誤動作が生じやすくなるのである。
これに対し、本実施の形態１では、例えば、図４に示すように、アクティブバリア部ＡＢＵ１とアクティブバリア部ＡＢＵ２とが電気的に分離されている。本実施の形態１では、例えば、図２において、出力部ＯＴ１から半導体基板１Ｓへの電子の注入が多くなり過ぎて、アクティブバリア部ＡＢＵ１（ＡＢＵ）に生じる負電位の絶対値が大きくなったとしても、アクティブバリア部ＡＢＵ１とアクティブバリア部ＡＢＵ２とが電気的に分離されている。この結果、アクティブバリア部ＡＢＵ２に印加される電位は、アクティブバリア部ＡＢＵ１に生じる絶対値の大きな負電位の影響を受けることはない。したがって、アクティブバリア部ＡＢＵ２のｎ型半導体層と半導体基板１Ｓとの間のｐｎ接合が順バイアスされることはなく、アクティブバリア部ＡＢＵ２から半導体基板１Ｓへの電子の注入は生じない。このことから、本実施の形態１では、アクティブバリア部ＡＢＵ２からの新たな電子の注入によって、かえって、回路部ＣＴへの意図しない電子の注入が増大することを防止できる。すなわち、本実施の形態１における特徴点によれば、アクティブバリア部ＡＢＵ１とアクティブバリア部ＡＢＵ２とが電気的に絶縁されていることから、出力部ＯＴ１から半導体基板１Ｓへの電子の注入が多くなり過ぎたとしても、注入源から遠い側に配置されているアクティブバリア部ＡＢＵ２による間接的な回路部ＣＴへの新たな電子の入り込みという副作用を抑制できる。この結果、本実施の形態１における特徴点によれば、出力部ＯＴ１から半導体基板１Ｓへの電子の注入が多くなり過ぎる場合に顕在化する副作用を防止できる結果、注入源からの電子の注入量が多くなる条件においても、回路部ＣＴの誤動作を抑制することができる。このように、本実施の形態１における特徴点によれば、基本的に、注入源からの電子の注入量の大小に関わらず、回路部ＣＴへの電子の入り込みを抑制できる結果、回路部ＣＴの誤動作を効果的に抑制することができる。
例えば、図２および図４において、出力部ＯＴ１と電気的に接続される負荷に含まれるインダクタンスと、出力部ＯＴ２と電気的に接続される負荷に含まれるインダクタンスとが大幅に異なる場合、必然的に、出力部ＯＴ１からの電子の注入量と出力部ＯＴ２からの電子の注入量は大幅に異なることになる。この場合、関連技術では、上述した副作用によって、回路部ＣＴへの電子の入り込みを効果的に抑制することができない。これに対し、本実施の形態１によれば、関連技術とは異なり、上述した副作用を防止できる結果、回路部ＣＴへの電子の入り込みを効果的に抑制することができる。したがって、本実施の形態１における半導体装置によれば、出力部ＯＴ１と接続される負荷と、出力部ＯＴ２と接続される負荷との間に課される信頼性の観点からの制限（例えば、インダクタンスに対する制限）を緩和することができ、本実施の形態１における半導体装置の汎用性を向上することができる。このことは、本実施の形態１における半導体装置を使用することにより、負荷を含むシステムの設計自由度を向上できることを意味する。
このように、本実施の形態１における特徴点によれば、直接的な効果として、注入源からの電子の注入量の大小および異同に関わらず、半導体装置の信頼性を向上することができる。このことは、本実施の形態１における半導体装置と様々な種類のインダクタンスを含む負荷とを半導体装置の信頼性を確保しながら接続することが可能となることを意味する。これにより、本実施の形態１における特徴点によれば、半導体装置の汎用性を向上することができる。したがって、本実施の形態１における半導体装置を使用することにより、電気システムの設計自由度を拡大しながら、信頼性の高い電気システムを構築できる点で、本実施の形態１における技術的思想は、有用な技術的意義を有する。
次に、本実施の形態１における特徴点によれば、回路部ＣＴへの意図しない電荷の注入、言い換えれば、回路部ＣＴへ流れ込む電流を低減できることが、シミュレーションによって裏付けられている点について説明する。
図５は、シミュレーション結果を示すグラフである。まず、本実施の形態１におけるシミュレーションの条件について説明する。図２において、出力部ＯＴ１を注入源１とし、出力部ＯＴ２を注入源２とする。そして、出力部ＯＴ１に流す電流を電流ＩＥ１とし、出力部ＯＴ２に流す電流を電流ＩＥ２とする。このとき、電流ＩＥ２は、０．１ｍＡに固定する一方、電流ＩＥ１は、０．１ｍＡから１０ｍＡまで変化させる。さらに、この条件で、アクティブバリア部ＡＢＵ１とアクティブバリア部ＡＢＵ２とを電気的に分離した構成（分離構造という）において、回路部ＣＴに流れ込む電流を電流Ｉ（分離）とする。また、アクティブバリア部ＡＢＵ１とアクティブバリア部ＡＢＵ２とを電気的に接続した構成（接続構造という）において、回路部ＣＴに流れ込む電流を電流Ｉ（共通）とする。このとき、図５に示す「差分」とは、「電流Ｉ（分離）−電流Ｉ（共通）」として定義される。これにより、例えば、「差分」の値が負値になるということは、電流Ｉ（分離）が電流Ｉ（共通）よりも小さくなることを意味し、これは、本実施の形態１の構成が、関連技術の構成よりも優れているということを意味する。
この点を考慮して、まず、図５の左図を見ると、電流ＩＥ１と電流ＩＥ２の和が大きくなるほど、「差分」の値が負値側にシフトしていることがわかる。これは、電流ＩＥ２を０．１ｍＡに固定し、かつ、電流ＩＥ１を０．１ｍＡ→１０ｍＡに増加させるにしたがって、本実施の形態１における分離構造の方が、関連技術における接続構造よりも回路部ＣＴに流れ込む電流を低減できることが裏付けられており、本実施の形態１における分離構造の方が、関連技術における接続構造よりも優れていることを示している。
さらに、図５の右図に示すように、「差分」の値が負値側にシフトするほど、アクティブバリア部ＡＢＵ１を構成する配線ＷＬ１の負電位の絶対値が大きくなっていることがわかる。したがって、図５の左図と右図に示されるシミュレーション結果から、以下のことを推測することができる。例えば、図５の左図に示すように、「差分」の値が負値側にシフトしている理由は、関連技術の接続構造では、電流ＩＥ１の電流値が増加すると、注入源１から遠い側に配置されているアクティブバリア部ＡＢＵ２による間接的な回路部ＣＴへの新たな電子の注入という副作用が発生する一方、本実施の形態１の分離構造では、副作用が発生しないと考えられる。このように考えられる根拠は、図５の右図に示すように、「差分」の値が負値側にシフトすると、配線ＷＬ１の電位が負電位側に大きくなっているからである。すなわち、配線ＷＬ１の電位が負電位側に大きくなると、関連技術における接続構造では、配線ＷＬ１と電気的に接続されている配線ＷＬ２の電位も負電位側に大きくなる。この結果、関連技術では、アクティブバリア部ＡＢＵ２と半導体基板１Ｓとの間のｐｎ接合に順バイアス（絶対値が約０．７Ｖ以上）が加わって、アクティブバリア部ＡＢＵ２から半導体基板１Ｓに電子が注入されると考えることができる。一方、本実施の形態１における分離構造では、たとえ、配線ＷＬ１の電位が負電位側に大きくなっても、配線ＷＬ２は、配線ＷＬ１と電気的に分離されていることから、配線ＷＬ２の電位が負電位側に大きくなることはなく、したがって、アクティブバリア部ＡＢＵ２から半導体基板１Ｓへの新たな電子の注入は生じないと考えられる。
以上のことから、本実施の形態１における分離構造によれば、一方の注入源１に流れる電流ＩＥ１が他方の注入源２に流れる電流ＩＥ２よりも大幅に増加する場合であっても、副作用に起因する回路部ＣＴへの意図しない電荷の注入、言い換えれば、回路部ＣＴへ流れ込む電流を低減できることが、図５に示すシミュレーションの評価結果によって裏付けられていることがわかる。
なお、例えば、図４に示すように、アクティブバリア部ＡＢＵ１の平面サイズと、アクティブバリア部ＡＢＵ２の平面サイズとを等しくする構成では、以下に示す利点を得ることができる。すなわち、電子の注入源となる出力部ＯＴ１と出力部ＯＴ２のいずれかにインダクタンスが大きな負荷が接続される場合であっても、同等の効果を得ることができる。言い換えれば、出力部ＯＴ１における電子の注入量が、出力部ＯＴ２における電子の注入量よりも多くなる場合と、出力部ＯＴ２における電子の注入量が、出力部ＯＴ１における電子の注入量よりも多くなる場合の両方において、同等の効果を得ることができる。
一方、例えば、設計上、出力部ＯＴ１における電子の注入量が、出力部ＯＴ２における電子の注入量よりも多くなることが決定している場合には、図４において、アクティブバリア部ＡＢＵ１の平面サイズを、アクティブバリア部ＡＢＵ２の平面サイズよりも大きくすることが望ましい。なぜなら、電子の注入量の多い出力部ＯＴ１に近い側のアクティブバリア部ＡＢＵ１の平面サイズを大きくすることにより、電子と対消滅させる正孔の供給量を多くできることができるからである。つまり、電子の注入量の多い出力部ＯＴ１に近い側のアクティブバリア部ＡＢＵ１における正孔の供給能力を大きくすることより、電子と正孔の対消滅を促進できる結果、回路部ＣＴへの電子の入り込みを抑制する効果を大きくすることができると考えられるからである。同様の理由により、設計上、出力部ＯＴ２における電子の注入量が、出力部ＯＴ１における電子の注入量よりも多くなることが決定している場合には、図４において、アクティブバリア部ＡＢＵ２の平面サイズを、アクティブバリア部ＡＢＵ１の平面サイズよりも大きくすることが望ましい。
また、出力部ＯＴ１および出力部ＯＴ２のそれぞれには、例えば、図１に示すハイサイド素子を構成するパワートランジスタＱＨと、ローサイド素子を構成するパワートランジスタＱＬとが形成されている。このとき、特に、負荷に含まれるインダクタンスＬに起因するデッドタイム中の逆起電力によって、ドレインの電位がソース電位よりも低くなることが回路部への意図しない電子の注入を引き起こす原因となるのは、ローサイド素子である。すなわち、主に、図１に示すローサイド素子であるパワートランジスタＱＬが回路部への意図しない電子の注入源となる。このことから、電子の注入源となるローサイド素子からの回路部への影響を小さくする観点から、例えば、出力部ＯＴ１および出力部ＯＴ２のそれぞれにおいて、ハイサイド素子よりもローサイド素子を回路部から遠ざけるように配置することが望ましい。なぜなら、電子の注入源であるローサイド素子と回路部との間の距離をできるだけ離すことにより、ローサイド素子から回路部への電子の注入を抑制できると考えられるからである。
以上のことから、本実施の形態１における特徴点とともに、上述したアクティブバリア部（ＡＢＵ１、ＡＢＵ２）の平面サイズに関する知見や、上述した出力部（ＯＴ１、ＯＴ２）の構成要素の配置に関する知見を考慮することにより、回路部への意図しない電子の注入を効果的に抑制することができ、これによって、半導体装置のさらなる信頼性の向上を図ることができる。
＜半導体装置の製造方法＞
本実施の形態１における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
まず、図６に示すように、ｐ型不純物濃度の低い半導体基板１Ｓを用意した後、半導体基板１Ｓの表面に約３００ｎｍ〜１μｍ程度の厚さを有する酸化シリコン膜を形成する。そして、フォトリソグラフィ技術を使用することにより、酸化シリコン膜上にパターニングしたレジスト膜を形成する。その後、パターニングしたレジスト膜をマスクとして、酸化シリコン膜をエッチングすることにより、酸化シリコン膜をパターニングする。
次に、パターニングした酸化シリコン膜をマスクにしたイオン注入法により、半導体基板１Ｓの表面にｎ型不純物（例えば、アンチモン）を導入した後、パターニングされたレジスト膜をアッシング処理により除去する。そして、半導体基板１Ｓに対して、約１２００℃程度の熱処理を施すことにより、半導体基板１Ｓ内にｎ＋型半導体層（ｎ＋型半導体層ＮＲ１Ａおよびｎ＋型半導体層ＮＲ２Ａを含む）を形成する。その後、半導体基板１Ｓ上に形成されているパターニングされた酸化シリコン膜を除去する。
続いて、半導体基板１Ｓの表面に約２０ｎｍ〜３０ｎｍ程度の厚さを有する酸化シリコン膜を形成した後、フォトリソグラフィ技術を使用することにより、酸化シリコン膜上にパターニングしたレジスト膜を形成する。そして、パターニングしたレジスト膜をマスクとして、酸化シリコン膜をエッチングすることにより、酸化シリコン膜をパターニングする。次に、パターニングした酸化シリコン膜をマスクにしたイオン注入法により、半導体基板１Ｓの表面にｐ型不純物（例えば、ボロン）を導入した後、パターニングされたレジスト膜をアッシング処理により除去する。そして、半導体基板１Ｓに対して、約１１５０℃程度の熱処理を施すことにより、半導体基板１Ｓ内にｐ＋型半導体層（ｐ＋型半導体層ＰＲ１Ａおよびｐ＋型半導体層ＰＲ２Ａを含む）を形成する。その後、半導体基板１Ｓ上に形成されているパターニングされた酸化シリコン膜を除去する。その後、エピタキシャル成長技術を使用することにより、ｎ＋型半導体層とｐ＋型半導体層とを形成した半導体基板１Ｓ上に、ｎ−型半導体層であるエピタキシャル層ＥＰＩを形成する。
次に、図７に示すように、エピタキシャル層ＥＰＩの表面を酸化することにより、エピタキシャル層ＥＰＩの表面に、約２０ｎｍ〜３０ｎｍ程度の厚さを有する酸化シリコン膜を形成する。そして、フォトリソグラフィ技術を使用することにより、酸化シリコン膜上に、パターニングしたレジスト膜を形成する。続いて、パターニングしたレジスト膜をマスクにしたエッチングにより、パターニングした酸化シリコン膜を形成した後、パターニングしたレジスト膜をアッシング処理により除去する。
続いて、パターニングした酸化シリコン膜をマスクにしたイオン注入法により、エピタキシャル層ＥＰＩにｐ型不純物（例えば、ボロン）を導入することにより、エピタキシャル層ＥＰＩにｐ型半導体層（ｐ型半導体層ＰＲ１Ｂおよびｐ型半導体層ＰＲ２Ｂを含む）を形成する。その後、フォトリソグラフィ技術を使用することにより、エピタキシャル層ＥＰＩの表面にパターニングしたレジスト膜を形成する。そして、パターニングしたレジスト膜をマスクにして、エピタキシャル層ＥＰＩにｐ型不純物（例えば、ボロン）を導入する。これにより、出力部形成領域ＯＴＲ１および出力部形成領域ＯＴＲ２に、ｐ型半導体領域からなるボディ領域ＢＲを形成し、かつ、回路部形成領域ＣＲに、ｐ型半導体領域ＰＲを形成する。このとき、ボディ領域ＢＲは、出力部を構成するパワートランジスタのバックゲートとなる領域であり、ｐ型半導体領域ＰＲは、回路部を構成するバイポーラトランジスタのベースとなる領域である。
さらに、エピタキシャル層ＥＰＩの表面に形成されている酸化シリコン膜を除去した後、ＬＯＣＯＳ法（選択酸化法）を使用することにより、エピタキシャル層ＥＰＩの表面に、ＬＯＣＯＳ絶縁膜ＬＳを選択的に形成する。
次に、図８に示すように、熱酸化法を使用することにより、エピタキシャル層ＥＰＩの表面に、例えば、約数十ｎｍの厚さを有するゲート絶縁膜ＧＯＸを形成する。続いて、導電型不純物が導入されたポリシリコン膜をエピタキシャル層ＥＰＩ上に形成する。そして、フォトリソグラフィ技術およびエッチングを使用して、ポリシリコン膜をパターニングすることにより、出力部形成領域ＯＴＲ１および出力部形成領域ＯＴＲ２のそれぞれに、出力部を構成するパワートランジスタのゲート電極ＧＥを形成する。
続いて、フォトリソグラフィ技術を使用することにより、エピタキシャル層ＥＰＩの表面に、パターニングしたレジスト膜を形成する。その後、パターニングしたレジスト膜およびゲート電極ＧＥをマスクにしたイオン注入法により、エピタキシャル層ＥＰＩの表面にｎ型不純物（例えば、砒素）を導入する。これにより、出力部形成領域ＯＴＲ１および出力部形成領域ＯＴＲ２のそれぞれにおいては、出力部を構成するパワートランジスタのソース領域ＳＲおよびドレイン領域ＤＲが形成される。同様に、回路部形成領域ＣＲにおいては、回路部を構成するバイポーラトランジスタのエミッタ領域ＥＴＲおよびコレクタ領域ＣＬＲが形成される。また、アクティブバリア領域ＡＢＲ１においては、ｎ＋型半導体層ＮＲ１Ｃが形成され、アクティブバリア領域ＡＢＲ２においては、ｎ＋型半導体層ＮＲ２Ｃが形成される。その後、パターニングしたレジスト膜を除去する。
次に、フォトリソグラフィ技術を使用することにより、エピタキシャル層ＥＰＩの表面に、パターニングしたレジスト膜を形成する。そして、パターニングしたレジスト膜およびゲート電極ＧＥをマスクにしたイオン注入法により、エピタキシャル層ＥＰＩの表面にｐ型不純物（例えば、ボロン）を導入する。これにより、出力部形成領域ＯＴＲ１および出力部形成領域ＯＴＲ２のそれぞれにおいては、出力部を構成するパワートランジスタのボディコンタクト領域ＢＣが形成される。同様に、回路部形成領域ＣＲにおいては、回路部を構成するバイポーラトランジスタのベース領域ＢＳＲが形成される。また、アクティブバリア領域ＡＢＲ１においては、ｐ＋型半導体層ＰＲ１Ｃが形成され、アクティブバリア領域ＡＢＲ２においては、ｐ＋型半導体層ＰＲ２Ｃが形成される。その後、パターニングしたレジスト膜を除去する。
続いて、図９に示すように、半導体基板１Ｓの上方に、約５００ｎｍ〜１μｍ程度の厚さを有する酸化シリコン膜を形成することにより、層間絶縁膜ＩＬ１を形成する。その後、フォトリソグラフィ技術を使用することにより、層間絶縁膜ＩＬ１上に、パターニングしたレジスト膜を形成する。そして、パターニングしたレジスト膜をマスクにして、層間絶縁膜ＩＬ１およびＬＯＣＯＳ絶縁膜ＬＳをエッチングする。引き続き、パターニングしたレジスト膜を除去した後、エッチングした層間絶縁膜ＩＬ１をマスクにして、エピタキシャル層ＥＰＩおよび半導体基板１Ｓをエッチングする。これにより、層間絶縁膜ＩＬ１とＬＯＣＯＳ絶縁膜ＬＳとエピタキシャル層ＥＰＩとを貫通して、半導体基板１Ｓに達するとレンチＴＲ１とトレンチＴＲ２とトレンチＴＲ３を形成する。その後、トレンチＴＲ１〜ＴＲ３の内部を埋め込む酸化シリコン膜からなる絶縁膜ＩＦを層間絶縁膜ＩＬ上に形成する。さらに、化学的機械的研磨法（Chemical Mechanical Polishing：ＣＭＰ法）を使用することにより、層間絶縁膜ＩＬ１の厚さが約５００ｎｍ〜１μｍ程度になるまで、絶縁膜ＩＦおよび層間絶縁膜ＩＬ１を研磨して表面を平坦化する。これにより、トレンチＴＲ１に絶縁膜ＩＦを埋め込んだ構造である分離部ＳＴＩ１（図２参照）と、トレンチＴＲ２に絶縁膜ＩＦを埋め込んだ構造である分離部ＳＴＩ２（図２参照）と、トレンチＴＲ３に絶縁膜ＩＦを埋め込んだ構造である分離部ＳＴＩ３（図２参照）を形成できる。
次に、図２に示すように、フォトリソグラフィ技術を使用することにより、層間絶縁膜ＩＬ１上に、パターニングしたレジスタ膜を形成する。そして、パターニングしたレジスト膜をマスクにして、層間絶縁膜ＩＬ１を貫通するコンタクトホールを形成する。続いて、コンタクトホールの内部を含む層間絶縁膜ＩＬ１上にタングステン膜を形成した後、ＣＭＰ法を使用することにより、層間絶縁膜ＩＬ１上に形成されている不要なタングステン膜を除去する。これにより、層間絶縁膜ＩＬ１にプラグ（プラグＰＬＧ、プラグＰＬＧ１Ａ、プラグＰＬＧ１Ｂ、プラグＰＬＧ２Ａ、プラグＰＬＧ２Ｂを含む）を形成することができる。そして、層間絶縁膜ＩＬ１上にアルミニウム膜を形成した後、フォトリソグラフィ技術を使用することにより、アルミニウム膜をパターニングする。これにより、パターニングしたアルミニウム膜からなる配線（配線ＷＬと配線ＷＬ１と配線ＷＬ２）を形成することができる。以上のようにして、本実施の形態１における半導体装置を製造できる。
＜変形例＞
続いて、本実施の形態１における変形例について説明する。図１０は、本変形例における半導体チップＣＨＰ１の平面レイアウトを模式的に示す平面図である。図１０に示すように、半導体チップＣＨＰ１の中央部に回路部ＣＴが配置されている一方、半導体チップＣＨＰ１の四隅近傍に４つの出力部ＯＴ１〜ＯＴ４が配置されている。このように構成されている変形例においても、例えば、４つの出力部ＯＴ１〜ＯＴ４のそれぞれに接続される負荷に含まれるインダクタンスが大きく異なる場合、４つの出力部ＯＴ１〜ＯＴ４から半導体基板への電子注入量が大きくことなると考えられる。したがって、本変形例における半導体チップＣＨＰ１においても、実施の形態１における技術的思想を適用することが有効である。例えば、本変形例では、図１０に示すように、回路部ＣＴを囲むように、閉じたパターンからなる素子分離部ＩＵ１〜ＩＵ８が配置されており、素子分離部ＩＵ１〜ＩＵ８のそれぞれに内包されるように、アクティブバリア部ＡＢＵ１〜ＡＢＵ８が形成されている。このことから、本変形例において、８つのアクティブバリア部ＡＢＵ１〜ＡＢＵ８のそれぞれは、互いに電気的に分離されていることになる。これにより、本変形例においても、電子注入源となる４つの出力部ＯＴ１〜ＯＴ４における電子の注入量の大小に関わらず、回路部ＣＴへの電子の入り込みを抑制できる結果、回路部ＣＴの誤動作を効果的に抑制することができる。特に、図１０に示すように、複数のアクティブバリア部（ＡＢＵ１〜ＡＢＵ８）の個数を複数の出力部（ＯＴ１〜ＯＴ４）の個数よりも多くなるように構成する場合、複数の出力部（ＯＴ１〜ＯＴ４）からの電子の注入量が大きく異なる場合に生じる悪影響を顕在化しにくくすることができ、これによって、半導体装置の信頼性を向上できる。
（実施の形態２）
＜改善の検討＞
例えば、複数の素子分離部のそれぞれに内包されるように、複数のアクティブバリア部のそれぞれを形成して、複数のアクティブバリア部を互いに電気的に分離するという前記実施の形態１における特徴点によれば、回路部への電子の注入源となる複数の出力部において、互いに電子の注入量が異なることに起因する副作用を抑制することができる。つまり、前記実施の形態１における技術的思想は、特定の出力部から半導体基板への電子の注入が偏って多くなり過ぎると、この特定の出力部に近い側に配置されているアクティブバリア部に生じる負電位の絶対値が大きくなる。すると、例えば、電子の注入量が多い出力部側に配置されているアクティブバリア部と、電子の注入量が少ない出力部側に配置されているアクティブバリア部とが電気的に接続されていると、電子の注入量が少ない出力部側に配置されているアクティブバリア部にも絶対値の大きな負電位が印加されることになる。この場合、特に、負電位の絶対値がｐｎ接合のビルトインポテンシャル（シリコンの場合、絶対値が約０．７Ｖ）を超えると、ｐｎ接合が順バイアスされて回路部への電子の入り込みが新たに生じる。この点に関し、前記実施の形態１によれば、たとえ、電子の注入量が多い出力部側に配置されているアクティブバリア部に生じる負電位の絶対値が大きくなっても、電子の注入量が少ない出力部側に配置されているアクティブバリア部に絶対値の大きな負電位が加わることを抑制できる。この結果、電子の注入量が少ない出力部側に配置されているアクティブバリア部に形成されているｐｎ接合に順バイアスが加わることを防止できる。このことから、電子の注入量の少ない出力部側に配置されているアクティブバリア部からの回路部への新たな電子の注入が防止されて、回路部の誤動作を抑制することができる。
図５に示すシミュレーション結果に着目した場合、確かに、図５の左図および図５の右図に示すように、配線電位が「−０．７Ｖ」よりも小さくなると、「差分」が負側にシフトする。これは、関連技術における「接続構造」では、電子の注入量の少ない出力部側に配置されているアクティブバリア部のｐｎ接合が順バイアスされることで、回路部への電子の注入量が増大するという理由によって説明される。そして、「差分」が負側にシフトするということは、前記実施の形態１における「分離構造」の方が関連技術における「絶族構造」よりも優れていることを意味し、図５によって、前記実施の形態１における技術的思想の有用性が裏付けられていることになる。
ところが、図５の右図において、配線電位が「−０．７Ｖ」よりも大きい場合、「差分」は、逆に正側にシフトしている。これは、かえって、関連技術における「接続構造」の方が、前記実施の形態１における「分離構造」よりも優れていることを意味している。すなわち、配線電位の絶対値がｐｎ接合のビルトインポテンシャルよりも大きくなって初めて、前記実施の形態１における技術的思想が有用になるのであって、配線電位の絶対値がｐｎ接合のビルトインポテンシャルよりも小さい場合には、前記実施の形態１の「分離構造」よりも関連技術における「接続構造」の方が有用となることが示唆されている。
これは、配線電位の絶対値がｐｎ接合のビルトインポテンシャルを超えなければ、「接続構造」の方がアクティブバリア部のサイズを大きくすることができ、これによって、電子と結合する正孔の供給量を増加させることができる結果、電子と正孔の結合による電子の消滅が促進されて、回路部への電子の注入が抑制されると考えられるからである。
＜実施の形態２における基本思想＞
そこで、本実施の形態２における基本思想は、アクティブバリア部の電位（絶対値）がｐｎ接合のビルトインポテンシャルを超えない場合には、「接続構造」を実現する一方、アクティブバリア部の電位（絶対値）がｐｎ接合のビルトインポテンシャルを超える場合には、「分離構造」を実現するという技術的思想である。すなわち、本実施の形態２における基本思想は、アクティブバリア部の電位（絶対値）がｐｎ接合のビルトインポテンシャルを超えるか否かによって、「接続構造」と「分離構造」とを切り換えるという技術的思想である。このような本実施の形態２における基本思想によれば、「接続構造」の利点と「分離構造」の利点の両方を得ることができる結果、さらなる半導体装置の信頼性を向上することができる。
＜基本思想を具現化する構成例＞
以下では、本実施の形態２における基本思想を具現化する構成例について説明する。図１１は、本実施の形態２における基本思想を具現化した構成例を模式的に示す図である。図１１において、この構成例の特徴点は、アクティブバリア部ＡＢＵ１の構成要素である配線ＷＬ１と、アクティブバリア部ＡＢＵ２の構成要素である配線ＷＬ２との間に、互いに直列接続されたデプレッション型電界効果トランジスタＤＱ１とデプレッション型電界効果トランジスタＤＱ２とを有している点にある。そして、デプレッション型電界効果トランジスタＤＱ１のゲート電極とソースとが電気的に接続され、かつ、デプレッション型電界効果トランジスタＤＱ２のゲート電極とソースとが電気的に接続されている。さらに、デプレッション型電界効果トランジスタＤＱ１のしきい値電圧（Ｖｔｈ）は、「約−０．７Ｖ」となっており、デプレッション型電界効果トランジスタＤＱ１のしきい値電圧（Ｖｔｈ）も、「約−０．７Ｖ」となっている。
このような構成例によれば、アクティブバリア部の電位（絶対値）がｐｎ接合のビルトインポテンシャルを超えるか否かによって、「接続構造」と「分離構造」とを切り換えるという基本思想を具現化することができる。以下に、この点について説明する。
例えば、図１２は、アクティブバリア部ＡＢＵ１の配線ＷＬ１の電位が「−０．７Ｖ」よりも大きく、かつ、アクティブバリア部ＡＢＵ２の配線ＷＬ２の電位が「−０．７Ｖ」よりも大きい場合を示す図である。図１２に示すように、この場合、アクティブバリア部ＡＢＵ１の配線ＷＬ１と電気的に接続されているデプレッション型電界効果トランジスタＤＱ１のゲート電極に印加されるゲート電圧（Ｖｇ）は、「−０．７Ｖ」よりも大きくなる。この結果、デプレッション型電界効果トランジスタＤＱ１はオンする。同様に、アクティブバリア部ＡＢＵ２の配線ＷＬ２と電気的に接続されているデプレッション型電界効果トランジスタＤＱ２のゲート電極に印加されるゲート電圧（Ｖｇ）も、「−０．７Ｖ」よりも大きくなる。この結果、デプレッション型電界効果トランジスタＤＱ２もオンする。したがって、アクティブバリア部ＡＢＵ１の配線ＷＬ１とアクティブバリア部ＡＢＵ２の配線ＷＬ２とは、オンしているデプレッション型電界効果トランジスタＤＱ１およびデプレッション型電界効果トランジスタＤＱ２を介して、電気的に接続されることになる。これにより、アクティブバリア部ＡＢＵ１およびアクティブバリア部ＡＢＵ２は、「接続構造」を構成することになる。つまり、アクティブバリア部ＡＢＵ１の電位の絶対値およびアクティブバリア部ＡＢＵ２の電位の絶対値がｐｎ接合のビルトインポテンシャルよりも小さい場合には、「接続構造」が実現されることになる。
続いて、例えば、図１３は、アクティブバリア部ＡＢＵ１の配線ＷＬ１の電位が「−０．７Ｖ」よりも小さく、かつ、アクティブバリア部ＡＢＵ２の配線ＷＬ２の電位が「−０．７Ｖ」よりも大きい場合を示す図である。図１３に示すように、この場合、アクティブバリア部ＡＢＵ１の配線ＷＬ１と電気的に接続されているデプレッション型電界効果トランジスタＤＱ１のゲート電極に印加されるゲート電圧（Ｖｇ）は、「−０．７Ｖ」よりも小さくなる。この結果、デプレッション型電界効果トランジスタＤＱ１はオフする。一方、アクティブバリア部ＡＢＵ２の配線ＷＬ２と電気的に接続されているデプレッション型電界効果トランジスタＤＱ２のゲート電極に印加されるゲート電圧（Ｖｇ）は、「−０．７Ｖ」よりも大きくなる。この結果、デプレッション型電界効果トランジスタＤＱ２もオンする。したがって、アクティブバリア部ＡＢＵ１の配線ＷＬ１とアクティブバリア部ＡＢＵ２の配線ＷＬ２とは、オフしているデプレッション型電界効果トランジスタＤＱ１によって、電気的に分離されることになる。これにより、アクティブバリア部ＡＢＵ１およびアクティブバリア部ＡＢＵ２は、「分離構造」を構成することになる。つまり、アクティブバリア部ＡＢＵ１の電位の絶対値およびアクティブバリア部ＡＢＵ２の電位の絶対値のいずれか一方が、ｐｎ接合のビルトインポテンシャルよりも大きくなる場合には、「分離構造」が実現されることになる。このようにして、図１１〜図１３に示す本実施の形態２における構成例によれば、アクティブバリア部の電位（絶対値）がｐｎ接合のビルトインポテンシャルを超えるか否かによって、「接続構造」と「分離構造」とを切り換えるという技術的思想が具現化できていることがわかる。
＜実施の形態２におけるデバイス構造例＞
図１４は、図１１に示す構成例を１つの半導体チップＣＨＰ１で実現するデバイス構造の一例を示す断面図である。図１４では、図２に示す前記実施の形態１におけるデバイス構造に加えて、スペース領域Ｒ３を挟むデプレッション型トランジスタ形成領域ＤＭＲと、ＣＭＯＳトランジスタ形成領域ＣＭＲとが追加されている。
図１４に示すように、例えば、ＣＭＯＳトランジスタ形成領域ＣＭＲには、ｎチャネル型電界効果トランジスタＱ１およびｐチャネル型電界効果トランジスタＱ２が形成されていることがわかる。一方、デプレッション型トランジスタ形成領域ＤＭＲには、互いに直列接続されたデプレッション型電界効果トランジスタＤＱ１とデプレッション型電界効果トランジスタＤＱ２とが形成されている。そして、図１４に示すように、デプレッション型電界効果トランジスタＤＱ２のゲート電極およびソース（ソース領域）は、プラグおよび第２層配線である配線ＭＬ１Ｂを介して、アクティブバリア部ＡＢＵ２と電気的に接続されている。一方、デプレッション型電界効果トランジスタＤＱ１のゲート電極およびソース（ソース領域）は、プラグと第２層配線である配線ＭＬ１Ａおよび配線ＭＬ１Ｃと第３層配線である配線ＭＬ２とを介して、アクティブバリア部ＡＢＵ１と電気的に接続されている。このように、図１４に示すデバイス構造によって、図１１に示す構成例が実現できることがわかる。なお、図１４に示すデバイス構造では、第２層配線と第３層配線とを使用することにより、図１１に示す構成例を実現しているが、これに限らず、例えば、第２層配線を平面的に引き回すことにより、第２層配線だけで、図１１に示す構成例を実現するように構成してもよい。
＜半導体装置の製造方法＞
本実施の形態２における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。本実施の形態２における半導体装置の製造方法は、前記実施の形態１における半導体装置とほぼ同様であるため、相違点を中心に説明する。まず、図１５は、前記実施の形態１における半導体装置の製造工程を説明する図７に対応する図である。この図１５においては、フォトリソグラフィ技術を使用することにより、エピタキシャル層ＥＰＩ上に、パターニングしたレジスト膜を形成した後、このパターニングしたレジスト膜をマスクにしたイオン注入法により、ＣＭＯＳトランジスタ形成領域ＣＭＲにｎ型不純物（例えば、リン）を注入する。これにより、ＣＭＯＳトランジスタ形成領域ＣＭＲに、ｎ型ウェルＮＷＬを形成する。そして、パターニングしたレジスト膜をアッシング処理で除去した後、フォトリソグラフィ技術を使用することにより、新たにパターニングしたレジスト膜を形成する。続いて、新たにパターニングしたレジスト膜をマスクにしたイオン注入法により、デプレッション型トランジスタ形成領域ＤＭＲにｐ型ウェルＰＷＬ１を形成するとともに、ＣＭＯＳトランジスタ形成領域ＣＭＲにｐ型ウェルＰＷＬ２を形成する。
次に、図１６は、前記実施の形態１における半導体装置の製造工程を説明する図８に対応する図である。この図１６においては、デプレッション型トランジスタ形成領域ＤＭＲに形成されているｐ型ウェルＰＷＬ１の表面に、ｎ型反転層を形成するため、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型半導体層ＮＲ３Ａを形成する。そして、前記実施の形態１で説明したゲート絶縁膜形成工程およびゲート電極形成工程によって、デプレッション型トランジスタ形成領域ＤＭＲにも、ゲート絶縁膜ＧＯＸおよびゲート電極ＧＥを形成し、かつ、ＣＭＯＳトランジスタ形成領域ＣＭＲにも、ゲート絶縁膜ＧＯＸおよびゲート電極ＧＥを形成する。
その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、デプレッション型トランジスタ形成領域ＤＭＲおよびＣＭＯＳトランジスタ形成領域ＣＭＲに、ｎ型不純物（例えば、砒素）を導入する。これにより、デプレッション型トランジスタ形成領域ＤＭＲに、ｎ＋型半導体領域からなるソース領域（ＳＲ２Ａ、ＳＲ２Ｂ）とドレイン領域ＤＲ２を形成するとともに、ＣＭＯＳトランジスタ形成領域ＣＭＲに、ｎ＋型半導体領域ＮＲ３を形成する。
さらに、フォトリソグラフィ技術およびイオン注入法を使用することにより、ＣＭＯＳトランジスタ形成領域ＣＭＲに、ｐ型不純物（例えば、ボロン）を導入する。これにより、ＣＭＯＳトランジスタ形成領域ＣＭＲに、ｐ＋型半導体領域ＰＲ３を形成する。
続いて、図１７は、前記実施の形態１における半導体装置の製造工程を説明する図２に対応する図である。この図１７において、デプレッション型トランジスタ形成領域ＤＭＲおよびＣＭＯＳトランジスタ形成領域ＣＭＲに、プラグＰＬＧおよび配線ＷＬを形成した後、デプレッション型トランジスタ形成領域ＤＭＲに、分離部ＳＴＩ４を形成し、かつ、ＣＭＯＳトランジスタ形成領域ＣＭＲに、分離部ＳＴＩ５を形成する。
その後、図１４に示すように、層間絶縁膜ＩＬ２を形成して、この層間絶縁膜ＩＬ２を貫通するプラグを形成した後、層間絶縁膜ＩＬ２上に第２層配線である配線（ＭＬ１Ａ，ＭＬ１Ｂ、ＭＬ１Ｃ）を形成する。さらに、層間絶縁膜ＩＬ上に層間絶縁膜ＩＬ３を形成して、この層間絶縁膜ＩＬ３を貫通するプラグを形成した後、層間絶縁膜ＩＬ３上に第３層配線である配線ＭＬ２を形成する。このとき、図１４に示すように、デプレッション型電界効果トランジスタＤＱ２のゲート電極およびソース（ソース領域）は、プラグおよび配線ＭＬ１Ｂを介して、アクティブバリア部ＡＢＵ２と電気的に接続される。一方、デプレッション型電界効果トランジスタＤＱ１のゲート電極およびソース（ソース領域）は、プラグと配線ＭＬ１Ａおよび配線ＭＬ１Ｃと配線ＭＬ２とを介して、アクティブバリア部ＡＢＵ１と電気的に接続される。以上のようにして、本実施の形態２における半導体装置を製造することができる。
＜変形例１＞
実施の形態２では、デプレッション型電界効果トランジスタＤＱ１とデプレッション型電界効果トランジスタＤＱ２とを使用する例について説明したが、実施の形態２における技術的思想は、これに限らず、例えば、デプレッション型電界効果トランジスタＤＱ１とデプレッション型電界効果トランジスタＤＱ２の替わりに、接合トランジスタを使用することもできる。
＜変形例２＞
例えば、実施の形態２における技術的思想は、図１０に示す平面レイアウトを有する構成にも適用することができる。この場合、８つのアクティブバリア部ＡＢＵ１〜ＡＢＵ８に含まれる任意の２つのアクティブバリア部の間に、互いに直列接続された２個のデプレッション型電界効果トランジスタを接続する。これにより、図１０に示す平面レイアウトを有する構成においても、実施の形態２における基本思想を具現化することができる。
＜変形例３＞
実施の形態２では、半導体チップＣＨＰ１に、互いに直列接続されたデプレッション型電界効果トランジスタＤＱ１とデプレッション型電界効果トランジスタＤＱ２とを形成する構成例について説明した。ただし、実施の形態２における基本思想は、これに限らず、半導体チップＣＨＰ１の外部に、互いに直列接続されたデプレッション型電界効果トランジスタＤＱ１とデプレッション型電界効果トランジスタＤＱ２と同様の機能を有するオン／オフ制御部を設けることもできる。
例えば、図１８は、半導体チップＣＨＰ１の外部にオン／オフ制御部１０を設ける構成を模式的に示す図である。図１８に示すように、半導体チップＣＨＰ１には、アクティブバリア部ＡＢＵ１の構成要素である配線ＷＬ１と電気的に接続された端子ＴＥ１と、アクティブバリア部ＡＢＵ２の構成要素である配線ＷＬ２と電気的に接続された端子ＴＥ２とを有する。そして、端子ＴＥ１と端子ＴＥ２との間には、アクティブバリア部ＡＢＵ１の構成要素である配線ＷＬ１とアクティブバリア部ＡＢＵ２の構成要素である配線ＷＬ２の間の導通／非導通を制御するオン／オフ制御部１０が接続可能なように構成されている。このように構成されている変形例３によっても、実施の形態２における基本思想を具現化することができる。この変形例３における構成によれば、オン／オフ制御部１０によって、所定の条件によって、「接続構造」と「分離構造」とを切り換えることが可能となる一方、半導体チップＣＨＰ１内にオン／オフ制御部１０を設ける必要がなくなるため、半導体チップＣＨＰ１のサイズの増大を抑制することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１０ オン／オフ制御部
ＡＢＵ１ アクティブバリア部
ＡＢＵ２ アクティブバリア部
ＢＤ１ ボディダイオード
ＢＤ２ ボディダイオード
ＣＴ 回路部
ＤＱ１ デプレッション型電界効果トランジスタ
ＤＱ２ デプレッション型電界効果トランジスタ
Ｄ１ ダイオード
Ｄ２ ダイオード
ＩＵ１ 素子分離部
ＩＵ２ 素子分離部
Ｌ インダクタンス
ＮＲ１Ａ ｎ＋型半導体層
ＮＲ１Ｂ ｎ−型半導体層
ＮＲ１Ｃ ｎ＋型半導体層
ＮＲ２Ａ ｎ＋型半導体層
ＮＲ２Ｂ ｎ−型半導体層
ＮＲ２Ｃ ｎ＋型半導体層
ＯＴ１ 出力部
ＯＴ２ 出力部
ＰＲ１Ａ ｎ＋型半導体層
ＰＲ１Ｂ ｐ型半導体層
ＰＲ１Ｃ ｎ＋型半導体層
ＰＲ２Ａ ｎ＋型半導体層
ＰＲ２Ｂ ｐ型半導体層
ＰＲ２Ｃ ｎ＋型半導体層
ＱＨ パワートランジスタ
ＱＬ パワートランジスタ
ＳＴＩ１ 分離部
ＳＴＩ２ 分離部
ＳＴＩ３ 分離部
ＳＴＩ４ 分離部

Claims (20)

  1. 第１出力素子と、
    平面視において、前記第１出力素子と離間して設けられた第２出力素子と、
    平面視において、前記第１出力素子と前記第２出力素子との間に設けられた回路部と、
    平面視において、前記第１出力素子と前記回路部との間に設けられ、かつ、閉じたパターンから構成される第１素子分離部と、
    平面視において、前記第２出力素子と前記回路部との間に設けられ、かつ、閉じたパターンから構成される第２素子分離部と、
    平面視において、前記第１素子分離部に内包される第１バリア部と、
    平面視において、前記第２素子分離部に内包される第２バリア部と、
    を備える、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１素子分離部と前記第２素子分離部とは、共有する部分を有する、半導体装置。
  3. 請求項１に記載の半導体装置において、
    平面視において、前記回路部は、前記第１素子分離部と前記第２素子分離部とによって囲まれている、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第１出力素子は、インダクタンスを含む負荷と接続可能であり、
    前記第２出力素子は、インダクタンスを含む負荷と接続可能である、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１出力素子は、スイッチング素子から構成され、
    前記第２出力素子は、スイッチング素子から構成される、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第１出力素子は、第１ハイサイド素子と第１ローサイド素子とを含む第１出力部の前記第１ローサイド素子であり、
    前記第２出力素子は、第２ハイサイド素子と第２ローサイド素子とを含む第２出力部の前記第２ローサイド素子である、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第１出力素子は、パワートランジスタから構成され、
    前記第２出力素子は、パワートランジスタから構成される、半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記回路部は、
    前記第１出力素子を制御する第１制御回路部と、
    前記第２出力素子を制御する第２制御回路部と、
    を有する、半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記第１バリア部は、前記第１出力素子から前記回路部への電荷の注入を抑制し、
    前記第２バリア部は、前記第２出力素子から前記回路部への電荷の注入を抑制する、半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記半導体装置は、
    第１導電型の半導体基板と、
    前記半導体基板上に形成された前記第１出力素子と、
    前記半導体基板上に形成された前記第２出力素子と、
    前記半導体基板上に形成された前記第１バリア部と、
    前記半導体基板上に形成された前記第２バリア部と、
    を有し、
    前記第１バリア部は、
    前記半導体基板上に形成され、かつ、前記第１導電型である第１半導体層と、
    前記半導体基板上に形成され、かつ、前記第１半導体層と隣接し、かつ、前記第１半導体層よりも前記回路部から離れ、かつ、前記第１導電型とは反対の第２導電型である第２半導体層と、
    前記第１半導体層と前記第２半導体層とを電気的に接続する第１導体パターンと、
    を含み、
    前記第２バリア部は、
    前記半導体基板上に形成された前記第１導電型である第３半導体層と、
    前記半導体基板上に形成され、かつ、前記第３半導体層と隣接し、かつ、前記第３半導体層よりも前記回路部から離れ、かつ、前記第２導電型である第４半導体層と、
    前記第３半導体層と前記第４半導体層とを電気的に接続する第２導体パターンと、
    を含む、半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記第２半導体層は、前記第１半導体層よりも前記第１出力素子に近い位置に配置され、
    前記第４半導体層は、前記第３半導体層よりも前記第２出力素子に近い位置に配置されている、半導体装置。
  12. 請求項１０に記載の半導体装置において、
    前記第１素子分離部は、第１トレンチに絶縁膜を埋め込んだ構造から構成され、
    前記第２素子分離部は、第２トレンチに絶縁膜を埋め込んだ構造から構成され、
    前記第１トレンチは、前記半導体基板に達し、
    前記第２トレンチは、前記半導体基板に達している、半導体装置。
  13. 請求項１０に記載の半導体装置において、
    前記第１導体パターンは、金属配線から構成され、
    前記第２導体パターンは、金属配線から構成される、半導体装置。
  14. 請求項１０に記載の半導体装置において、
    前記第１導体パターンの平面サイズと前記第２導体パターンの平面サイズとは、互いに等しい、半導体装置。
  15. 請求項１４に記載の半導体装置において、
    前記第１導体パターンと前記第２導体パターンとは、前記回路部に対して、対称に配置されている、半導体装置。
  16. 請求項１０に記載の半導体装置において、
    前記第１導体パターンの平面サイズと前記第２導体パターンの平面サイズとは、互いに異なる、半導体装置。
  17. 請求項１０に記載の半導体装置において、
    前記半導体装置は、前記第１導体パターンと前記第２導体パターンとの間に互いに直列接続された第１電界効果トランジスタと第２電界効果トランジスタとを有し、
    前記第１電界効果トランジスタは、デプレッション型であり、
    前記第２電界効果トランジスタは、デプレッション型である、半導体装置。
  18. 請求項１０に記載の半導体装置において、
    前記半導体装置は、
    前記第１導体パターンと電気的に接続された第１端子と、
    前記第２導体パターンと電気的に接続された第２端子と、
    を有し、
    前記第１端子と前記第２端子との間に、前記第１導体パターンと前記第２導体パターンとの間の導通／非導通を制御するオン／オフ制御部が接続可能である、半導体装置。
  19. それぞれ閉じたパターンから構成された複数の素子分離部と、
    平面視において、前記複数の素子分離部によって囲まれた回路部と、
    前記複数の素子分離部のそれぞれに内包された複数のバリア部のそれぞれと、
    平面視において、前記複数の素子分離部よりも前記回路部から離間して配置された複数の出力素子と、
    を備える、半導体装置。
  20. 請求項１９に記載の半導体装置において、
    前記複数のバリア部の個数は、前記複数の出力素子の個数よりも多い、半導体装置。
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