JP2008140970A - 半導体集積回路及びその製造方法 - Google Patents

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有 鍋島
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Abstract

【課題】パワー・トランジスタに流れる電流ルートを明確にすると共に、パワー・トランジスタに流れる電流の最適化を図ることにより、パワー・トランジスタへのダメージ又はストレスを低減し、信頼性に優れた半導体集積回路を提供する。
【解決手段】半導体集積回路は、半導体基板上(100)に形成されたパワー・トランジスタ(100A)と、パワー・トランジスタ(100A)の直上に形成され、パワー・トランジスタの第１の電極及び第２の電極として機能する複数の第１の金属パターン及び複数の第２の金属パターンと、複数の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する複数の第１のバス(130,131)と、複数の第２の金属パターンと電気的に接続する単一の第２のバス(150)と、複数の第１のバス(130,131)及び単一の第２のバス(150)に１つづつ設けられたコンタクト・パッド(304)とを備える。
【選択図】図１

Description

本発明は、半導体集積回路及びその製造方法に関し、特に、ＰＯＥ（Pad on Element）技術、すなわち、半導体デバイスの直上にパッドを設ける技術を活用し、能動的回路領域の直上でワイヤ・ボンディングの実施が可能な構造を有するパワー集積回路及びその製造方法に関する。
近年、情報技術の広がりと共に、コンピュータ、情報記憶装置、携帯電話、及び携帯カメラ等の電子機器の能力として、高速化及び低消費電力化の要求は高まってきている。
これらの電子機器の性能に大きく影響を与えるものには、電源、モータドライバ、及びオーディオアンプ等の基幹の半導体電子部品があり、これらの半導体電子部品の性能に大きく影響を与えるものとして、パワーデバイスを内蔵したパワー集積回路がある。このため、パワー集積回路を構成する半導体素子の性能として、更なる高速化及び低消費電力化の要望が強まってきている。
ところで、一般的な市場の要望としては、上記高速化及び低消費電力化に加えて、パワーデバイス及び回路特性の大幅な改善が望まれていると共に、能動的回路領域の直上へのワイヤ及びはんだボールのボンドの形成により低コストで且つ信頼できる構造及び方法に対して多くの需要が存在しており、種々の提案がなされてきている。
ここでは、まず、ＰＯＥ技術、つまり、半導体デバイス直上にパッドを設ける技術が登場する前における従来の技術を簡単に説明する。
パッドと外部のリードフレームとの接続部材はボンディング・ワイヤである。ボンディング・ワイヤに用いる材料としては、純粋又は合金の金、銅、及びアルミニウムが挙げられる。金を材料として用いた場合には、一般に使用されるボンディング・ワイヤの直径は約２０〜５０μｍの範囲であって、ワイヤ・ボール・ボンディングでは、普通、ボールがチップに取り付けられる。したがって、ボンディング作業時において、ボンディング・キャピラリによってボールが典型的なネイル・ヘッド形状に押しつぶされる場合に、パッドの面積はボールを固定するために十分大きくなければならない。フリーな状態でのボールの直径はワイヤ直径の約１．２〜１．６倍が典型的であるため、コンタクト・パッドの形状は、プロセス・パラメータに依存して、約５０×５０μｍ〜１５０×１５０μｍの範囲の正方形でなければならない。また、接続部材がはんだボールであれば、ボール直径は約０．２〜０．５ｍｍの範囲であることが典型的であり、コンタクト・パッドの面積は約０．３〜０．７ｍｍの範囲の正方形でなければならない。なお、ここで、はんだボールという表現は、はんだコンタクトが必ずしも球状であることを意味するものではなく、半球、半ドーム、切断した円錐状、又は一般的なバンプのような多様な形状のものであってもよい。正確な形状は堆積技術、リフロー技術、及び材料組成に依存する。
また、コンタクト・パッドは、一般的に、チップの周囲に沿って本質的に直線的な配列に配置され、大面積の“シリコン資産”（チップは圧倒的にシリコン半導体材料でできた基板上に作製される）を消費する。最近の半導体集積回路では、数多くのコンタクト・パッドが必要とされ、その数はグラウンド接続及び電力接続だけでもしばしば数百に達する。さらに信号接続を含めると、１０００個よりも多いコンタクト・パッドが必要となり、貴重なシリコン資産を大量に犠牲にすることになる。
また、ワイヤ・ボンディングのプロセスは、数年間にも亘る経験から、金属及び誘電体の下側の層に対してかなり大きな応力を及ぼすことが分かっている。この原因は、ボンディング・キャピラリの衝撃（金のボールを押しつぶしてネイルヘッド・コンタクトを形成するため）、ボンディング・キャピラリ及び金のボールの超音波振動の周波数及びエネルギー（露出した金属層の表面の酸化アルミニウム膜を突き破るため）、並びにプロセス（金／アルミニウム溶着の金属間化合物の形成を開始させる）の時間及び温度である。ワイヤ・ボンディングのプロセス中の応力や、マルチプローブ試験及びアセンブリ後のデバイス動作で与えられる応力により、ボンディング・パッド下の層にクラッキング又はクレータを生ずる危険性を回避するために、ボンディング・パッド下の領域に、回路構造を配置することを禁止すると共に壊れやすく機械的に弱い誘電体材料の使用を避ける半導体集積回路のレイアウトに関する設計ルールがこの数年間のうちに確立されている。このため、ボンディング・パッドを設けるだけでも多くのシリコン資産が必要になる。
このような背景の下、パワーデバイス及び回路特性の大幅な改善と、能動的回路領域の直上へのワイヤ及びはんだボールのボンドの形成によって低コストであって且つ信頼できる構造及び方法とに対する要望と共に、上述したように、半導体集積回路の高速化及び低消費電力化に対する要望が強まっている。
［半導体集積回路の高速化］
まず、半導体集積回路の高速化に対して障害になっているのが、ＭＯＳトランジスタ自体の遅延とその上層にある配線による配線遅延である。従来は、ゲート長を短くする微細化技術によってＭＯＳトランジスタ自体の遅延を低減してきたが、ＭＯＳトランジスタ自体の遅延が小さくなるに従って配線遅延の問題が顕著になってきている。
そこで、配線間遅延を小さくする目的で、配線間に挟まれている絶縁膜に誘電率の低い絶縁膜（低誘電率膜）を採用しようとしている。ところが、誘電率が３．０以下を実現する低誘電率膜は、従来から採用されていたシリコン酸化膜よりも機械的強度が大きく低下するため、半導体集積回路の回路形成を担う拡散工程が完了した後の半導体集積回路のパッケージングを担う組立工程、特にワイヤボンド工程で問題となる。
具体的には、層間絶縁膜の機械的強度が十分でないため、半導体集積回路に搭載されているパッド上にワイヤボンドを行うと、ワイヤボンドの衝撃荷重がパッドを通じてパッド直下の層間絶縁膜に伝わって、層間絶縁膜を大きく変形させる。その結果、層間絶縁膜にクラックを発生させ、パッドの剥離又は層間絶縁膜の剥離による信頼性不良の原因となる。また、近年では、上述したように、半導体素子の寸法を縮小してコスト低減を目的に、能動的回路領域を構成するトランジスタ上にパッドを設置した半導体素子が開発されている。この場合に、配線間及び層間絶縁膜に機械的強度の低い低誘電率膜を用いると、ワイヤボンドの衝撃により低誘電率膜が変形し、トランジスタに衝撃が伝わりやすくなることでトランジスタへダメージを与えて品質不良を引き起こしてしまう。
これに対し、特許文献１では、パッドの直下に層間絶縁膜を挟んでメタル層を形成し、そのメタル層とパッドとをビアで接続することで、ワイヤボンドにより層間絶縁膜へ与えられる衝撃をメタル層が受け止めると共に、さらに、その衝撃でメタル層が衝撃の印加方向へ変形しようとするのをビアが支える。このように、特許文献１では、パッド直下に成膜された層間絶縁膜の機械的強度の低下を補うようなパッド構造を有することで、ワイヤボンドによるトランジスタへのダメージを抑制している。
ところで、メタル材料として銅を採用する場合、ダマシンプロセスで銅配線を形成することになるが、銅を電解めっきした後にめっきした銅の平坦化のために行う化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により、柔らかい性質を有する銅パターンは、その面積が大面積化されていると、その中央部が削られて膜厚が非常に薄くなるというディッシングが生じる。さらには、下層において微細なビアパターンを形成するために、メタル層の膜厚を薄膜化することで、銅パターンの面積が大面積化されていると、ＣＭＰによって銅が完全に削り取られる部分が生じる。
この点、上述した特許文献１では、２層目のメタル層、つまり、銅形成時に上記の現象が発生する。このように、銅パターンの中央部が薄くなったり、銅が完全に削り取られる部分が出てくると、層間絶縁膜が受けるワイヤボンドの衝撃が大きくなってクラック発生の可能性が増大する。
これに対し、特許文献２では、パッド直下の絶縁膜及びトランジスタに対してワイヤボンドによるダメージを防止できるパッド構造が提供されている。すなわち、特許文献２の半導体装置は、導電層からなる第１の電極と、第１の電極上に形成された導電層からなる外部接続電極と、第１の電極の下部に第１の電極とスルーホールを介して接続された少なくとも一層の第２の電極とを備え、第２の電極の周辺部に多数の凸形状を有する。
このように、最上層メタルと層間絶縁膜とで挟まれたメタル層（以下、下層メタルと呼ぶ）をビアで接続した構造を採用することにより、ワイヤボンドの衝撃によってパッド直下の配線間及び層間の絶縁膜に採用される低誘電率膜の変形又はクラックの発生を防止できる。すなわち、ワイヤボンドの衝撃に対して最上層メタルは下層メタルに支えられるため、ワイヤボンドの衝撃を受けても変形しない。その結果、パッド直下の層間絶縁膜である低誘電率膜に伝わるワイヤボンドの衝撃を抑制して、低誘電率膜の変形及びクラックの発生を防止することができる。
さらに、下層メタルの大面積化によるＣＭＰのディッシングを防止する目的で、下層メタルの周辺部に多くの凸形状を設けているため、下層メタルの表面積が拡大され、層間膜との密着性が高まることにより、ワイヤボンドの衝撃によるトランジスタへのダメージを低減すると共に、層間絶縁膜にクラックが発生することを防止できる。
以上のように、特許文献２が採用するパッド構造によると、パッド直下の絶縁膜及びトランジスタに対するワイヤボンドによるダメージを防止し、ひいては、半導体集積回路の高速化に貢献するものである。
［半導体集積回路の低消費電力化］
次に、半導体集積回路の低消費電力化の障害になっているのが、微細化ＭＯＳプロセスを活用して、半導体製品のチップ面積を有効利用しつつ、チップ面積をできるだけ小さくし、パワーデバイスを内蔵したパワー集積回路を実現することにある。このようなパワー集積回路では、低消費電力化の目的で、パワーデバイスを駆動する際に、通常、パルス幅変調（ＰＷＭ）駆動の技術が用いられる。このＰＷＭ駆動では、パワーデバイスのＯＮ抵抗を小さくすることが、低消費電力化につながる重要なプロセス技術である。
特許文献３には、ＰＯＥ技術を活用して、パワーデバイスのＯＮ抵抗をできるだけ小さくする従来の関連技術が提案されている。すなわち、能動的回路領域部分の直上でワイヤ・ボンディングを実施できるパワー集積回路であって、このパワー集積回路では、ＰＯＥ技術を活用して、パワー・トランジスタの電極につながるバスの直上に複数のコンタクト・パッドを配置し、複数のコンタクト・パッドとリードフレームとをボンディング・ワイヤによって接続している。これにより、接続部材から電極までの抵抗値及び電流経路は最小化するため、パワー・トランジスタの電気的特性を改善することができる。
図１３は、特許文献３に記載された半導体集積回路の一部の簡略平面図と共に電気回路図を示している。
図１３の平面図に示すように、ＩＣチップ１内には、パワー・トランジスタの能動的領域２が形成されており、該能動的領域２上には、シート状金属からなり、すべてのソース電極と接続する第１のバス３と、すべてのドレイン電極と接続する第２のバス４とが形成されている。第１のバス３及び第２のバス４上には、それぞれ、３個づつのコンタクト・パッド５が設けられており、それぞれのバスに共通に接続している。第１のバス３上の３個のコンタクト・パッド５は、第２のバス３上の３個のコンタクト・パッド５と互いに左右対称になるように配置されている。各コンタクト・パッド５と外部のリードフレーム７とを接続するボンディング・ワイヤ６が設けられている。
図１３に示した電気回路図は、リードフレーム７への接続部材をパワー・トランジスタ上に配置することによってもたらされるパワー・トランジスタ動作に関する電気的特徴を模式的に示している。なお、トランジスタ自身のソース・ドレイン間抵抗Ｒｓ、バス上の広がり抵抗（バス抵抗）Ｒｎ１０、Ｒｎ２０、Ｒｎ３０、及び各種のワイヤ抵抗Ｒｂ１０、Ｒｂ２０、Ｒｂ３０を電気回路図において示している。
図１３に示すように、リードフレーム７から見る電気回路は、リードフレーム７に並列に接続された３つのボンディング・ワイヤ６のワイヤ抵抗Ｒｂ１０、Ｒｂ２０、Ｒｂ３０に、各々直列に、バス抵抗Ｒｎ１０、Ｒｎ２０、Ｒｎ３０が接続され、さらに、トランジスタ自身のソース・ドレイン間抵抗Ｒｓが接続される抵抗回路になっている。このように、バス抵抗Ｒｎ（１０〜３０）の各々が各種のワイヤ抵抗Ｒｂ（１０〜３０）と直列につながることになり、結果的に、バス抵抗Ｒｎ（１０〜３０）及びワイヤ抵抗Ｒｂ（１０〜３０）が互いに並列に接続されて、ソース・ドレイン間抵抗Ｒｓ、バス抵抗Ｒｎ（１０〜３０）、及びワイヤＲｂ（１０〜３０）で構成される全体の抵抗が減少する。すなわち、ソース・ドレイン間抵抗Ｒｓ、バス抵抗Ｒｎ（１０〜３０）、及びワイヤ抵抗Ｒｂ（１０〜３０）に関連する電圧降下、並びに対応するバイアス効果が削減されるため、トランジスタ特性が改善される。
特許第２９７４０２２号 特許第３７２５５２７号 ＵＳ２００２００１１６７４Ａ１
ところで、特許文献３では、能動的回路領域部分の直上でワイヤ・ボンディングを実施できるパワー集積回路において、接続部材から電極までの抵抗値及び電流経路を最小化する目的で、パワー・トランジスタのソース電極に接続するバス及びドレイン電極に接続するバスのそれぞれ１つのバス上には、パワー・トランジスタの直上に位置するように複数のコンタクト・パットが分布して配置されている。
しかしながら、パワー・トランジスタのソース電極及びドレイン電極に接続するバスは、すべて共通に複数のコンタクト・パッドに接続しているため、パワー・トランジスタを内蔵する半導体集積回路（ＩＣチップ）のマスクレイアウトにより、ＩＣチップの最小化を行うと共に、各パワー・トランジスタに流れる電流ルートを明確にして各パワー・トランジスタに流れる電流の均一化を図ることが困難であった。
また、パワー・トランジスタに大電流を流す場合には、パワー・トランジスタのソース電極及びドレイン電極に接続するバスは、すべて共通に複数のコンタクト・パッドに接続しているため、パワーデバイス（例えば、パワーＮＰＮトランジスタ等）の種類によっては、電極につながるバスのレイアウト次第で、パワー・トランジスタに電流集中が生じてダメージを与え、半導体集積回路の信頼性を損なうという問題があった。
前記に鑑み、本発明の目的は、パワー・トランジスタに流れる電流ルートを明確にすると共に、パワー・トランジスタに流れる電流の最適化を図ることにより、パワー・トランジスタへのダメージ又はストレスを低減し、信頼性に優れた半導体集積回路及びその製造方法を提供することである。
前記の目的を達成するために、本発明の一側面に係る半導体集積回路は、半導体基板上に形成された集積化されたパワー・トランジスタと、パワー・トランジスタの上に形成された層間絶縁膜と、層間絶縁膜中であってパワー・トランジスタの直上に形成された第１の金属層からなり、パワー・トランジスタの第１の電極として機能する少なくとも１つ以上の第１の金属パターンと、第１の金属層からなり、パワー・トランジスタの第２の電極として機能する少なくとも１つ以上の第２の金属パターンと、層間絶縁膜中であって第１の金属層の直上に形成された第２の金属層からなり、少なくとも１つ以上の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する少なくとも１つ以上の第１のバスと、第２の金属層からなり、少なくとも１つ以上の第２の金属パターンと電気的に接続する単一の第２のバスと、少なくとも１つ以上の第１のバスの各々と単一の第２のバスとに１つづつ設けられたコンタクト・パッドとを備えている。
本発明の一側面に係る半導体集積回路によると、パワー・トランジスタの電流経路が分割されるので、各パワー・トランジスタに流れる電流ルートを明確にでき、且つ、各パワー・トランジスタ素子自身に流れる電流密度の均一化や、各パワー・トランジスタに接続されるボンディング・ワイヤに流れる電流の均一化を図ることができる。
本発明の一側面に係る半導体集積回路において、単一の第２のバスには、少なくとも１つ以上のコンタクト・パッドが設けられている構成でもよい。
このようにすると、各パワー・トランジスタに流れる電流経路を明確にでき、且つ、各パワー・トランジスタに流れる電流の最適化が図れるため、全体としてのパワー・トランジスタの電流許容値をアップできる。
本発明の一側面に係る半導体集積回路において、パワー・トランジスタは、当該半導体集積回路チップのコーナー部に複数個配置されており、少なくとも１つ以上のパワー・トランジスタの直上に配置されたコンタクト・パッドの各々は、接続部材を介して、対応するリードフレームに接続されている構成でもよい。
このようにすると、回路形式に応じて、複数のパワー・トランジスタの配置を半導体集積回路チップのコーナー部に配置することにより、ワイヤ・ボンディングにおいてパッケージの縦軸、横軸に配置されたパッケージのリードの両軸を利用できる。このため、半導体集積回路チップのレイアウトの自由度が増し、チップサイズの最小化に向けて、回路形式に応じて、パワー・トランジスタの配置ができ、少なくとも１つ以上のパワー・トランジスタの各々のバス上に配置されたコンタクト・パッドとリードフレームとの位置関係を適切にできる。したがって、コンタクト・パッドとパッケージのリードの実質的な距離を短くでき、複数のコンタクト・パッドを介してリードフレームの個々の端子へ複数のワイヤ・ボンディングを実現できる。さらに、ボンディング・ワイヤ長を短くできるので、パワー・トランジスタの抵抗成分のひとつであるボンディング・ワイヤの抵抗成分を削減できる。以上のような半導体集積回路チップにおけるパワー・トランジスタのレイアウトを行うことで、各パワー・トランジスタに流れる電流ルートを明確にしつつ、パワー・トランジスタの直上に電力供給コンタクト・パッドを配置することができ、貴重なシリコン資産が節約できる。
本発明の一側面に係る半導体集積回路において、少なくとも１つ以上の第１のバスの各々が、互いに異なる表面積を有している構成でもよい。
このようにすると、ボンディング・ワイヤ長による抵抗成分を考慮にいれて、バスのサイズ設計に活かし、分割されたバスの面積サイズを調整することができる。これにより、リードフレームから見た各ボンディング・ワイヤの抵抗成分と各パワー・トランジスタの素子抵抗とバス抵抗成分の合成抵抗値を、各パワー・トランジスタ毎に電流密度が均一なるように、ボンディング・ワイヤのワイヤ長と各パワー・トランジスタのサイズ設計とバス設計を実現でき、各パワー・トランジスタ素子自身の負荷の均一化を図れる。その結果、半導体集積回路の信頼性が向上する。また、リードフレームから見た各ボンディング・ワイヤの抵抗成分と各パワー・トランジスタの素子抵抗とバス抵抗成分の合成抵抗値を、各電流経路毎に均一なるように、ボンディング・ワイヤのワイヤ長と各パワー・トランジスタのサイズ設計とバス設計を実現でき、各ボンディング・ワイヤの負荷の均一化を図れる。その結果、半導体集積回路の信頼性が向上する。
本発明の一側面に係る半導体集積回路において、少なくとも１つ以上の第１のバスの各々が、互いに同じ表面積を有している構成でもよい。
このようにすると、ＥＳＤエネルギーが直接印加されるリードフレームからボンディング・ワイヤを介して、分割されたバス数の割合分、ＥＳＤエネルギーが分散されるため、各パワー・トランジスタ素子にかかるＥＳＤエネルギーのピーク値が分割された割合程度低くなる。このため、パワー・トランジスタのＥＳＤ耐量を向上させることができる。その結果、半導体集積回路の信頼性が向上する。
本発明の一側面に係る半導体集積回路において、パワー・トランジスタは、少なくとも１つ以上の第１のバスの各々に対応するように、分離層によって複数に分割されていることが好ましい。
このようにすると、パワー・トランジスタは分離層で囲まれているので、ラッチ又は寄生の誤動作が発生しにくくなり、半導体集積回路の信頼性が向上する。
本発明の一側面に係る半導体集積回路において、パワー・トランジスタのサイズは、平面的に見て、コンタクト・パッドの各々のサイズ以上の大きさを有していることが好ましい。
このようにすると、パワー・トランジスタの上に分布する電力供給コンタクト・パッドの配列、コンタクト・パッドからパワー・トランジスタへ分散して主として垂直方向の電流を供給するための手段、及び電源を各コンタクト・パッドへ接続するための手段が包含される。このようにして、パワー・トランジスタの直上に電力供給を行うコンタクト・パッドが配置されることで、貴重なシリコン資産が節約できる。つまり、コンタクト・パッドで消費されるチップ面積を減らすことにより、ＩＣチップのコストを削減することができる。このように、ＩＣチップの省チップ面積化を図ることができると共に、ＩＣチップの低コスト化が実現される。
本発明の一側面に係る半導体集積回路において、コンタクト・パッドの各々は、平面的に見て、パワー・トランジスタが形成されている領域内に包含されていることが好ましい。
このようにすると、ＩＣチップの省チップ面積化及びＩＣチップの低コスト化について、上記と同様の効果をほぼ実現できる。
本発明の一側面に係る半導体集積回路において、コンタクト・パッドの各々の中には、平面的に見て、パワー・トランジスタが形成されている領域内から一部はみ出しているものが存在することが好ましい。
このようにすると、ボンディング・ワイヤの接触による出力間ショートを防止しながら、ＩＣチップの省チップ面積化及びＩＣチップの低コスト化が実現できる。
本発明の一側面に係る半導体集積回路において、コンタクト・パッドの各々の中には、平面的に見て、パワー・トランジスタが形成されている領域内から全部はみ出しているものが存在することが好ましい。
このようにすると、ボンディング・ワイヤの接触による出力間ショートを防止しながら、ＩＣチップの省チップ面積化及びＩＣチップの低コスト化が実現できる。
本発明の一側面に係る半導体集積回路の製造方法は、半導体基板上に集積化されたパワー・トランジスタを形成する工程と、パワー・トランジスタの上に第１の層間絶縁膜を形成する工程と、パワー・トランジスタの直上に第１の層間絶縁膜を介して第１の金属層を堆積した後に、該第１の金属層をパターニングすることにより、パワー・トランジスタの第１の電極として機能する少なくとも１つ以上の第１の金属パターン及びパワー・トランジスタの第２の電極として機能する少なくとも１つ以上の第２の金属パターンを形成する工程と、第１の層間絶縁膜の上に、少なくとも１つ以上の第１の金属パターン及び少なくとも１つ以上の第２の金属パターンを覆うように第２の層間絶縁膜を形成する工程と、第１の金属層の直上に第２の層間絶縁膜を介して第２の金属層を堆積した後に、該第２の金属層をパターニングすることにより、少なくとも１つ以上の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する少なくとも１つ以上の第１のバス及び少なくとも１つ以上の第２の金属パターンと電気的に接続する単一の第２のバスを形成する工程と、第２の層間絶縁膜の上に、少なくとも１つ以上の第１のバス及び単一の第２のバスを覆うように第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜に、少なくとも１つ以上の第１のバスの各々と単一の第２のバスとを露出し、且つ、少なくとも１つ以上の第１のバスの各々と単一の第２のバスとに１つづつ設けられるように、少なくとも１つ以上の開口部を形成する工程と、少なくとも１つ以上の開口部の各々に露出する少なくとも１つ以上の第１のバスの各々と単一の第２のバスとにコンタクト・パッドを設ける工程と、コンタクト・パッドに少なくとも１つの接続部材を取り付ける工程とを備える。
本発明の一側面に係る半導体集積回路の製造方法によると、上述した効果を奏する一側面に係る半導体集積回路を実現できる。
本発明の一側面に係る半導体集積回路の製造方法において、少なくとも１つ以上の開口部を形成する工程は、第３の層間絶縁膜に、単一の第２のバスに複数個設けられるように行うこともできる。
以上のように、本発明の一側面に係る半導体集積回路及びその製造方法によると、パワー・トランジスタの電流経路が分割されるので、各パワー・トランジスタに流れる電流ルートを明確にでき、且つ、各パワー・トランジスタ素子自身に流れる電流密度の均一化や、各パワー・トランジスタに接続されるボンディング・ワイヤに流れる電流の均一化を図ることができる。
また、本発明の一側面に係る半導体集積回路及びその製造方法が奏する効果として、電源をつなぐ手段はワイヤ・ボンディング及びはんだボールの相互接続を含むことで、仕様用途の汎用性が増すという効果が得られる。
また、本発明の一側面に係る半導体集積回路及びその製造方法が奏する効果として、機械的、熱的及び衝撃の応力を吸収するのに十分な厚さに、コンタクト・パッドと回路とを分離する絶縁層及びパッド金属層を提供することによって、半導体プロービング及びワイヤ・ボンディングされ、はんだ接着されたアセンブリのプロセス及び動作の信頼性を改善できる。
また、本発明の一側面に係る半導体集積回路及びその製造方法が奏する効果として、プロービング、ワイヤ・ボンディング及びはんだ接着のプロセス上の制約を解消することが可能になり、これにより、非常に脆い回路誘電体に対してさえもクラック損傷を与える危険性を最小化することができる。
また、本発明の一側面に係る半導体集積回路及びその製造方法が奏する効果として、半導体ＩＣ製品群の多くに適用でき、また数世代の製品にも適用できる汎用の柔軟な設計及びレイアウト概念とプロセスの方法とを提供することができる。
また、本発明の一側面に係る半導体集積回路及びその製造方法が奏する効果として、低コスト且つ高速の製造、試験、及びアセンブリのプロセスを提供することができる。
また、本発明の一側面に係る半導体集積回路及びその製造方法が奏する効果として、半導体ＩＣ製品の製造で共通に使用され受け入れられている設計及びプロセスのみを使用することができ、これにより、新たな資本投資の費用を回避し、既設の製造装置基盤を利用することができる。
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体集積回路及びその製造方法について図面を参照しながら説明する。
図１（ａ）及び（ｂ）は、それぞれ、本発明の第１の実施形態に係る半導体集積回路の一部の簡略平面図を示すと共に電気回路図を示している。
まず、図１（ａ）の平面図では、パワー・トランジスタのソース領域及びドレイン領域を覆うように配置された３つのバスを含む半導体集積回路が示されている。
図１（ａ）の平面図に示すように、ＩＣチップ１００内には、パワー・トランジスタの能動的領域１００Ａが形成されている。能動的領域１００Ａ上には、パワー・トランジスタのソース及びドレイン領域を覆うように、２つに分割されたバス１３０及び１３１と単一のバス１５０とが形成されている。なお、このように、２つに分割されたバス１３０及び１３１を有することで、ＩＣの集積度の向上と共に省チップ化が可能になる。また、２つのバス１３０、１３１は、シート状金属からなる最上層の金属層（第３の金属層）であって、それぞれがソース電極と接続すると共に互いに絶縁層によって分割されて形成されている。また、単一のバス１５０は、シート状金属からなる最上層の金属層（第３の金属層）であってドレイン電極と接続するように形成されている。各バス１３０、１３１、１５０上には、それぞれ、１個のコンタクト・パッド３０４が形成されている。バス１３０、１３１に対して外部のリードフレーム３０７（電源）の１つが設けられており、該リードフレーム３０７と各コンタクト・パッド３０４とを接続するように各ボンディング・ワイヤ３０６が設けられている。また、単一のバス１５０に対して外部のリードフレーム３０７の１つが設けられており、該リードフレーム３０７と各コンタクト・パッド３０４とを接続するように各ボンディング・ワイヤ３０６が設けられている。
また、図１（ａ）の平面図に示すように、２つのバス１３０、１３１の面積が互いに異なっており、バス１３０、１３１は、各々の面積がリードフレーム３０７に近い側から遠くなるに連れて順に小さくなるように形成されている。
ここで、図１（ａ）に示した構造を有する本実施形態に係る半導体集積回路は、図１（ａ）の下部における電気回路図に示した電気的特徴を有している。
すなわち、図１（ａ）の下部に示した電気回路図は、接続部材をリードフレーム３０７から離して配置することによって引き起こされるパワー・トランジスタ動作に関する電気的特徴を模式的に示している。なお、この電気回路では、ボンディング・ワイヤ３０６による３つの抵抗をＲa１、Ｒa２、Ｒa３としており、そのうちのＲａ１、Ｒａ２は、リードフレーム３０７に並列につながれている。２つのバス１３０、１３１と単一のバス１５０において、これらのバスに流れる電流に対する抵抗がバスの広がり抵抗であって、このバス抵抗をＲｇ１、Ｒｇ２、Ｒｇ３とし、さらに、２つのトランジスタ自身のソース・ドレイン間の抵抗をＲｓ１、Ｒｓ２として示している。
図１（ａ）に示すように、リードフレーム３０７から見る電気回路は、リードフレーム３０７に並列に接続された２つのボンディング・ワイヤ３０６のワイヤ抵抗Ｒａ１、Ｒａ２に、各々直列に、バス抵抗Ｒｇ１、Ｒｇ２が接続されており、さらに、トランジスタ自身のソース・ドレイン間抵抗Ｒｓ１、Ｒｓ２の片側に接続されている。このトランジスタ自身のソース・ドレイン間抵抗Ｒｓ１、Ｒｓ２のもう片側は、単一のバス１５０で短絡されており、１つのボンディング・ワイヤ３０６のワイヤ抵抗Ｒａ３に接続されており、そして、リードフレーム３０７に接続される抵抗回路になっている。
次に、図１（ｂ）の平面図では、パワー・トランジスタのソース領域及びドレイン領域を覆うように配置された４つのバスを含む半導体集積回路が示されている。図１（ｂ）に示す半導体集積回路は、図１（ａ）に示した半導体集積回路に対して、複数のバスと単一のバスとを備える点で共通するが、単一のバスには複数のコンタクト・パッドが形成されている点で異なるものである。
図１（ｂ）の平面図に示すように、ＩＣチップ１００内には、パワー・トランジスタの能動的領域１００Ａが形成されている。能動的領域１００Ａ上には、パワー・トランジスタのソース及びドレイン領域を覆うように、３つに分割されたバス１４０、１４１、１４２と単一のバス１５０とが形成されている。なお、このように、３つに分割されたバス１４０、１４１、１４２を有することで、ＩＣの集積度の向上と共に省チップ化が可能になる。また、３つのバス１４０、１４１、１４２は、シート状金属からなる最上層の金属層（第３の金属層）であって、それぞれがソース電極と接続すると共に互いに絶縁層によって分割されて形成されている。また、単一のバス１５０は、シート状金属からなる最上層の金属層（第３の金属層）であってドレイン電極と接続するように形成されている。各バス１４０、１４１、１４２上には、それぞれ、１個のコンタクト・パッド３０４が形成されており、単一のバス１５０上には、各バス１４０、１４１、１４２上のコンタクト・パッド３０４と左右対称となるように３つのコンタクト・パッドが形成されている。バス１４０、１４１、１４２に対して外部のリードフレーム３０７（電源）の１つが設けられており、該リードフレーム３０７と各コンタクト・パッド３０４とを接続するように各ボンディング・ワイヤ３０６が設けられている。また、単一のバス１５０に対して外部のリードフレーム３０７の１つが設けられており、該リードフレーム３０７と各コンタクト・パッド３０４とを接続するように各ボンディング・ワイヤ３０６が設けられている。
また、図１（ｂ）の平面図に示すように、３つのバス１４０、１４１、１４２の面積が互いに異なっており、バス１４０、１４１、１４２は、各々の面積がリードフレーム３０７に近い側から遠くなるに連れて順に大きくなるように形成されている。なお、バス１４０、１４１、１４２の各々の面積は、図１（ａ）と同様に、リードフレーム３０７に近い側から遠くなるに連れて順に小さくなるように形成されていてもよい。
ここで、図１（ｂ）に示した構造を有する本実施形態に係る半導体集積回路は、図１（ｂ）の下部における電気回路図に示した電気的特徴を有している。
すなわち、図１（ｂ）の下部に示した電気回路図は、接続部材をリードフレーム３０７から離して配置することによって引き起こされるパワー・トランジスタ動作に関する電気的特徴を模式的に示している。なお、この電気回路では、上述のように各々３つ左右対象に配置された６つのボンディング・ワイヤ３０６によるワイヤ抵抗をＲｂ１、Ｒｂ２、Ｒｂ３とし、そして、ワイヤ抵抗Ｒｂ１、Ｒｂ２、Ｒｂ３は、リードフレーム３０７に並列につながれている。３つのバス１４０、１４１、１４２上において、これらバスに流れる電流に対する抵抗がバスの広がり抵抗であって、この広がり抵抗をＲｎ１、Ｒｎ２、Ｒｎ３として示している。また、同様に、単一のバス１５０において、このバスに流れる電流に対する抵抗がバスの広がり抵抗であって、この広がり抵抗をＲｍ１、Ｒｍ２、Ｒｍ３として示している。また、３つのトランジスタ自身のソース・ドレイン間抵抗をＲｓ１、Ｒｓ２、Ｒｓ３として示している。
図１（ｂ）に示すように、リードフレーム３０７から見る電気回路は、リードフレーム３０７に並列に接続された３つのボンディング・ワイヤ３０７のワイヤ抵抗Ｒｂ１、Ｒｂ２、Ｒｂ３に、各々直列に、バス抵抗Ｒｎ１、Ｒｎ２、Ｒｎ３が接続されており、さらに、トランジスタ自身のソース・ドレイン間抵抗Ｒｓ１、Ｒｓ２、Ｒｓ３の片側に接続されている。このトランジスタ自身のソース・ドレイン間抵抗Ｒｓ１、Ｒｓ２、Ｒｓ３のもう片側は、単一のバス１５０で短絡されており、単一のバス１５０における広がり抵抗Ｒｍ１、Ｒｍ２、Ｒｍ３を介して３つのボンディング・ワイヤ３０６のワイヤ抵抗Ｒｂ１、Ｒｂ２、Ｒｂ３に接続されており、そして、リードフレーム３０７に接続される抵抗回路になっている。
なお、図１（ａ）及び（ｂ）に示した半導体集積回路は能動的回路であって、ここで能動的回路とは、ＩＣに対して機能性を提供する各種の電気部品のことを意味する。特に、本明細書においては、能動的回路は横方向に配置されたパワー・トランジスタの電力バスとなる金属層のことを意味する。
以上で説明した図１（ａ）に示した半導体集積回路と、図１（ｂ）に示した半導体集積回路との相違は以下の通りである。すなわち、図１（ａ）に示した半導体集積回路は、各ボンディング・ワイヤ３０６の許容電流値が、実際のパワー・トランジスタに流す大電流よりも大きい場合に活用できるもので、リードフレーム３０７から見た各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗とバス抵抗成分の合成抵抗値を、各パワー・トランジスタ毎に電流密度が均一なるように、ボンディング・ワイヤ３０６のワイヤ長と各パワー・トランジスタのサイズ設計とバス設計を実現でき、各パワー・トランジスタ素子自身の負荷の均一化が図れることができる。
一方、図１（ｂ）に示した半導体集積回路は、各ボンディング・ワイヤ３０６の許容電流値が、実際のパワー・トランジスタに流す大電流よりも小さい場合に活用できるもので、リードフレーム３０７から見た各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗とバス抵抗成分の合成抵抗値を、各電流経路毎に均一なるように、ボンディング・ワイヤ３０６のワイヤ長と各パワー・トランジスタのサイズ設計とバス設計を実現でき、各ボンディング・ワイヤ３０６の負荷の均一化を図ることができる。
また、図１（ｂ）に示した半導体集積回路は、単一のバス１５０に複数のコンタクト・パッド３０４を接続していることにより、ボンディング・ワイヤ３０６の本数アップで電流許容値を上げることができるため、大電流化でのボンディング・ワイヤ３０６での制約をなくし、パワー・トランジスタの抵抗全体の内のボンディング・ワイヤ３０６の抵抗成分を削減することができる。このように、パワー・トランジスタの低抵抗化を図りながら、各パワー・トランジスタに流れる電流経路を明確でき、各パワー・トランジスタに流れる電流の最適化が図れることで、全体としてのパワー・トランジスタの電流許容値をさらにアップできるという効果を奏することができる。
また、図１（ａ）及び（ｂ）に示した電気回路と従来例にて説明した図１３に示した電気回路とを比較すると明らかなように、従来例では最上層の金属層のバスに複数のコンタクト・パッドを共通に接続していることでパワー・トランジスタ自身の電流経路は１つであったが、本実施形態では、１つのコンタクト・パッドに対して１つのバスを備えるように、２つのコンタクト・パッド３０４のそれぞれに対応するように２つのバス１３１、１３２を設け（図１（ａ）参照）、又は３つのコンタクト・パッド３０４のそれぞれに対応するように３つのバス１４０、１４１、１４２を設け（図１（ｂ）参照）、パワー・トランジスタが２つ又は３つにそれぞれ分割され、パワー・トランジスタの電流経路も２つ又は３つにそれぞれ分割される。このため、パワー・トランジスタへの電流集中によるダメージ又はストレスを回避しながら、各パワー・トランジスタに流れる電流ルートを明確にできると共に、各パワー・トランジスタに流れる電流を最適化できる。したがって、全体としてのパワー・トランジスタの電流許容値を上昇させることができるため、信頼性に優れた半導体集積回路を実現することができる。
さらに、大きなバス面積を適切な大きさに分割して、２つのバス１３１、１３２（図１（ａ）参照）又は３つのバス１４０、１４１、１４２（図１（ｂ）参照）それぞれにコンタクト・パッド３０４を配置することで、流れる電流経路を分割し、不測の電流集中発生によるパワー・トランジスタへのダメージを防ぐ効果が得られる。
また、図１（ａ）及び（ｂ）では、バスレイアウトとして、複数のバス（図１（ａ）ではバス１３１、１３２、図１（ｂ）ではバス１４０、１４１、１４２を上下に配置して説明しているが、電流経路を分割するバスの配置を概略上下、概略左右、又は概略斜めに分割するバス配置も同様の効果が得られる。
ここで、上述した図１（ａ）及び（ｂ）に示した半導体集積回路による効果について、具体的な例を用いて以下に説明しておく。
まず、図１（ａ）に示した半導体集積回路の場合について、例として、ボンディング・ワイヤ３０６の単位長あたりのワイヤ抵抗値を５０ｍΩ/ｍｍとすると、ソース側に接続される各ボンディング・ワイヤ３０６のワイヤ長を１ｍｍ、２ｍｍで設計し、ドレイン側に接続される各ボンディング・ワイヤ３０６のワイヤ長を１．５ｍｍで設計する。このように設計した場合、各ボンディング・ワイヤ３０６のワイヤ長による３つの抵抗をＲａ１＝０．０５Ω、Ｒａ２＝０．１Ω、Ｒａ３＝０．０７５Ωと設計でき、２つのソース側のバスの広がり抵抗Ｒｇ１＝０．０７Ω、Ｒｇ２＝０．１４Ωと設計でき、１つのコンタクト・パッド３０４を考慮して１つのドレイン側のバスの広がり抵抗の合計をＲｇ３＝０．０４７Ωと設計でき、トランジスタ自身のソース・ドレイン間抵抗Ｒｓ１＝０．０７Ω、Ｒｓ２＝０．１４Ωと設計できたとする。こうすると、パワー・トランジスタのソース側に接続されるボンディング・ワイヤ３０６からパワー・トランジスタ素子自身のドレイン側までの抵抗値は、各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗とソース側のバス抵抗成分の各シリーズ抵抗値で示すと、概略下記の式が成り立つようになる。
（Ｒａ１＋Ｒｇ１＋Ｒｓ１）×２
＝Ｒａ２＋Ｒｇ２＋Ｒｓ２＝０．３８Ω
つまり、各パワー・トランジスタ素子自身に流れる電流密度が均一なるように、ボンディング・ワイヤのワイヤ長と各パワー・トランジスタのサイズ設計とバス設計をすることで、抵抗Ｒｓ１を構成するパワー・トランジスタ素子は、ソース・ドレイン間抵抗Ｒｓ２を構成するパワー・トランジスタ素子より、２倍の電流を流せることができるようになる。トランジスタサイズが約２倍であるので、各パワー・トランジスタ素子自身に流れる電流密度が均一なる。
また、パワー・トランジスタ素子自身のドレイン側に接続される単一のバス１５０からリードフレーム３０７に接続されるボンディング・ワイヤ３０６までの抵抗値は、各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗とソース側のバス抵抗成分の各シリーズ抵抗値で示すと、概略下記の式が成り立つようになる。
Ｒａ３＋Ｒｇ３＝０．１２２Ω
以上のことから、リードフレーム３０７の２端子間のパワー・トランジスタの抵抗は、０.２４８Ωとなる。
図１（ａ）では、各ボンディング・ワイヤ３０６のワイヤ長によるワイヤ抵抗をＲａ１、Ｒａ２、Ｒａ３とし、さらに、ソース側のバス１３０、１３１による広がり抵抗をＲｇ１、Ｒｇ２とし、ドレイン側の単一のバスによる広がり抵抗をＲｇ３とし、さらに、トランジスタ自身のソース・ドレイン間抵抗Ｒｓ１、Ｒｓ２とし、各抵抗の数値のパラメータを適切に設計したとする。
各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗とバス抵抗成分の各シリーズ抵抗値を含むリードフレーム３０７の２端子間のパワー・トランジスタの抵抗は、下記の式が成り立つ。
リードフレーム２端子間のパワー・トランジスタの抵抗
＝１/（１/（Ｒａ１＋Ｒｇ１＋Ｒｓ１）
＋１/（Ｒａ２＋Ｒｇ２＋Ｒｓ２））＋Ｒａ３＋Ｒｈ３
なお、以上図１（ａ）に示した半導体集積回路では、ソース側に２つのバス１３０、１３１を配置し、ドレイン側に単一のバス１５０を配置した構成の場合について説明したが、本実施形態はこれに限定されるものではない。例えば、ソース側のバスの数が３つ又は４つ等であっても同様の効果が得られるし、また、ソース側を単一のバスにすると共にドレイン側を２つのバスにした場合であっても同様の効果が得られることは言うまでもない。つまり、本実施形態では、ソース側又はドレイン側の一方のバスの電流経路を分割するバス配置を有するもので、バス配置が概略上下、概略左右、概略斜めに分割し、複数個分割されている場合のバス配置であっても同様の効果が得られることは言うまでもない。
次に、図１（ｂ）に示した半導体集積回路の場合について、例として、ボンディング・ワイヤ３０６の単位長あたりの抵抗値を５０ｍΩ/ｍｍとすると、ソース側に接続される各ボンディング・ワイヤ３０６のワイヤ長を１ｍｍ、１．５ｍｍ、２ｍｍで設計し、ドレイン側に接続される各ボンディング・ワイヤ３０６のワイヤ長も同様に設計したとする。このように設計した場合、各ボンディング・ワイヤ３０６のワイヤ長による３つのワイヤ抵抗をＲｂ１＝０．０５Ω、Ｒｂ２＝０．０７５Ω、Ｒｂ３＝０．１Ωと設計でき、３つのソース側のバスの広がり抵抗をＲｎ１＝０．１５Ω、Ｒｎ２＝０．１４Ω、Ｒｎ３＝０．１３と設計でき、３つのコンタクト・パッド３０４を考慮して１つのドレイン側のバスの広がり抵抗の合計をＲｍ＝０．０４６Ωと設計でき、トランジスタ自身のソース・ドレイン間抵抗Ｒｓ１＝０．１５５Ω、Ｒｓ２＝０．１４Ω、Ｒｓ３＝０．１２５Ωと設計できたとする。このようにすると、パワー・トランジスタのソース側に接続されるボンディング・ワイヤ３０６からパワー・トランジスタ素子自身のドレイン側までの抵抗値は、各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗とソース側のバス抵抗成分の各シリーズ抵抗値で示すと、概略下記の式が成り立つようになる。
Ｒｂ１＋Ｒｎ１＋Ｒｓ１
＝Ｒｂ２＋Ｒｎ２＋Ｒｓ２
＝Ｒｂ３＋Ｒｎ３＋Ｒｓ３＝０．３５５Ω
また、パワー・トランジスタ素子自身のドレイン側に接続される単一のバス１５０からリードフレーム３０７に接続されるボンディング・ワイヤ３０６までの抵抗値は、各ボンディング・ワイヤ３０６の抵抗成分Ｒｂ＝０．０２３Ωと、ソース側のバス抵抗成分Ｒｍ＝０．０４６Ωの各シリーズ抵抗値とで示すと、概略下記の式が成り立つようになる。
Ｒｂ＋Ｒｍ＝０．０６９Ω
以上のことから、リードフレーム３０７の２端子間のパワー・トランジスタの抵抗は、０.１８８Ωとなる。
図１（ｂ）では、各ボンディング・ワイヤ３０６のワイヤ長によるワイヤ抵抗をＲｂ１、Ｒｂ２、Ｒｂ３とし、さらに、ソース側のバス１４０、１４１、１４２による広がり抵抗をＲｂ１、Ｒｂ２、Ｒｂ３とし、ドレイン側の単一のバス１５０による広がり抵抗をＲｍ１、Ｒｍ２、Ｒｍ３とし、さらに、トランジスタ自身のソース・ドレイン間抵抗をＲｓ１、Ｒｓ２、Ｒｓ３とし、各抵抗の数値のパラメータを適切に設計したとする。
各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗とバス抵抗成分の各シリーズ抵抗値を含むリードフレーム３０７の２端子間のパワー・トランジスタの抵抗は、下記の式が成り立つ。
リードフレーム２端子間のパワー・トランジスタの抵抗
＝１/（１/（Ｒｂ１＋Ｒｎ１＋Ｒｓ１）
＋１/（Ｒｂ２＋Ｒｎ２＋Ｒｓ２）＋１/（Ｒｂ３＋Ｒｎ３＋Ｒｓ３））
＋１/（１/（Ｒｂ１＋Ｒｍ１）＋１/（Ｒｂ２＋Ｒｍ２）＋１/（Ｒｂ３＋Ｒｍ３））
なお、以上図１（ｂ）に示した半導体集積回路では、ソース側に３つのバス１４０、１４１、１４２を配置し、ドレイン側に単一のバス１５０を配置した構成の場合について説明したが、本実施形態はこれに限定されるものではない。例えば、ソース側のバスの数が２つ又は４つ等であっても同様の効果が得られるし、また、ソース側を単一のバスにすると共にドレイン側を３つのバスにした場合であっても同様の効果が得られることは言うまでもない。つまり、本実施形態では、ソース側又はドレイン側の一方のバスの電流経路を分割するバス配置を有するもので、バス配置が概略上下、概略左右、概略斜めに分割し、複数個分割されている場合のバス配置であっても同様の効果が得られることは言うまでもない。
以上、図１（ａ）及び（ｂ）を用いて説明したように、パワー・トランジスタの第１の電極（例えばソース電極）と接続する複数のバス（例えばバス１３０、１３１（図１（ａ）参照）、バス１４０、１４１、１４２（図１（ｂ）参照）と、パワー・トランジスタの第２の電極（例えばドレイン電極）と接続する単一のバス（例えば１５０（図１（ａ）及び（ｂ）参照）を備え、複数のバスはそれぞれ１つのコンタクト・パッド毎に分割されたものであるため、ボンディング・ワイヤ３０６のワイヤ長による抵抗成分を考慮に入れて、複数のバスのサイズ設計に活かし、分割された複数のバスの面積サイズを調整することができる。これにより、図１（ａ）の構成では、各パワー・トランジスタ毎に電流密度が均一なるように、ボンディング・ワイヤ３０６のワイヤ長と各パワー・トランジスタのサイズ設計とバス設計を実現でき、各パワー・トランジスタ素子自身の負荷の均一化を図ることができる。また、図１（ｂ）の構成では、各電流経路毎に均一なるように、ボンディング・ワイヤ３０６のワイヤ長と各パワー・トランジスタのサイズ設計とバス設計を実現でき、各ボンディング・ワイヤ３０６の負荷の均一化を図ることができ、各々のパワー・トランジスタの電流経路が明確にできる。さらに、図１（ｂ）の構成では、各パワー・トランジスタに流れる電流は、大電流時においても電流集中をせずに均一に電流が流れ、ボンディング・ワイヤ３０６や、金属層バスやビアへの負荷が均一に図ることで、全体としてのパワー・トランジスタの電流許容値をアップでき、信頼性向上を図ることができる。
特に、図示していないが、図１（ｂ）の構成で、図１（ａ）の構成によって得られる効果を実現するために、つまり、各パワー・トランジスタ毎に電流密度が均一なるように、複数のバスである面積が大中小サイズの３つのバス１４０、１４１、１４２のうち、大小サイズの面積を有するバス１４０と１４２との位置を入替えて、バスサイズの微調整を実施することで、ボンディング・ワイヤ３０６のワイヤ長と各パワー・トランジスタのサイズ設計とバス設計を実現できる。このようにすると、各パワー・トランジスタに流れる電流は、大電流時においても電流集中をせずに、各パワー・トランジスタ素子サイズに合せて、概略比例して電流を流せられ、電流密度の均一化が図れ、各パワー・トランジスタや、金属層バスやビアへの負荷の均一化が図れる。これにより、全体としてのパワー・トランジスタの電流許容値をアップでき、信頼性向上を図ることができる。
最後に、上述した図１（ａ）及び（ｂ）に示した半導体集積回路における最上層の金属層であるバスとその下側に設けられた２つの金属層との位置関係を説明しておく。なお、以下では、図１（ａ）及び（ｂ）のうち、図１（ａ）に示した半導体集積回路の場合を例として説明するが、図１（ｂ）に示した半導体集積回路の場合であっても下記での説明から当然に想定できるものである。
図２及び図３は、図１（ａ）に示したバス１３０、１３１、１５０の下側の金属層との位置関係を模式的に示した平面図である。なお、図２及び図３では、各バス１３０、１３１、１５０を透視的に示しており、図３では、第２層目のバスを透視的に示している。
まず、図２に示すように、本実施形態において第３層目となるバス１３０、１３１、１５０の下側には、細長い横方向のストライブ状を有し且つ一定のピッチで互いに並行になるように、第２層目のバス（第２の金属層）としてのソース・ライン（第１の金属パターン）の金属層１１、１２、１３、１４、１５、１６と第２層目のバスとしてのドレイン・ライン（第２の金属パターン）の金属層２１、２２、２３、２４、２５、２６とが交互に形成されている。第３層目のバス１３０、１３１は、金属を詰めた複数のビアＸ１を介して、それぞれ、第２層目のバスであるソース・ライン１１及び１２、１３及び１４、１５及び１６に接続されており、第３層目のバス１５０は、金属を詰めた複数のビアＹ１を介して、それぞれ、ドレイン・ライン２１及び２２、２３及び２４、２５及び２６に接続されている。
また、図３に示すように、第２層目のバスとしてのソース・ライン及びドレイン・ラインの金属層１１〜１６、２１〜２６の下側には、これらの第２層目のバスと直行すると共に、細長い縦方向のストライブ状を有し且つ一定のピッチで互いに並行になるように、第１層目のバス（第１の金属層）としてのソース電極用ライン（第１の金属パターン）の金属層Ｓ１〜Ｓ１５と第１層目のバスとしてのドレイン電極用ライン（第２の金属パターン）の金属層Ｄ１〜Ｄ１５とが交互に形成されている。第１層目のバスのソース電極用ラインの金属層Ｓ１〜Ｓ１５は、金属を詰めた複数のビアＸを介して、それぞれ、第２層目のバスであるソース・ライン１１〜１６に電気的に接続されており、第１層目のバスのドレイン電極用ラインの金属層Ｄ１〜Ｄ１５は、金属を詰めた複数のビアＹを介して、それぞれ、第２層目のバスであるドレイン・ライン２１〜２６に電気的に接続されている。なお、以上の図１〜図３では、半導体基板上に形成された第１層目のバス〜第３層目のバス、ビア、コンタクト・パッド、及びボンディング・ワイヤの位置関係を主として説明するための図であって、各バスの間に形成された図示していない層間絶縁膜（例えば後述の図４参照）や開口部その他の具体的な構成は、図４で示す具体的な例を用いて説明することとする。
ここで、図４は、図１（ａ）のIV-IV線に対応する断面図であって、本実施形態に係る半導体集積回路の断面構成の一部を示している。
図４に示すように、ｐ型シリコン基板９１１上には、パワー・トランジスタ１００Ａと周辺素子（ＣＭＯＳトランジスタ）９０２ａが形成されている。パワー・トランジスタ１００Ａが形成されている領域では、ｐ型シリコン基板９１１上に、ｎ型埋め込み領域９１３、ｎ型ウェル領域９１７、ソース／ドレインコンタクト領域９２１、ゲート酸化物９３０、及びポリシリコン・ゲート９３１が形成されている。これらを覆うように第１のレベル間絶縁体層９４１が形成され、該第１のレベル間絶縁体層９４１中にソース／ドレインコンタクト領域９２１に到達する第１のビア９４２が形成されている。第１のレベル間絶縁体層９４１の上には金属層からなるソース電極用のライン（１層目のバス）ＳＮ及びドレイン電極用のライン（１層目のバス）ＤＮが形成され、該ソース電極用のラインＳＮ及びドレイン電極用のラインＤＮを覆うように第２のレベル間絶縁体層９４４が形成され、該第２のレベル間絶縁体層９４４中にソース電極用のラインＳＮに接続する第２のビアＸが形成されている。なお、図示していないが、第２のレベル間絶縁体層９４４中にはドレイン電極用のラインＤＮに接続するビアも同様に形成されている。第２のレベル間絶縁体層９４４の上には金属層からなるソース・ライン（２層目のバス）１５が形成され（なお、図示していない断面には同様にドレイン・ライン（２層目のバス）が形成されている）、該ソース・ライン１５及び図示しないドレイン・ラインを覆う第３のレベル間絶縁体層９４７が形成され、該第３のレベル間絶縁体層９４７中にはソース・ライン１５に接続する第３のビアＸ１が形成されている（なお、図示していない断面には同様にドレイン・ラインに接続するビアが形成されている）。第３のレベル間絶縁体層９４７の上には金属層からなる３層目のバス１３１が形成され、該バス１３１を覆い且つ開口部９５６を有する第４のレベル間絶縁体層９５０が形成されている。開口部９５６には、コンタクト・パッド３０４が形成され、第４のレベル間絶縁体層９５０の上には、コンタクト・パッド３０４を露出する保護用被覆層９５５が形成され、コンタクト・パッド３０４にはボール９６１及びボンディング・ワイヤ３０６が形成されている。
また、ｐ型シリコン基板９１１上には、基板コンタクト領域９２７を有するｐ型ウェル領域９１６と素子分離絶縁体層２０２を介してパワー・トランジスタ１００Ａが形成される領域と対抗する側にｎ型埋め込み領域９１３及びｎ型ウェル領域９１７がさらに形成されており、該領域上に周辺素子９０２ａが形成されている。そして、パワー・トランジスタ１００Ａと周辺素子９０２ａとは、素子分離絶縁体層２０２によって電気的に分離されている。
以上で説明したように、本発明の第１の実施形態に係る半導体集積回路は、パワー・トランジスタの第１の電極（例えばソース電極）と接続する複数のバス（例えばバス１３０、１３１（図１（ａ）参照）、又はバス１４０、１４１、１４２（図１（ｂ）参照）と、パワー・トランジスタの第２の電極（例えばドレイン電極）と接続する単一のバス（例えば１５０（図１（ａ）及び（ｂ）参照）を備え、各バスが金属を詰めたビアによって対応する電極に接続し、かつ、これらのバスがパワー・トランジスタの直上に配置され、バス毎に１つのコンタクト・パッドが接続されている。これにより、パワー・トランジスタの電流経路を分割し、各パワー・トランジスタに流れる電流ルートを明確にし、且つ、各パワー・トランジスタに流れる電流の最適化や、各ボンディング・ワイヤに流れる電流の最適化を図るために、単一のバスに複数のコンタクト・パッドを接続することや、複数のバスの面積を互いに異なるサイズとしたり互いに同じサイズとしたりすることが可能となり、上述した効果が得られるものとなる。
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体集積回路及びその製造方法について図面を参照しながら説明する。
図５及び前述の図１（ｂ）は、それぞれ、本発明の第２の実施形態に係る半導体集積回路の一部の簡略平面図を示すと共に電気回路図を示している。
図５及び前述の図１（ｂ）に示した半導体集積回路が有する共通の特徴は、分割されてなる複数のバスと単一のバスとを備え、複数のバスの面積が互いに異なっており、各々の面積がリードフレームに近い側から遠くなるに連れて順に大きくなるように形成されている点である。なお、前述の図１（ｂ）に示した半導体集積回路の構成については、第１の実施形態で説明した通りであるから、以下では、図５に示した半導体集積回路の構成について説明するが、第１の実施形態で説明した部分と繰り返しになる部分の説明は省略する。
図５に示した半導体集積回路は、同図に示すように、図１（ａ）に示した半導体集積回路の構成に対して、複数のバスである２つのバス１３０、１３１の面積の大きさが互いに反対になっている点である。なお、その他の構成及び図５では示されていない下部の構成については、前述した図１（ａ）を用いた説明と同様であると共に、図２及び図３を用いた説明から容易に想定できるものであるから、その説明は省略する。
また、図５に示した構造を有する本実施形態に係る半導体集積回路は、図５の下部における電気回路図に示した電気的特徴を有している。
すなわち、図５の下部に示した電気回路図は、接続部材をリードフレーム３０７から切り離して配置することによって引き起こされるパワー・トランジスタ動作に関する電気的特徴を模式的に示している。なお、この電気回路では、ボンディング・ワイヤ３０６による３つの抵抗をＲａ１、Ｒａ２、Ｒａ３としており、そのうちのＲａ１、Ｒａ２は、リードフレーム３０７に並列につながれている。２つのバス１３０、１３１と単一のバス１５０において、これらのバスに流れる電流に対する抵抗がバスの広がり抵抗であって、このバス抵抗をＲｈ１、Ｒｈ２、Ｒｈ３とし、さらに、２つのトランジスタ自身のソース・ドレイン間の抵抗をＲｓ１、Ｒｓ２として示している。
図５に示すように、リードフレーム３０７から見る電気回路は、リードフレーム３０７に並列に接続された２つのボンディング・ワイヤ３０６のワイヤ抵抗Ｒａ１、Ｒａ２に、各々直列に、バス抵抗Ｒｈ１、Ｒｈ２が接続されており、さらに、トランジスタ自身のソース・ドレイン間抵抗Ｒｓ１、Ｒｓ２の片側に接続されている。このトランジスタ自身のソース・ドレイン間抵抗Ｒｓ１、Ｒｓ２のもう片側は、単一のバス１５０で短絡されており、１つのボンディング・ワイヤ３０６のワイヤ抵抗Ｒａ３に接続されており、そして、リードフレーム３０７に接続される抵抗回路になっている。
なお、図５及び図１（ｂ）に示した半導体集積回路は能動的回路であって、ここで能動的回路とは、ＩＣに対して機能性を提供する各種の電気部品のことを意味する。特に、本明細書においては、能動的回路は横方向に配置されたパワー・トランジスタの電力バスとなる金属層のことを意味する。
ここで、前述した図１（ｂ）に示した半導体集積回路と図５に示した半導体集積回路との相違は以下の通りである。すなわち、単一のバス１５０に複数のコンタクト・パッド３０４が接続されていることにより、ボンディング・ワイヤ３０６の本数アップで電流許容値が上昇する。これにより、大電流化でのボンディング・ワイヤ３０６での制約をなくし、パワー・トランジスタの抵抗全体のうちのボンディング・ワイヤ３０６の抵抗成分を削減できるため、パワー・トランジスタの低抵抗化を図りながら、各パワー・トランジスタに流れる電流経路を明確にできる。これにより、各パワー・トランジスタに流れる電流の最適化を図ることができ、全体としてのパワー・トランジスタの電流許容値をさらにアップできる。
また、図５及び図１（ｂ）に示した電気回路と従来例にて説明した図１３に示した電気回路とを比較すると明らかなように、従来例では最上層の金属層のバスに複数のコンタクト・パッドを共通に接続していることでパワー・トランジスタ自身の電流経路は１つであったが、本実施形態では、１つのコンタクト・パッドに対して１つのバスを備えるように、２つのコンタクト・パッド３０４のそれぞれに対応するように２つのバス１３０、１３１を設け（図５参照）、又は３つのコンタクト・パッド３０４のそれぞれに対応するように３つのバス１４０、１４１、１４２を設け（図１（ｂ）参照）、パワー・トランジスタが２つ又は３つにそれぞれ分割され、パワー・トランジスタの電流経路も２つ又は３つにそれぞれ分割される。このため、パワー・トランジスタへの電流集中によるダメージ又はストレスを回避しながら、各パワー・トランジスタに流れる電流ルートを明確にできると共に、各パワー・トランジスタに流れる電流を最適化できる。したがって、全体としてのパワー・トランジスタの電流許容値を上昇させることができるため、信頼性に優れた半導体集積回路を実現することができる。
さらに、大きなバス面積を適切な大きさに分割して、２つのバス１３１、１３２（図５参照）又は３つのバス１４０、１４１、１４２（図１（ｂ）参照）それぞれにコンタクト・パッド３０４を配置することで、流れる電流経路を分割し、不測の電流集中発生によるパワー・トランジスタへのダメージを防ぐ効果が得られる。
また、図５及び図１（ｂ）では、バスレイアウトとして、複数のバス（図５ではバス１３１、１３２、図１（ｂ）ではバス１４０、１４１、１４２を上下に配置して説明しているが、電流経路を分割するバスの配置を概略上下、概略左右、又は概略斜めに分割するバス配置も同様の効果が得られる。
また、図５に示した構成によると、ボンディング・ワイヤ３０６のワイヤ長による抵抗成分を考慮に入れて、ソース側の２つのバス１３０、１３１のサイズ設計に活かし、分割されたソース側の各バス１３０、１３１の面積サイズを調整することができる。これにより、リードフレーム３０７から見た各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗とバス抵抗成分の合成抵抗値を、各電流経路毎に均一なるように、ボンディング・ワイヤ３０６のワイヤ長と各パワー・トランジスタのサイズ設計とバス設計を実現でき、パワー・トランジスタ素子自身に流れる電流経路を明確にできる。
ここで、上述した図５に示した半導体集積回路による効果について、具体的な例を用いて以下に説明しておく。
例えば、ボンディング・ワイヤ３０６の単位長あたりの抵抗値を５０ｍΩ/ｍｍとすると、ソース側に接続される各ボンディング・ワイヤ３０６のワイヤ長を１ｍｍ、２ｍｍで設計し、ドレイン側に接続される各ボンディング・ワイヤ３０６のワイヤ長を１．５ｍｍで設計する。このように設計した場合、各ボンディング・ワイヤ３０６のワイヤ長による３つの抵抗をＲａ１＝０．０５Ω、Ｒａ２＝０．１Ω、Ｒａ３＝０．０７５Ωと設計でき、２つのソース側のバスの広がり抵抗をＲｈ１＝０．１３Ω、Ｒｈ２＝０．１０５Ωと設計でき、１つのコンタクト・パッド３０４を考慮して１つのドレイン側のバスの広がり抵抗の合計をＲｈ３＝０．０５８Ωと設計でき、トランジスタ自身のソース・ドレイン間抵抗をＲｓ１＝０．１２５Ω、Ｒｓ２＝０．１Ωと設計できたとする。こうすると、パワー・トランジスタのソース側に接続されるボンディング・ワイヤ３０６からパワー・トランジスタ素子自身のドレイン側までの抵抗値は、各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗とソース側のバス抵抗成分の各シリーズ抵抗値で示すと、概略下記の式が成り立つようになる。
Ｒａ１＋Ｒｈ１＋Ｒｓ１
＝Ｒａ２＋Ｒｈ２＋Ｒｓ２＝０．３０５Ω
また、パワー・トランジスタ素子自身のドレイン側に接続される単一のバス１５０からリードフレーム３０７に接続されるボンディング・ワイヤ３０６までの抵抗値は、各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗とソース側のバス抵抗成分の各シリーズ抵抗値で示すと、概略下記の式が成り立つようになる。
Ｒａ３＋Ｒｈ３＝０．１３３Ω
以上のことから、リードフレーム３０７の２端子間のパワー・トランジスタの抵抗は、１.２８６Ωとなる。
図５では、各ボンディング・ワイヤ３０６のワイヤ長によるワイヤ抵抗をＲａ１、Ｒａ２、Ｒａ３とし、さらに、ソース側のバス１３０、１３１による広がり抵抗をＲｈ１、Ｒｈ２とし、ドレイン側の単一のバス１５０による広がり抵抗をＲｈ３とし、さらに、トランジスタ自身のソース・ドレイン間抵抗をＲｓ１、Ｒｓ２とし、各抵抗の数値のパラメータを適切に設計したとする。
各ボンディング・ワイヤ３０６の抵抗成分と各パワー・トランジスタの素子抵抗とバス抵抗成分の各シリーズ抵抗値を含むリードフレーム３０７の２端子間のパワー・トランジスタの抵抗は、下記の式が成り立つ。
リードフレーム２端子間のパワー・トランジスタの抵抗
＝１/（１/（Ｒａ１＋Ｒｈ１＋Ｒｓ１）
＋１/（Ｒａ２＋Ｒｈ２＋Ｒｓ２））＋Ｒａ３＋Ｒｈ３
なお、以上図５に示した半導体集積回路では、ソース側に２つのバス１３０、１３１を配置し、ドレイン側に単一のバス１５０を配置した構成の場合について説明したが、本実施形態はこれに限定されるものではない。例えば、ソース側のバスの数が３つ又は４つ等であっても同様の効果が得られるし、また、ソース側を単一のバスにすると共にドレイン側を２つのバスにした場合であっても同様の効果が得られることは言うまでもない。つまり、本実施形態では、ソース側又はドレイン側の一方のバスの電流経路を分割するバス配置を有するもので、バス配置が概略上下、概略左右、概略斜めに分割し、複数個分割されている場合のバス配置であっても同様の効果が得られることは言うまでもない。
以上、図５及び図１（ｂ）を用いて説明したように、パワー・トランジスタの第１の電極（例えばソース電極）と接続する複数のバス（例えばバス１３０、１３１（図５参照）、バス１４０、１４１、１４２（図１（ｂ）参照）と、パワー・トランジスタの第２の電極（例えばドレイン電極）と接続する単一のバス（例えば１５０（図５及び図１（ｂ）参照）を備え、複数のバスはそれぞれ１つのコンタクト・パッド毎に分割されたものであるため、ボンディング・ワイヤ３０６のワイヤ長による抵抗成分を考慮にいれて、複数のバスのサイズ設計に活かし、分割された複数のバスの面積サイズを調整することができる。これにより、各々のパワー・トランジスタの電流経路の抵抗値は均一に分割されるので、分割された各パワー・トランジスタ自身に流れる電流は均一に流れ、電流経路を明確にできる。特に、図５では、各パワー・トランジスタに流れる電流は、大電流時においても電流集中をせずに均一に電流が流れ、ボンディング・ワイヤ３０６や、金属層バスやビアへの負荷を均一に図ることで、全体としてのパワー・トランジスタの電流許容値をアップでき、信頼性向上を図ることができる。
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体集積回路及びその製造方法について図面を参照しながら説明する。
図６（ａ）及び（ｂ）は、それぞれ、本発明の第３の実施形態に係る半導体集積回路の一部の簡略平面図を示している。
図６（ａ）及び（ｂ）に示した半導体集積回路が有する共通の特徴は、分割された複数のバスと単一のバスとを備え、複数のバスの面積が互いに等しい点である。なお、以下では、図６（ａ）及び（ｂ）５に示した半導体集積回路の構成について、第１の実施形態で説明した部分と繰り返しになる部分の説明は省略する。
図６（ａ）に示した半導体集積回路では、ソース電極と接続し且つ互いに面積が等しい２つのバス１３０、１３１が設けられており、各バス１３０、１３１にはそれぞれ１つのコンタクト・パッド３０４が配置されており、また、ドレイン電極と接続する単一のバス１５０には１つのコンタクト・パッド３０４が配置されている。
ここで、上述した図６（ａ）に示した半導体集積回路による効果について、具体的な例を用いて以下に説明しておく。
例えば、ソース側の２つのバス１３０、１３１の広がり抵抗をＲｈ１＝０．１１６Ω、Ｒｈ２＝０．１１６Ωと設計し、トランジスタ自身のソース・ドレイン間抵抗をＲｓ１＝０．１１Ω、Ｒｓ２＝０．１１Ωと設計すると、各パワー・トランジスタの素子抵抗とバス抵抗成分の各シリーズ抵抗値は下記の式が成り立つ。
Ｒｈ１＋Ｒｓ１
＝Ｒｈ２＋Ｒｓ２＝０．２２６Ω
一方、図６（ｂ）に示した半導体集積回路では、ソース電極と接続し且つ互いに面積が等しい３つのバス１４０、１４１、１４２が設けられており、各バス１４０、１４１、１４２にはそれぞれ１つのコンタクト・パッド３０４が配置されており、また、ドレイン電極と接続する単一のバス１５０には、各バス１４０、１４１、１４２に設けたコンタクト・パッド３０４と左右対称となるように３つのコンタクト・パッド３０４が配置されている。
ここで、上述した図６（ｂ）に示した半導体集積回路による効果について、具体的な例を用いて以下に説明しておく。
例えば、ソース側の３つバス１４０、１４１、１４２の広がり抵抗をＲｈ１＝０．１４Ω、Ｒｎ２＝０．１４Ω、Ｒｎ３＝０．１４Ωと設計し、トランジスタ自身のソース・ドレン間抵抗をＲｓ１＝０．１４Ω、Ｒｓ２＝０．１４Ω、Ｒｓ３＝０．１４Ωと設計したとすると、各パワー・トランジスタの素子抵抗とバス抵抗成分の各シリーズ抵抗値は下記の式が成り立つ。
Ｒｎ１＋Ｒｓ１
＝Ｒｎ２＋Ｒｓ２
＝Ｒｎ３＋Ｒｓ３＝０．２８Ω
また、以上のように、図６（ａ）及び（ｂ）は、複数のバス（図６（ａ）では２つのバス１３０、１３１、図６（ｂ）では３つのバス１４０、１４１、１４２）が互いに等しい面積を有するように分割されているため、大サイズのバスの金属層のＥＳＤによるダメージを低減できる。つまり、リードフレーム３０７からソース側の複数のバスが均等に分割されていることで、ボンディング・ワイヤ３０６を介してＥＳＤエネルギーが印加されると、均等に分割された抵抗成分をもつ各パワー・トランジスタ素子にかかるＥＳＤエネルギーのピーク値は、分割された割合と同様に、ＥＳＤエネルギーが分散されるように働く。このため、ＥＳＤエネルギーのピーク値で決定されるパワー・トランジスタのＥＳＤ耐量が向上し、半導体集積回路の信頼性が向上する。
さらに、図６（ａ）と図６（ｂ）とでは構成が異なる部分を有しているため、ＥＳＤに関する効果も異なってくる。図６（ｂ）は、ドレイン側の単一のバス１５０には３つのコンタクト・パッド３０４を有し、複数のボンディング・ワイヤ３０６に接続しているため、図６（ａ）と比較すると、ドレイン側の２つのバス１３０、１３１やボンディング・ワイヤ３０６による抵抗成分を含む合成インピーダンス成分が下がり、ＥＳＤのダメージを受けやすくなっている。
なお、以上図６（ａ）に示した半導体集積回路では、ソース側に２つのバス１３０、１３１を配置し、ドレイン側に単一のバス１５０を配置した構成の場合について説明したが、本実施形態はこれに限定されるものではない。例えば、ソース側のバスの数が３つ又は４つ等であっても同様の効果が得られるし、また、ソース側を単一のバスにすると共にドレイン側を２つのバスにした場合であっても同様の効果が得られることは言うまでもない。つまり、本実施形態では、ソース側又はドレイン側の一方のバスの電流経路を分割するバス配置を有するもので、バス配置が概略上下、概略左右、概略斜めに分割し、複数個分割されている場合のバス配置であっても同様の効果が得られることは言うまでもない。また、以上の点は、図６（ｂ）に示した半導体集積回路であっても同様である。
（第４の実施形態）
以下に、本発明の第４の実施形態に係る半導体集積回路及びその製造方法について図面を参照しながら説明する。
第４の実施形態では、上述の第１〜第３の実施形態に係る半導体集積回路に適用可能な第１〜第３の変形例を説明するものである。なお、第１〜第３の変形例の説明としては、一例として図６（ａ）及び（ｂ）に示した半導体集積回路、すなわち、複数のバスが均等な面積を有するように分割された構成を有する半導体集積回路に適用した場合を用いて以下に説明する。
−−第１の変形例−−
図７（ａ）及び（ｂ）に示す第１の変形例は、パワー・トランジスタの能動的領域が分離層によって互いに電気的に分離されていることを特徴とするものである。
具体的に、図７（ａ）では、パワー・トランジスタの能動的領域が、２つの能動的領域１００ａ１、１００ａ２に分割されており、２つの能動的領域１００ａ１、１００ａ２には、分離層によって互いに電気的に分離された２つのパワー・トランジスタが形成されている点で、図６（ａ）に示した半導体集積回路と異なっている。なお、その他の構成は、図６（ａ）に示した半導体集積回路と同様であって、また、図７（ａ）のIV-IV線における断面図は、図４と同様であり、上述の通り、パワー・トランジスタの能動的領域と周辺素子とは分離層によって電気的に分離されている。
また、図７（ｂ）では、パワー・トランジスタの能動的領域が、３つの能動的領域１００ａ１、１００ａ２、１００ａ３に分割されており、３つの能動的領域１００ａ１、１００ａ２、１００ａ３には、分離層によって互いに電気的に分離された３つのパワー・トランジスタが形成されている点で、図６（ｂ）に示した半導体集積回路と異なっている。なお、その他の構成は、図６（ｂ）に示した半導体集積回路と同様である。
このように、パワー・トランジスタは、ソース電極と接続する複数のバス（図７（ａ）ではバス１３０、１３１、図７（ｂ）ではバス１４０、１４１、１４２）に対応して、分離層によって分割されていることにより、ソース電極と接続する上記複数のバスのそれぞれの上に分布する一つのコンタクト・パッド３０４を有するパワー・トランジスタは、分離層によって囲まれている。このため、ラッチ又は寄生の誤動作が発生しにくくなり、半導体集積回路の信頼性が向上する。
−−第２の変形例−−
図８（ａ）及び（ｂ）に示す第２の変形例は、リードフレーム側から最も遠い位置のバスに形成するコンタクト・パッドをその一部がはみ出るように形成されていることを特徴とするものである。
図８（ａ）及び（ｂ）に示す第２の変形例では、図８（ａ）及び（ｂ）に示すように、パワー・トランジスタの能動的領域１００Ｂが狭く、その上に形成する各バス（図８（ａ）ではバス１３０、１３１、１５０、図８（ｂ）ではバス１４０、１４１、１４２、１５０）の面積が小さい場合に、リードフレーム３０７側から最も遠い位置のバス（図８（ａ）ではバス１３０に形成するコンタクト・パッド３０４、図８（ｂ）ではバス１４２に形成するコンタクト・パッド３０４とそれに左右対称に位置するバス１５０に形成するコンタクト・パッド３０４）をその一部がはみ出るように形成している点で、図６（ａ）及び（ｂ）に示した半導体集積回路と異なっている。なお、その他の構成は、図６（ａ）及び（ｂ）に示した半導体集積回路と同様である。
このようにすると、ボンディング・ワイヤ３０６同士の接触を防止して出力間ショートを防止することができる。このため、ボンディング・ワイヤ３０６をリードフレーム３０７に適切に接続しながら、上述の第１〜第３の実施形態で得られた効果を併せて得ることができる。
また、半導体集積回路は、パワー・トランジスタの上に分布する電力供給コンタクト・パッド３０４の配列、コンタクト・パッド３０４からパワー・トランジスタへ分散した主として垂直方向の電流を供給するための手段、及び電源を各コンタクト・パッド３０４へ接続するための手段を含むパワー・トランジスタの直上に電力供給コンタクト・パッド３０４を配置することによって、貴重なシリコン資産を節約できる、つまり、コンタクト・パッド３０４で消費されるチップ面積を減らすことによって、ＩＣチップのコストを削減することができる。このように、ＩＣの省チップ面積化を図り、ＩＣの低コスト化を図ることができる。なお、この点、上述の第１〜第３の実施形態の構成の方が、本第２の変形例の構成よりも省チップ面積化の効果は優れている。
−−第３の変形例−−
図９（ａ）及び（ｂ）に示す第３の変形例は、リードフレーム側から最も遠い位置のバスに形成するコンタクト・パッドをその全部がはみ出るように形成されていることを特徴とするものである。
図９（ａ）及び（ｂ）に示す第３の変形例では、図９（ａ）及び（ｂ）に示すように、パワー・トランジスタの能動的領域１００Ｃが狭く、その上に形成する各バス（図９（ａ）ではバス１３０、１３１、１５０、図９（ｂ）ではバス１４０、１４１、１４２、１５０）の面積が小さい場合に、リードフレーム３０７側から最も遠い位置のバス（図９（ａ）ではバス１３０に形成するコンタクト・パッド３０４、図９（ｂ）ではバス１４２に形成するコンタクト・パッド３０４とそれに左右対称に位置するバス１５０に形成するコンタクト・パッド３０４）をその一部がはみ出るように形成している点で、図６（ａ）及び（ｂ）に示した半導体集積回路と異なっている。なお、その他の構成は、図６（ａ）及び（ｂ）に示した半導体集積回路と同様である。
このようにすると、ボンディング・ワイヤ３０６同士の接触を防止して出力間ショートを防止することができる。このため、ボンディング・ワイヤ３０６をリードフレーム３０７に適切に接続しながら、上述の第１〜第３の実施形態で得られた効果を併せて得ることができる。
また、半導体集積回路は、パワー・トランジスタの上に分布する電力供給コンタクト・パッド３０４の配列、コンタクト・パッド３０４からパワー・トランジスタへ分散した主として垂直方向の電流を供給するための手段、及び電源を各コンタクト・パッド３０４へ接続するための手段を含むパワー・トランジスタの直上に電力供給コンタクト・パッド３０４を配置することによって、貴重なシリコン資産を節約できる、つまり、コンタクト・パッド３０４で消費されるチップ面積を減らすことによって、ＩＣチップのコストを削減することができる。このように、ＩＣの省チップ面積化を図り、ＩＣの低コスト化を図ることができる。なお、この点、上述の第１〜第３の実施形態の構成の方が、本第３の変形例の構成よりも省チップ面積化の効果は優れている。
（第５の実施形態）
以下に、本発明の第５の実施形態に係る半導体集積回路について図面を参照しながら説明する。
本実施形態では、上述の第１〜第４の各実施形態に係る半導体集積回路に共通する特徴である構成、すなわち、分割された複数のバスと単一のバスとを備える構成を具体的に応用した例について説明するものである。
図１０（ａ）〜（ｃ）は、上述の第１の実施形態における図１に示したパワー・トランジスタ素子部についての簡略化等価電気回路図の一例である。
図１０（ａ）では、Ｎｃｈパワー・トランジスタについての簡略化等価電気回路図が示されている。
図１０（ａ）に示すように、Ｎｃｈパワー・トランジスタのドレイン側はバスで２つに分割され、ドレイン出力ＱＡ_Ｄ、ＱＢ_Ｄに、それぞれ１つのコンタクト・パッド（図中に黒丸印）３０４ａを有している。また、Ｎｃｈパワー・トランジスタのソース側は、１つのバスで接続され、ソース出力ＱＡ_Ｓ、ＱＢ_Ｓは共通になり、１つのコンタクト・パッド３０４ａを有している。
また、図１０（ｂ）では、Ｎｃｈパワー・トランジスタの簡略化等価電気回路図が示されている。
図１０（ｂ）に示すように、Ｎｃｈパワー・トランジスタのソース側はバスで２つに分割され、ソース出力ＱＡ_Ｓ、ＱＢ_Ｓに、それぞれ１つのコンタクト・パッド３０４ａを有している。また、Ｎｃｈパワー・トランジスタのドレイン側は、１つのバスで接続され、ドレイン出力ＱＡ_Ｄ、ＱＢ_Ｄは共通になり、１つのコンタクト・パッド３０４ａを有している。
さらに、図１０（ｃ）では、Ｐｃｈパワー・トランジスタの簡略化等価電気回路図が示されている。
図１０（ｃ）に示すように、Ｐｃｈパワー・トランジスタのドレイン側はバスで２つに分割され、ドレイン出力ＱＡ_Ｄ、ＱＢ_Ｄに、それぞれ１つのコンタクト・パッド３０４ａを有している。また、Ｐｃｈパワー・トランジスタのソース側は、１つのバスで接続され、ソース出力ＱＡ_Ｓ、ＱＢ_Ｓは共通になり、１つのコンタクト・パッド３０４ａを有している。
次に、図１１（ａ）及び（ｂ）は、上述の図１０（ａ）〜（ｃ）のパワー・トランジスタを使用した出力回路の簡略化電気回路図である。
図１１（ａ）では、図１０（ａ）及び（ｃ）で示したパワー・トランジスタの等価電気回路を使用して複数のパワー・トランジスタを出力回路として構成した場合の等価電気回路が示されている。
図１１（ａ）に示すように、Ｐｃｈパワー・トランジスタＱ１のソース側（Ｑ１Ａ_Ｓ、Ｑ１Ｂ_Ｓ）がバスで共通に接続され、１つのコンタクト・パッド３０４ａを介してボンディング・ワイヤ３０６でリードフレームＬ１に接続されている。同様に、Ｎｃｈパワー・トランジスタＱ３のソース側（Ｑ３Ａ_Ｓ、Ｑ３Ｂ_Ｓ）がバスで共通に接続され、１つのコンタクト・パッド３０４ａを介してボンディング・ワイヤ３０６でリードフレームＬ１に接続されている。
また、Ｎｃｈパワー・トランジスタＱ２のソース側（Ｑ２Ａ_Ｓ、Ｑ２Ｂ_Ｓ）がバスで共通に接続され、１つのコンタクト・パッド３０４ａを介してボンディング・ワイヤ３０６でリードフレームＬ４に接続されている。同様に、Ｐｃｈパワー・トランジスタＱ４のソース側（Ｑ４Ａ_Ｓ、Ｑ４Ｂ_Ｓ）がバスで共通に接続され、１つのコンタクト・パッド３０４ａを介してボンディング・ワイヤ３０６でリードフレームＬ４に接続されている。
また、Ｐｃｈパワー・トランジスタＱ１のドレイン側（Ｑ１Ａ_Ｄ、Ｑ１Ｂ_Ｄ）は、Ｎｃｈパワー・トランジスタＱ２のドレイン側（Ｑ２Ａ_Ｄ、Ｑ２Ｂ_Ｄ）に、それぞれ２つのバスで接続され、２つのバスに各々１つのコンタクト・パッド３０４ａを有する。すなわち、Ｐｃｈパワー・トランジスタの２つのドレイン出力と、Ｎｃｈパワー・トランジスタの２つのドレイン出力が、各々２つのバスで共通接続され、２つのコンタクト・パッド３０４ａを介してボンディング・ワイヤ３０６でリードフレームＬ２に接続されている。
また、Ｐｃｈパワー・トランジスタＱ３のドレイン側（Ｑ３Ａ_Ｄ、Ｑ３Ｂ_Ｄ）は、Ｎｃｈパワー・トランジスタＱ４のドレイン側（Ｑ４Ａ_Ｄ、Ｑ４Ｂ_Ｄ）に、それぞれ２つのバスで接続され、２つのバスに各々１つのコンタクト・パッド３０４ａを有する。すなわち、Ｐｃｈパワー・トランジスタの２つのドレイン出力と、Ｎｃｈパワー・トランジスタの２つのドレイン出力が、各々２つのバスで共通接続され、２つのコンタクト・パッドを介してボンディング・ワイヤでＬ３リードフレームに接続されている。
一方、図１１（ａ）の構成とは別の構成を有する例として、図１１（ｂ）では、図１０（ａ）及び（ｂ）で示したパワー・トランジスタの等価電気回路を使用して複数のパワー・トランジスタを出力回路として構成した場合の等価電気回路が示されている。
図１１（ｂ）に示すように、Ｎｃｈパワー・トランジスタＱ１のドレイン側（Ｑ１Ａ_Ｄ、Ｑ１Ｂ_Ｄ）がバスで共通に接続され、１つのコンタクト・パッド３０４ａを介してボンディング・ワイヤ３０６でリードフレームＬ１に接続されている。同様に、Ｎｃｈパワー・トランジスタＱ３のドレイン側（Ｑ３Ａ_Ｄ、Ｑ３Ｂ_Ｄ）がバスで共通に接続され、１つのコンタクト・パッド３０４ａを介してボンディング・ワイヤ３０６でリードフレームＬ１に接続されている。
また、Ｎｃｈパワー・トランジスタＱ２のソース側（Ｑ２Ａ_Ｓ、Ｑ２Ｂ_Ｓ）がバスで共通に接続され、１つのコンタクト・パッド３０４ａを介してボンディング・ワイヤ３０６でリードフレームＬ４に接続されている。同様に、Ｎｃｈパワー・トランジスタＱ４のソース側（Ｑ４Ａ_Ｓ、Ｑ４Ｂ_Ｓ）がバスで共通に接続され、１つのコンタクト・パッド３０４ａを介してボンディング・ワイヤ３０６でリードフレームＬ４に接続されている。
また、Ｎｃｈパワー・トランジスタＱ１のソース側（Ｑ１Ａ_Ｓ、Ｑ１Ｂ_Ｓ）は、Ｎｃｈパワー・トランジスタＱ２のドレイン側（Ｑ２Ａ_Ｄ、Ｑ２Ｂ_Ｄ）に、それぞれ２つのバスで接続され、その２つのバスに各々１つのコンタクト・パッド３０４ａを有する。すなわち、Ｎｃｈパワー・トランジスタの２つのソース出力と、Ｎｃｈパワー・トランジスタの２つのドレイン出力が、各々２つのバスで共通接続され、２つのコンタクト・パッド３０４ａを介してボンディング・ワイヤ３０６でリードフレームＬ２に接続されている。
また、Ｎｃｈパワー・トランジスタＱ３のソース側（Ｑ３Ａ_Ｓ、Ｑ３Ｂ_Ｓ）は、Ｎｃｈパワー・トランジスタＱ４のドレイン側（Ｑ４Ａ_Ｄ、Ｑ４Ｂ_Ｄ）に、それぞれ２つのバスで接続され、その２つのバスに各々１つのコンタクト・パッド３０４ａを有する。すなわち、Ｎｃｈパワー・トランジスタの２つのソース出力と、Ｎｃｈパワー・トランジスタの２つのドレイン出力が、各々２つのバスで共通接続され、２つのコンタクト・パッド３０４ａを介してボンディング・ワイヤ３０６でリードフレームＬ３に接続されている。
さらに、図１２は、上述の図１１（ａ）又は（ｂ）に示した簡略化等価電気回路を、等価ＩＣチップ１００の一部分の簡略化平面図として示している。なお、以下では、図１２が図１１（ａ）の簡略化等価電気回路を元に構成された簡略化平面図として説明する。
図１２に示すように、等価ＩＣチップ１００のコーナー部（角部）に４つのパワー・トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４が配置され、４つのパワー・トランジスタＱ１〜Ｑ４の能動的領域が破線によって囲まれているとする。
Ｐｃｈパワー・トランジスタＱ１上のシート状金属層は、すべてのソース電極をつなぐ幅広い１つのバス１８０を構成し、この１つのソースのバス１８０の直上に配置されたコンタクト・パッド３０４ａは、ボンディング・ワイヤ３０６を介して、リードフレーム群のコーナー部であって縦軸上に配置されたリードフレームＬ１に接続されている。
Ｎｃｈパワー・トランジスタＱ２上のシート状金属層は、すべてのソース電極をつなぐ幅広い１つのバス１８３を構成し、この１つのソースのバス１８３の直上に配置されたコンタクト・パッド３０４ａは、ボンディング・ワイヤ３０６を介して、リードフレーム群のコーナー部であって横軸上に配置されたリードフレームＬ４に接続されている。
また、Ｐｃｈパワー・トランジスタＱ１のドレイン側（Ｑ１Ａ_Ｄ、Ｑ１Ｂ_Ｄ）は、Ｎｃｈパワー・トランジスタＱ２のドレイン側（Ｑ２Ａ_Ｄ、Ｑ２Ｂ_Ｄ）に、それぞれ２つのシート状金属層からなるバス１８１、１８２で接続される。つまり、Ｐｃｈパワー・トランジスタＱ１の２つのドレイン出力と、Ｎｃｈパワー・トランジスタＱ２の２つのドレイン出力とが、各々２つのシート状金属層からなるバス１８１、１８２で共通接続され、バス１８１、１８２の直上に配置された各々１つのコンタクト・パッド３０４ａは、ボンディング・ワイヤ３０６を介して、リードフレーム群のコーナー部であって縦軸上に配置されたリードフレームＬ２に接続されている。
Ｐｃｈパワー・トランジスタＱ３上のシート状金属層は、すべてのソース電極をつなぐ幅広い１つのバス１８４を構成し、この１つのソースのバス１８４の直上に配置されたコンタクト・パッド３０４ａは、ボンディング・ワイヤ３０６を介して、リードフレーム３０７のコーナー部であって縦軸上に配置されたリードフレームＬ１に接続されている。
Ｎｃｈパワー・トランジスタＱ４上のシート状金属層は、すべてのソース電極をつなぐ幅広い１つのバス１８７を構成し、この１つのソースのバス１８７の直上に配置されたコンタクト・パッド３０４ａは、ボンディング・ワイヤ３０６を介してリードフレーム３０７のコーナー部であって横軸上に配置されたリードフレームＬ４に接続されている。
また、Ｐｃｈパワー・トランジスタＱ３のドレイン側（Ｑ３Ａ_Ｄ、Ｑ３Ｂ_Ｄ）は、Ｎｃｈパワー・トランジスタＱ４のドレイン側（Ｑ４Ａ_Ｄ、Ｑ４Ｂ_Ｄ）に、それぞれ２つのシート状金属層からなるバス１８５、１８６で接続される。つまり、Ｐｃｈパワー・トランジスタＱ３の２つのドレイン出力と、Ｎｃｈパワー・トランジスタＱ４の２つのドレイン出力とが、各々２つのシート状金属層からなるバス１８５、１８６で共通接続され、この２つのバス１８５、１８６の直上に配置された各々１つのコンタクト・パッド３０４ａは、ボンディング・ワイヤ３０６を介して、リードフレーム３０７のコーナー部であって横軸上に配置されたリードフレームＬ３に接続されている。
このようにすると、各パワー・トランジスタに流れる電流ルートを分けて、複数のパワー・トランジスタの配置を、回路形式に応じて、集積回路チップのコーナー部に配置するので、ワイヤ・ボンディングにおいてパッケージの縦軸、横軸に配置されたパッケージのリードの両軸を利用できる。これにより、集積回路チップのレイアウトの自由度が増し、チップサイズの最小化に向けて、回路形式に応じて、パワー・トランジスタの配置ができ、複数のパワー・トランジスタの各々のバス上に配置されたコンタクト・パッドとリードフレームとの位置関係を適切にでき、コンタクト・パッドとパッケージのリードの実質的な距離を短くでき、複数のコンタクト・パッドを介してリードフレームの個々の端子へ複数のワイヤ・ボンディングを実現できる。また、ボンディング・ワイヤ長を短くできるので、パワー・トランジスタの抵抗成分のひとつであるボンディング・ワイヤの抵抗成分を削減できる。
以上のような集積回路チップのパワー・トランジスタのレイアウトを行うことにより、各パワー・トランジスタに流れる電流ルートを明確にしながら、パワー・トランジスタの直上に電力供給コンタクト・パッドを配置することができ、貴重なシリコン資産が節約できる。
また、本発明は、上述した各実施形態での説明に限定的に解釈されるべきではない。例示の実施形態に対する各種の修正及び組み合わせが、本発明のその他の実施形態と共に可能であることは、本説明を参照することによって当業者には明らかなことである。一例として、本発明は、能動的部品の上に位置するコンタクト・パッドを含み、それらのパッドの位置が、パッド下の能動的部品への電力の制御と分配を提供するように選択されたものである半導体集積回路を一般的にカバーする。また別の例として、本発明は、能動的部品の上に位置するコンタクト・パッドを含み、それらのパッドが、選択された１つのパッドと、電力を供給すべき１又は複数のパッドに対応する能動的部品との間の電力分配の距離を最小化するように配置されている半導体ＩＣをカバーする。従って、添付された特許請求の範囲はそのような修正及び実施形態をすべて包含し得るものである。
本発明に係る半導体集積回路及びその製造方法は、デバイス直上のパッド技術を活用し、能動的回路領域部分の直上でワイヤ・ボンディングを実施するパワー集積回路を工夫することによって、電源、モータドライバ、又はオーディオアンプ等の基幹の半導体電子部品の性能において、低消費電力化及び信頼性向上の両立に寄与するものである。したがって、本発明は、製造において既存の設備を活用するため、低コストで容易に実現されるものであり、安価で高品位且つ高性能のパワー集積回路にとって極めて有用である。
（ａ）は、本発明の第１の実施形態に係る半導体集積回路の要部であって、複数のバスに分割されたバス金属層と、単一のバスとなるバス金属層とを有し、各バス上に各々１つのコンタクト・パッドを配置したＩＣチップの一部分を模式的に示した簡略平面図であり、その下部に電流の流れに沿った電気抵抗を表す電気回路図を併せて示したものであり、また、（ｂ）は、本発明の第１の実施形態に係る半導体集積回路の要部であって、複数のバスに分割されたバス金属層と、単一のバスとなるバス金属層とを有し、複数のバス上に各々１つのコンタクト・パッドを配置し、単一のバス上に複数のコンタクト・パッドを配置したＩＣチップの一部分を模式的に示した簡略平面図であり、その下部に電流の流れに沿った電気抵抗を表す電気回路図を併せて示したものである。 本発明の第１の実施形態に係る半導体集積回路の要部であって、複数のバスに分割されたバス金属層（３層目のバス）及び単一のバスとなるバス金蔵層（３層目のバス）とその１つ下層におけるソース及びドレイン電極用のラインとなる金属層（第２層目のバス）と、ビアとの配置関係を示すＩＣチップの一部分を模式的に示した簡略平面図である。 本発明の第１の実施形態に係る半導体集積回路の要部であって、複数のバスに分割されたバス金属層（３層目のバス）及び単一のバスとなるバス金蔵層（３層目のバス）と、その１つ下層におけるソース及びドレイン電極用のラインとなる金属層（第２層目のバス）と、さらに１つ下層におけるソース及びドレイン電極となる金属層（第１層目のバス）と、ビアとの配置関係を示すＩＣチップの一部分を模式的に示した簡略平面図である。 本発明の第１の実施形態に係る半導体集積回路の要部であって、図１（ａ）におけるIV-IV線に対応する断面図である。 本発明の第２の実施形態に係る半導体集積回路の要部であって、複数のバスに分割されたバス金属層と、単一のバスとなるバス金属層とを有し、各バス上に各々１つのコンタクト・パッドを配置したＩＣチップの一部分を模式的に示した簡略平面図であり、その下部に電流の流れに沿った電気抵抗を表す電気回路図を併せて示したものであり、 （ａ）は、本発明の第２の実施形態に係る半導体集積回路の要部であって、複数のバスに分割されたバス金属層と、単一のバスとなるバス金属層とを有し、各バス上に各々１つのコンタクト・パッドを配置したＩＣチップの一部分を模式的に示した簡略平面図であり、また、（ｂ）は、本発明の第２の実施形態に係る半導体集積回路の要部であって、複数のバスに分割されたバス金属層と、単一のバスとなるバス金属層とを有し、複数のバス上に各々１つのコンタクト・パッドを配置し、単一のバス上に複数のコンタクト・パッドを配置したＩＣチップの一部分を模式的に示した簡略平面図である。 （ａ）は、本発明の第３の実施形態に係る半導体集積回路の第１の変形例の要部であって、複数のバスに分割されたバス金属層と、単一のバスとなるバス金属層とを有すると共に、各バス上に各々１つのコンタクト・パッドを配置し、分割された２つのパワー・トランジスタを各々分離層で囲んだ構成を有するＩＣチップの一部分を模式的に示した簡略平面図であり、また、（ｂ）は、本発明の第３の実施形態に係る半導体集積回路の第１の変形例の要部であって、複数のバスに分割されたバス金属層と、単一のバスとなるバス金属層とを有すると共に、複数のバス上に各々１つのコンタクト・パッドを配置し、単一のバス上に複数のコンタクト・パッドを配置し、分割された３つのパワー・トランジスタを各々分離層で囲んだ構成を有するＩＣチップの一部分を模式的に示した簡略平面図である。 （ａ）は、本発明の第３の実施形態に係る半導体集積回路の第２の変形例の要部であって、複数のバスに分割されたバス金属層と、単一のバスとなるバス金属層とを有すると共に、各バス上に各々１つのコンタクト・パッドを配置し、デバイス直上のコンタクト・パッドの一部が直下のバスから一部はみ出した構成を有するＩＣチップの一部分を模式的に示す簡略平面図であり、また、（ｂ）は、本発明の第３の実施形態に係る半導体集積回路の第２の変形例の要部であって、複数のバスに分割されたバス金属層と、単一のバスとなるバス金属層とを有すると共に、複数のバス上に各々１つのコンタクト・パッドを配置し、単一のバス上に複数のコンタクト・パッドを配置し、デバイス直上のコンタクト・パッドの一部が直下のバスから一部はみ出した構成を有するＩＣチップの一部分を模式的に示す簡略平面図である。 （ａ）は、本発明の第３の実施形態に係る半導体集積回路の第３の変形例の要部であって、複数のバスに分割されたバス金属層と、単一のバスとなるバス金属層とを有すると共に、各バス上に各々１つのコンタクト・パッドを配置し、デバイス直上のコンタクト・パッドの一部が直下のバスから全部はみ出した構成を有するＩＣチップの一部分を模式的に示す簡略平面図であり、また、（ｂ）は、本発明の第３の実施形態に係る半導体集積回路の第３の変形例の要部であって、複数のバスに分割されたバス金属層と、単一のバスとなるバス金属層とを有すると共に、複数のバス上に各々１つのコンタクト・パッドを配置し、単一のバス上に複数のコンタクト・パッドを配置し、デバイス直上のコンタクト・パッドの一部が直下のバスから全部はみ出した構成を有するＩＣチップの一部分を模式的に示す簡略平面図である。 （ａ）〜（ｃ）は、本発明の第４の実施形態において、２つに分割されたＰｃｈパワー・トランジスタ、または、２つに分割されたＮｃｈパワー・トランジスタで、２つに分割された出力回路を構成し、２つに分割された出力回路に使用するコンタクト・パッドをパッケージのリードに接続したイメージ図である。 （ａ）及び（ｂ）は、本発明の第４の実施形態において、２つのＰｃｈパワー・トランジスタと２つのＮｃｈパワー・トランジスタ、または、４つのＮｃｈパワー・トランジスタで、２つの出力回路を構成し、２つの出力回路に使用するコンタクト・パッドをパッケージのリードに接続したイメージ図である。 本発明の第４の実施形態において、図１０及び図１１に関連する図であって、４つのパワー・トランジスタで２つ出力回路を構成し、出力回路に使用するコンタクト・パッドをパッケージのリードに接続するために、４つのパワー・トランジスタのレイアウトを実施したＩＣチップの一部分の模式的及び簡略化平面図である。 従来技術において、各々のバス金属層上に複数のコンタクト・パッドが配置され、バス金属層上で共通に接続された配置を有するパワー・トランジスタを含むＩＣチップの要部を模式的に示す簡略平面図である。
符号の説明
１００ ＩＣ（集積回路）チップ
１００Ａ、１００Ｂ、１００Ｃ 能動的領域（パワー・トランジスタ）
１３０、１３１、１４０、１４１、１４２、１５０ 金属層（３層目のバス）
１１〜１６ ソース・ライン 金属層（２層目のバス）
２１〜２６ ドレイン・ライン 金属層（２層目のバス）
Ｓ１〜Ｓ１５、ＳＮ ソース電極用のライン 金属層（１層目のバス）
Ｄ１〜Ｄ１５、ＤＮ ドレイン電極用のライン 金属層（１層目のバス）
Ｘ ソース電極用のライン（１層目のバス）とソース・ライン（２層目のバス）を接続するビア
Ｙ ドレイン電極用のライン（１層目のバス）とドレイン・ライン（２層目のバス）を接続するビア
Ｘ１ ソース・ライン（２層目のバス）とバス（３層目のバス）を接続するビア
Ｙ１ ドレイン・ライン（２層目のバス）とバス（３層目のバス）を接続するビア
２０２ 素子分離領域
３０４、３０４ａ コンタクト・パッド
３０６ ボンディング・ワイヤ
３０７ リードフレーム
９０２ａ 周辺素子（ＣＭＯＳトランジスタ）
９１１ ｐ型シリコン基板
９１３ ｎ型埋め込み領域
９１６ ｐ型ウェル領域
９１７ ｎ型ウェル領域
９２１ ソース／ドレインコンタクト領域
９２７ 基板コンタクト領域
９２８ 素子分離絶縁体層
９３０ ゲート酸化物
９３１ ポリシリコン・ゲート
９４１ 第１のレベル間絶縁体層
９４２ 第１のビア
９４４ 第２のレベル間絶縁体層
９４７ 第３のレベル間絶縁体層
９５０ 第４のレベル間絶縁体層
９５５ 保護用被覆層
９５６ 開口部
９６１ ボール
１００ａ１、１００ａ２、１００ａ３ 分離によって分割された能動的領域
ＱＡ_Ｄ、ＱＢ_Ｄ パワー・トランジスタのドレイン
ＱＡ_Ｓ、ＱＢ_Ｓ パワー・トランジスタのソース
Ｑ１、Ｑ２、Ｑ３、Ｑ４ パワー・トランジスタ
Ｑ１Ａ_Ｄ、Ｑ１Ｂ_Ｄ、Ｑ２Ａ_Ｄ、Ｑ２Ｂ_Ｄ、Ｑ３Ａ_Ｄ、Ｑ３Ｂ_Ｄ、Ｑ４Ａ_Ｄ、Ｑ４Ｂ_Ｄ パワー・トランジスタのドレイン
Ｑ１Ａ_Ｓ、Ｑ１Ｂ_Ｓ、Ｑ２Ａ_Ｓ、Ｑ２Ｂ_Ｓ、Ｑ３Ａ_Ｓ、Ｑ３Ｂ_Ｓ、Ｑ４Ａ_Ｓ、Ｑ４Ｂ_Ｓ パワー・トランジスタのソース
Ｌ１、Ｌ２、Ｌ３、Ｌ４ リードフレーム
１８０、１８１、１８２、１８３、１８４、１８５、１８６、１８７ バス

Claims (12)

  1. 半導体基板上に形成された集積化されたパワー・トランジスタと、
    前記パワー・トランジスタの上に形成された層間絶縁膜と、
    前記層間絶縁膜中であって前記パワー・トランジスタの直上に形成された第１の金属層からなり、前記パワー・トランジスタの第１の電極として機能する少なくとも１つ以上の第１の金属パターンと、
    前記第１の金属層からなり、前記パワー・トランジスタの第２の電極として機能する少なくとも１つ以上の第２の金属パターンと、
    前記層間絶縁膜中であって前記第１の金属層の直上に形成された第２の金属層からなり、前記少なくとも１つ以上の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する少なくとも１つ以上の第１のバスと、
    前記第２の金属層からなり、前記少なくとも１つ以上の第２の金属パターンと電気的に接続する単一の第２のバスと、
    前記少なくとも１つ以上の第１のバスの各々と前記単一の第２のバスとに１つづつ設けられたコンタクト・パッドとを備えていることを特徴とする半導体集積回路。
  2. 請求項１に記載の半導体集積回路において、
    前記単一の第２のバスには、少なくとも１つ以上のコンタクト・パッドが設けられていることを特徴とする半導体集積回路。
  3. 請求項１又は２に記載の半導体集積回路において、
    前記パワー・トランジスタは、当該半導体集積回路チップのコーナー部に複数個配置されており、
    前記少なくとも１つ以上のパワー・トランジスタの直上に配置されたコンタクト・パッドの各々は、接続部材を介して、対応するリードフレームに接続されていることを特徴とする半導体集積回路。
  4. 請求項１又は２に記載の半導体集積回路において、
    前記少なくとも１つ以上の第１のバスの各々は、互いに異なる表面積を有していることを特徴とする半導体集積回路。
  5. 請求項１又は２に記載の半導体集積回路において、
    前記少なくとも１つ以上の第１のバスの各々は、互いに同じ表面積を有していることを特徴とする半導体集積回路。
  6. 請求項１又は２に記載の半導体集積回路において、
    前記パワー・トランジスタは、前記少なくとも１つ以上の第１のバスの各々に対応するように、分離層によって複数に分割されていることを特徴とする半導体集積回路。
  7. 請求項１又は２に記載の半導体集積回路において、
    前記パワー・トランジスタのサイズは、平面的に見て、前記コンタクト・パッドの各々のサイズ以上の大きさを有していることを特徴とする半導体集積回路。
  8. 請求項７に記載の半導体集積回路において、
    前記コンタクト・パッドの各々は、平面的に見て、前記パワー・トランジスタが形成されている領域内に包含されていることを特徴とする半導体集積回路。
  9. 請求項７に記載の半導体集積回路において、
    前記コンタクト・パッドの各々の中には、平面的に見て、前記パワー・トランジスタが形成されている領域内から一部はみ出しているものが存在することを特徴とする半導体集積回路。
  10. 請求項７に記載の半導体集積回路において、
    前記コンタクト・パッドの各々の中には、平面的に見て、前記パワー・トランジスタが形成されている領域内から全部はみ出しているものが存在することを特徴とする半導体集積回路。
  11. 半導体基板上に集積化されたパワー・トランジスタを形成する工程と、
    前記パワー・トランジスタの上に第１の層間絶縁膜を形成する工程と、
    前記パワー・トランジスタの直上に前記第１の層間絶縁膜を介して第１の金属層を堆積した後に、該第１の金属層をパターニングすることにより、前記パワー・トランジスタの第１の電極として機能する少なくとも１つ以上の第１の金属パターン及び前記パワー・トランジスタの第２の電極として機能する少なくとも１つ以上の第２の金属パターンを形成する工程と、
    前記第１の層間絶縁膜の上に、前記少なくとも１つ以上の第１の金属パターン及び前記少なくとも１つ以上の第２の金属パターンを覆うように第２の層間絶縁膜を形成する工程と、
    前記第１の金属層の直上に前記第２の層間絶縁膜を介して第２の金属層を堆積した後に、該第２の金属層をパターニングすることにより、前記少なくとも１つ以上の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する少なくとも１つ以上の第１のバス及び前記少なくとも１つ以上の第２の金属パターンと電気的に接続する単一の第２のバスを形成する工程と、
    前記第２の層間絶縁膜の上に、前記少なくとも１つ以上の第１のバス及び前記単一の第２のバスを覆うように第３の層間絶縁膜を形成する工程と、
    前記第３の層間絶縁膜に、前記少なくとも１つ以上の第１のバスの各々と前記単一の第２のバスとを露出し、且つ、前記少なくとも１つ以上の第１のバスの各々と前記単一の第２のバスとに１つづつ設けられるように、少なくとも１つ以上の開口部を形成する工程と、
    前記少なくとも１つ以上の開口部の各々に露出する前記少なくとも１つ以上の第１のバスの各々と前記単一の第２のバスとにコンタクト・パッドを設ける工程と、
    前記コンタクト・パッドに少なくとも１つの接続部材を取り付ける工程とを備えることを特徴とする半導体集積回路の製造方法。
  12. 請求項１１に記載の半導体デバイスの製造方法において、
    前記少なくとも１つ以上の開口部を形成する工程は、前記第３の層間絶縁膜に、前記単一の第２のバスに複数個設けられるように行うことを特徴とする半導体集積回路の製造方法。
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