CN101803022A - 静电破坏保护元件、静电破坏保护电路、半导体装置及制法 - Google Patents
静电破坏保护元件、静电破坏保护电路、半导体装置及制法 Download PDFInfo
- Publication number
- CN101803022A CN101803022A CN200880108156A CN200880108156A CN101803022A CN 101803022 A CN101803022 A CN 101803022A CN 200880108156 A CN200880108156 A CN 200880108156A CN 200880108156 A CN200880108156 A CN 200880108156A CN 101803022 A CN101803022 A CN 101803022A
- Authority
- CN
- China
- Prior art keywords
- electrostatic breakdown
- breakdown protection
- region
- protection element
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims abstract description 25
- 230000015556 catabolic process Effects 0.000 claims description 137
- 238000000034 method Methods 0.000 claims description 13
- 230000005669 field effect Effects 0.000 claims description 9
- 230000008676 import Effects 0.000 claims description 3
- 230000003068 static effect Effects 0.000 description 29
- 108091006146 Channels Proteins 0.000 description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 238000000926 separation method Methods 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000037361 pathway Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种静电破坏保护元件、静电破坏保护电路、半导体装置及其制造方法。其中，所述静电破坏保护元件(50)，具备：第二导电型的源极区域(4)及漏极区域(5)，以夹持沟道区域(3)的方式隔着规定间隔形成在第一导电型的半导体基板(1)的表面上；第一导电型的阱区域(7)，其形成为覆盖源极区域；第二导电型的嵌入层(8)，其形成在第一导电型的阱区域的下方；第二导电型的第一杂质区域(9a)，其形成为在漏极区域与嵌入层之间构成电流路径；和第二导电型的第二杂质区域(9b)，其对阱区域和半导体基板进行分离。
Description
技术领域
本发明涉及静电破坏保护元件、静电破坏保护电路、半导体装置及半导体装置的制造方法，特别是涉及具备场效应晶体管的静电破坏保护元件、静电破坏保护电路、利用了该静电破坏保护电路的半导体装置及半导体装置的制造方法。
背景技术
以往公知一种具备场效应晶体管的静电破坏保护电路。这种静电破坏保护电路例如已经被“Haigang Feng et al.‘A Mixed-Mode ESD ProtectionCircuit Simulation-Design Methodology’IEEE JOURNAL OFSOLID-STATE CIRCUITS，VOL.38，NO.6，JUNE 2003”公开了。
在上述文献中，已经公开了在电源端子与接地端子之间连接有具备场效应晶体管的静电破坏保护电路的结构。上述文献所述的静电破坏保护电路是具备RC触发器电路并且场效应晶体管的栅极端子与RC触发器电路连接的所谓gcnMOS晶体管(gate-coupled nMOS晶体管)。通过将该gcnMOS晶体管作为静电破坏保护电路加以利用，从而和栅极端子与接点端子连接的所谓的ggnMOS晶体管(gate-grounded nMOS晶体管)不同而能快速地释放静电浪涌电流。
另外，以往公知一种在BiCMOS型LSI中将上述gcnMOS晶体管作为静电破坏保护电路加以利用的结构。这种结构例如已经被“美国专利US6,455,902B1”公开了。
在上述的US6,455,902B1中，在半导体基板上形成有作为静电破坏保护元件的场效应晶体管、CMOS晶体管和双极性晶体管。另外，在形成有双极性晶体管的区域中，形成作为集电极的嵌入n+层。在上述的US6,455,902B1中，在形成有静电破坏保护元件的区域中，也与形成有双极性晶体管的区域同样地形成嵌入n+层。另外，在上述的US6,455,902B1中，在越过与漏极区域相邻的绝缘分离层的位置设置有嵌入n+层的电位固定端子，并且该电位固定端子与嵌入n+层通过n型杂质层而电连接。另外，栅电极及p型杂质区域的电位固定端子与RC触发器电路电连接，漏极区域及嵌入n+层的电位固定端子与电源布线连接，源极区域与接地布线连接。
在上述的US6,455,902B1中，基于上述的结构，静电浪涌电流作为源极与漏极间的沟道电流而流动，并且其中一部分也在源极区域与嵌入n+层的电位固定端子之间流动。即，n型源极区域、p型杂质区域及嵌入n+层分别作为寄生双极性晶体管的发射极、基极及集电极而起作用，从而静电浪涌电流的一部分从嵌入n+层的电位固定端子依次经由n型杂质层、嵌入n+层、p型杂质区域而流动到n型源极区域。在上述的US6,455,902B1中，通过在源极区域与嵌入n+层的电位固定端子之间流经静电浪涌电流的一部分，从而能减小作为沟道电流而在源极与漏极之间流动的电流(静电浪涌电流)，故减轻了源极与漏极间的负载。
但是，在上述的US6,455,902B1中，由于在越过与漏极区域相邻的绝缘分离层所形成的嵌入n+层的电位固定端子与源极区域之间流经静电浪涌电流的一部分，故静电浪涌电流的一部分的电流路径增长了嵌入n+层的电位固定端子和源极区域越过绝缘分离层的量，由此电阻增大。因此，由于在嵌入n+层的电位固定端子与源极区域之间难以流动电流(静电浪涌电流的一部分)，故有在源极与漏极间多会流动作为沟道电流的电流(静电浪涌电流)而导致不能充分减轻施加到源极与漏极间的负载的问题。
发明内容
本发明是为了解决上述课题而进行的，本发明的一个目的在于提供一种可进一步减轻静电浪涌电流施加到源极与漏极间的负载的静电破坏保护元件、静电破坏保护电路、半导体装置及半导体装置的控制方法。
本发明第一方案相关的静电破坏保护元件，具备：第二导电型的源极区域及漏极区域，以夹持沟道区域的方式隔着规定间隔形成在第一导电型的半导体基板的表面上；第一导电型的阱区域，其形成为覆盖源极区域；第二导电型的嵌入层，其形成在第一导电型的阱区域的下方；第二导电型的第一杂质区域，其形成为在漏极区域与嵌入层之间构成电流路径；和第二导电型的第二杂质区域，其对阱区域和半导体基板进行分离。
本发明的第二方案相关的静电破坏保护电路，具备：静电破坏保护元件；以及与静电破坏保护元件电连接的电容元件及电阻元件中的至少一个，其中，所述静电破坏保护元件包括：第二导电型的源极区域及漏极区域，以夹持沟道区域的方式隔着规定间隔形成在第一导电型的半导体基板的表面上；第一导电型的阱区域，其形成为覆盖源极区域；第二导电型的嵌入层，其形成在第一导电型的阱区域的下方；第二导电型的第一杂质区域，其形成为在漏极区域与嵌入层之间构成电流路径；和第二导电型的第二杂质区域(9b)，其对阱区域和半导体基板进行分离。
本发明的第三方案相关的半导体装置，包括静电破坏保护电路，其中，所述静电破坏保护电路具备：静电破坏保护元件；以及与所述静电破坏保护元件电连接的电容元件(23)及电阻元件(24)中的至少一个，所述静电破坏保护元件包括：第二导电型的源极区域及漏极区域，以夹持沟道区域的方式隔着规定间隔形成在第一导电型的半导体基板的表面上；第一导电型的阱区域，其形成为覆盖源极区域；第二导电型的嵌入层，其形成在第一导电型的阱区域的下方；第二导电型的第一杂质区域，其形成为在漏极区域与嵌入层之间构成电流路径；和第二导电型的第二杂质区域，其对阱区域和半导体基板进行分离。
本发明的第四方案相关的半导体装置的制造方法，所述半导体装置在第一导电型的半导体基板的表面形成静电破坏保护元件和场效应晶体管，该半导体装置的制造方法包括：在半导体基板的形成有静电破坏保护元件的第一元件区域中形成第二导电型的嵌入层的工序；通过向半导体基板的第一元件区域及形成有场效应晶体管的第二元件区域中同时导入杂质从而在第二元件区域中形成第二导电型的阱区域，并且在第一元件区域中形成和嵌入层一起构成电流路径的第二导电型的杂质区域的工序；和在第一元件区域中以夹持沟道区域的方式隔着规定间隔，形成在第二导电型的源极区域(4)以及与嵌入层之间经由杂质区域而构成电流路径的第二导电型的漏极区域的工序。
附图说明
图1是表示本发明的第一实施方式相关的静电破坏保护元件的剖视图。
图2是表示本发明的第二实施方式相关的静电破坏保护电路的剖视图。
图3是表示本发明的第三实施方式相关的半导体装置的剖视图。
图4是用于说明本发明的第三实施方式相关的半导体装置的制造工艺的剖视图。
图5是用于说明本发明的第三实施方式相关的半导体装置的制造工艺的剖视图。
图6是用于说明本发明的第三实施方式相关的半导体装置的制造工艺的剖视图。
图7是用于说明本发明的第三实施方式相关的半导体装置的制造工艺的剖视图。
图8是用于说明本发明的第三实施方式相关的半导体装置的制造工艺的剖视图。
图9是表示本发明的第一实施方式的第一变形例相关的静电破坏保护元件的剖视图。
图10是表示本发明的第一实施方式的第二变形例相关的静电破坏保护元件的剖视图。
图11是表示本发明的第二实施方式的第一变形例相关的静电破坏保护电路的电路图。
图12是表示本发明的第二实施方式的第二变形例相关的静电破坏保护电路的电路图。
图13是表示本发明的第二实施方式的第三变形例相关的静电破坏保护电路的电路图。
具体实施方式
以下，基于附图对本发明的实施方式进行说明。
(第一实施方式)
如图1所示，在第一实施方式相关的静电破坏保护元件50中，在p型硅基板1的表面的规定区域形成有绝缘分离层2。另外，在硅基板1的表面以夹持沟道区域3的方式隔着规定间隔形成有源极区域4及漏极区域5。源极区域4具有由低浓度的n-型杂质区域4a和高浓度的n+型杂质区域4b构成的LDD(Light Doped Drain)构造。另外，漏极区域5具有由低浓度的n-型杂质区域5a和高浓度的n+型杂质区域5b构成的LDD构造。另外，在经由绝缘分离层2而与硅基板1的表面的源极区域4相邻的区域中，形成有作为后述的p型阱区域7的电位固定端子起作用的高浓度的p+型杂质区域6。另外，按照覆盖源极区域4及杂质区域6的方式形成有p型阱区域7。另外，在p型阱区域7的下方形成有高浓度的n+型嵌入层8。另外，在p型阱区域7的两侧面形成有对p型硅基板1和p型阱区域7进行分离的n型层9和n型层9b。另外，形成在漏极区域5的下方的n型层9包括：n型层9a，其与嵌入层8和漏极区域5电连接并且在漏极区域5与嵌入层8之间构成电流路径；和n型层9b，其对p型硅基板1与p型阱区域7进行分离。另外，在沟道区域3上隔着栅极绝缘膜10形成栅电极11。在栅电极11的两侧面形成有侧壁(side-wall)绝缘膜12。由上述的沟道区域3、源极区域4、漏极区域5及栅电极11构成了n型MOS晶体管。且有，n型层9、n型层9a及p型层阱区域7分别是本发明的“第二杂质区域”、“第一杂质区域”及“阱区域”的一个例子。
另外，n型层9的杂质浓度比构成漏极区域5的n+型杂质区域5b的杂质浓度还低。另外，n型层9(n型层9a)的沟道区域3侧的端部9c的位置与漏极区域5的n-型杂质区域5a的沟道区域3侧的端部的位置大致相同。
另外，第一实施方式相关的静电破坏保护元件50的n型源极区域4、p型阱区域7及n型嵌入层8分别作为寄生双极性晶体管的发射极、基极及集电极起作用。该寄生双极性晶体管可将流入漏极区域5的电流的一部分经由p型阱区域7、嵌入层8及n型层9(n型层9a)流到源极区域4中。即，第一实施方式相关的静电破坏保护元件50可将流入漏极区域5的静电浪涌电流经由n型MOS晶体管的沟道电流流经的电流路径A而从漏极区域5流到源极区域4，并且将静电浪涌电流的一部分经过由p型阱区域7、嵌入层8及n型层9(n型层9a)构成的第一电流路径B而从漏极区域5流到源极区域4。
另外，在静电破坏保护元件50中，基于源极区域4、p型阱区域7及n型层9(n型层9a)分别作为发射极、基极及集电极起作用的寄生双极性晶体管的电流经过由n型层9(n型层9a)及p型阱区域7构成的第二电流路径C而从漏极区域5流到源极区域4。另外，在静电破坏保护元件50中，基于源极区域4、p型阱区域7及漏极区域5分别作为发射极、基极及集电极起作用的寄生双极性晶体管的电流经过由p型阱区域7构成的第三电流路径D而从漏极区域5流到源极区域4。
如上所述，在第一实施方式中，通过使n型源极区域4、p型阱区域7及n型嵌入层8分别作为寄生双极性晶体管的发射极、基极及集电极起作用，从而能使静电浪涌电流的一部分依次经由p型阱区域7、嵌入层8、n型层9(n型层9a)从漏极区域5流到源极区域4。此时，由于静电浪涌电流的一部分在作为电流路径的未越过绝缘分离层2的漏极区域5与源极区域4之间流动，故能将静电浪涌电流的一部分的电流路径(第一电流路径B)缩短未越过绝缘分离层2的程度。另外，由于该电流路径的电阻也减小了静电浪涌电流的一部分的电流路径的缩短量，故能增加流经第一电流路径B的电流(静电浪涌电流的一部分)。结果，由于能减少作为源极与漏极间的沟道电流而流动的静电浪涌电流，故能进一步减轻静电浪涌电流施加到源极与漏极间的负载。另外，由于能减轻施加到源极与漏极间的负载，故能进一步减小栅电极11的宽度。因此，能将静电破坏保护元件50的面积减小栅电极11的宽度的减小量。
另外，如上所述，在第一实施方式中，通过以覆盖漏极区域5的方式形成n型层9(n型层9a)并且使n型层9a的杂质浓度比构成漏极区域5的n+型杂质区域5b的杂质浓度还低，从而能缓和漏极区域5附近的pn结的杂质浓度分布。因此，由于能缓和漏极区域5附近的电场集中，故能抑制碰撞电离的发生。
另外，如上所述，在第一实施方式中，通过将n型层9(n型层9a)的沟道区域3侧的端部9c配置在与漏极区域5的n-型杂质区域5a的沟道区域3侧的端部大致相同的位置，从而与使n型层9(n型层9a)的沟道区域3侧的端部比漏极区域5的沟道区域3侧的端部还靠近沟道区域3侧附近的情况进行比较，能抑制由杂质浓度低的n型层9(n型层9a)引起的源极区域4与漏极区域5之间的电阻的增加。
(第二实施方式)
本发明的第二实施方式相关的静电破坏保护电路100利用了上述第一实施方式相关的静电破坏保护元件50。
如图2所示，静电破坏保护电路100具有以下的结构，电源端子(Vdd)、接地端子(Vss)、电容元件23及电阻元件24与上述第一实施方式相关的静电破坏保护元件50电连接。具体地说，电源端子21与电容元件23的一个端子23a连接。另外，电容元件23的另一端子23b与电阻元件24的一个端子24a连接。另外，电阻元件24的另一端子24b与接地端子22连接。
另外，静电破坏保护元件50的栅电极11及作为p型阱区域7的电位固定端子的杂质区域6与电容元件23的另一端子23b及电阻元件24的一个端子24a连接。另外，漏极区域5与电源端子21连接。另外，源极区域4与接地端子22连接。
接着，对静电破坏保护电路100的动作进行说明。
在未施加静电浪涌电流的通常动作时，作为寄生双极性晶体管的集电极的漏极区域5、n型层9(n型层9a)及嵌入层8通过与电源端子21(Vdd)连接，从而被偏置到作为寄生双极性晶体管的发射极的源极区域4的正方向上。另外，栅电极11及作为p型阱区域7的电位固定端子的杂质区域6由于在通常动作时成为与接地端子22相同的电位(0V)，故静电破坏保护元件50的nMOS晶体管被保持为非导通状态，所述非导通状态是在沟道区域3中未形成沟道反向层的状态。
另外，在电源端子21中流入了正极性的静电浪涌电流的情况下，或者在接地布线21中流入了负极性的静电浪涌电流的情况下，栅电极11及p型阱区域7的电位被偏置到接地端子22的正方向上。因此，由于栅电极11的电位上升，故形成了静电破坏保护元件50的nMOS晶体管的沟道反向层，并且作为nMOS晶体管的沟道电流的静电浪涌电流从漏极区域5流到源极区域4。另外，由于p型阱区域7的电位上升，故寄生双极性晶体管的基极电位上升，并且在源极区域4与漏极区域5之间形成了由p型阱区域7、嵌入层8、n型层9(n型层9a)构成的第一电流路径B，或由p型阱区域7及嵌入层8构成的第二电流路径C，或由p型阱区域7构成的第三电流路径D。静电浪涌电流的一部分经由这些电流路径从漏极区域5流到与接地端子22连接的源极区域4。这样一来，进行了基于第二实施方式相关的静电破坏保护电路100的静电浪涌电流的放电。
如上所述，在第二实施方式中，通过电连接电源端子21、电容元件23的一个端子23a和静电破坏保护元件50的漏极区域5、及电连接电容元件23的另一端子23b、电阻元件24的一个端子24a、静电破坏保护元件50的栅电极11及作为静电破坏保护元件50的p型阱区域7的电位固定端子的杂质区域6、以及电连接接地端子22、电阻元件24的另一端子24b及静电破坏保护元件50的源极区域4，从而既能减轻静电浪涌电流施加在静电破坏保护元件50的源极与漏极间的负载，又能基于静电破坏保护元件50对电源端子21与接地端子22之间的静电浪涌电流进行放电。
(第三实施方式)
如图3所示，该半导体装置200是在p型硅基板1上形成有nMOS晶体管60及pMOS晶体管70和双极性晶体管(未图示)的BiCMOS型的半导体装置。在该BiCMOS型的半导体装置200的p型硅基板1上形成有上述第一实施方式的静电破坏保护元件50。另外，静电破坏保护元件50形成为与未图示的电源端子(Vdd)21、接地端子(Vss)22、电容元件23及电阻元件24一同构成图2所示的静电破坏保护电路100。在该半导体装置200中，将作为双极性晶体管的集电极起作用的嵌入层用作静电破坏保护元件50的嵌入层8。
在第三实施方式中，通过将静电破坏保护电路100安装到半导体装置200上，从而既能减轻静电浪涌电流施加在静电破坏保护元件50的源极与漏极间的负载，又能基于静电破坏保护元件50对电源端子21与接地端子22之间的静电浪涌电流进行放电，从而能提高与半导体装置200的静电浪涌电流相对应的耐性。
接着，参照图3～图8对半导体装置200的制造工艺进行说明。
首先，如图4所示，通过LOCOS(Local Oxidation of Silicon)法在p型硅基板1上形成绝缘分离层2。接着，如图5所示，通过将n型杂质离子注入到硅基板1的表面的规定区域，从而形成作为npn双极性晶体管的集电极起作用的n型嵌入层(未图示)和静电破坏保护元件50的n型嵌入层8。另外，通过将n型杂质离子注入到硅基板1的表面的另一区域，从而形成pMOS晶体管60的n型阱9d、静电破坏保护元件50的n型层9(n型层9a)及nMOS晶体管7的n型层9b。另外，通过将p型杂质离子注入到硅基板1的表面的其他区域，从而形成nMOS晶体管70的p型硅区域7和静电破坏保护元件50的p型阱区域7。
接着，如图6所示，在分别形成有静电破坏保护元件50、pMOS晶体管60及nMOS晶体管70的区域中，形成栅极绝缘膜10及栅电极11。并且，如图7所示，通过将绝缘分离层2及栅电极11作为掩膜(mask)对n型杂质进行离子注入，从而在形成有静电破坏保护元件50及nMOS晶体管70的区域中形成低浓度的杂质区域4a及5a。另外，通过离子注入p型杂质，从而在形成有pMOS晶体管60的区域中形成低浓度的杂质区域13a及14a。
其后，如图8所示，通过在堆积了绝缘膜(未图示)之后进行蚀刻，从而形成覆盖栅电极11的侧面的侧壁绝缘膜12。并且，如图13所示，通过将侧壁绝缘膜12作为掩膜进行离子注入，从而形成静电破坏保护元件50及nMOS晶体管70的高浓度的杂质区域4b及5b、和作为pMOS晶体管60的n型阱9d的电位固定端子的高浓度的杂质区域15。另外，通过将侧壁绝缘膜12作为掩膜进行离子注入，从而形成作为静电破坏保护元件50及nMOS晶体管70的p型阱区域7的电位固定端子的高浓度的杂质区域6、和pMOS晶体管60的高浓度的杂质区域13b及14b。因此，在静电破坏保护元件50及nMOS晶体管70中形成有由LDD构造构成的源极区域4及漏极区域5，并且在pMOS晶体管60中形成有由LDD构造构成的源极区域13及漏极区域14。
其后，通过形成图2所示的电源端子21、接地端子22、电容元件23及电阻元件24等，从而形成了第三实施方式相关的半导体装置200。
在第三实施方式中，通过在形成有静电破坏保护元件50的区域及形成有pMOS晶体管60的区域中同时离子注入n型杂质，从而在形成有pMOS晶体管60的区域中形成n型阱9d的同时，在形成有静电破坏保护元件50的区域中形成嵌入层8和构成电流路径的n型层9(n型层9a)，故不会另外追加用于在形成有静电破坏保护元件50的区域中形成n型层9(n型层9a)的工序，且能在形成有静电破坏保护区域50的区域中形成n型层9(n型层9a)。
且有，应认为这次公开的实施方式只是在所有方面的例示并不加以限制。本发明的范围并不是上述实施方式的说明而如请求保护的范围所示，进而包括在与请求保护的范围同等意思及范围内的所有变更。
例如，在上述第一实施方式中，虽然示出了以使漏极区域5的低浓度的杂质区域5a的沟道区域3侧的端部的位置与n型层9(n型层9a)的沟道区域3侧的端部9c的位置大致相同的方式形成的例子，但是本发明并不限定于此，也可以如图9所示的第一实施方式的第一变形例，以使漏极区域5的高浓度的杂质区域5b的沟道区域3侧的端部的位置与n型层9的沟道区域3侧的端部9e的位置大致相同的方式形成，也可以如图10所示的第一实施方式的第二变形例所示，以n型层9的沟道区域3侧的端部9f的位置比漏极区域5的低浓度的杂质区域5a的沟道区域3侧的端部的位置还位于沟道区域3侧附近的方式形成。
另外，在上述第一实施方式中，虽然示出了n型层9及n型沟道区域5连接且n型层9及n型嵌入层8连接的例子，但是本发明并不限定于此，即使在n型层9与n型沟道区域5之间或者在n型层9与n型嵌入层8之间有间隙并且该间隙为p型的情况下，只要以漏极区域5、n型层9及嵌入层8构成电通路的方式在实质上电连接即可。
另外，在上述第一实施方式中，虽然示出了形成有具备nMOS晶体管的静电破坏保护元件50的例子，但是本发明并不限定于此，也可以形成具备pMOS晶体管的静电破坏保护元件。此时，静电破坏保护元件也可以连接在输入输出管脚与电源端子之间。
另外，在上述第二实施方式中，虽然示出了将栅电极11及p型阱区域7的电位固定端子(杂质区域6)与电容元件23及电阻元件24连接的例子，但是本发明并不限定于此，也可以如图11所示的第二实施方式的第一变形例所示，将栅电极11与电容元件23及电阻元件24连接并且将p型阱区域7的电位固定端子(杂质区域6)与接地端子22连接。另外，也可以如图12所示的第二实施方式的第二变形例所示，将栅电极11与接地端子22连接并且将p型阱区域7的电位固定端子(杂质区域6)与电容元件23及电阻元件24连接。另外，也可以如图13所示的第二实施方式的第三变形例所示，将栅电极11及p型阱区域7的电位固定端子(杂质区域6)与接地端子22连接。
另外，在上述第二实施方式中，虽然示出了在电源端子21与接地端子22之间连接了静电破坏保护元件50的例子，但是本发明并不限定于此，也可以在输入输出管脚与接地端子之间连接静电破坏保护元件50。
另外，在上述第三实施方式中，虽然示出了通过将n型杂质离子注入到p型硅基板1上而形成了嵌入层8的例子，但是本发明并不限定于此，也可以通过在p型硅基板1的表面形成了n型杂质层之后使硅层外延生成(epitaxial growth)来形成嵌入层。此时，在形成了外延硅层之后，进行绝缘分离层、p型阱及n型阱(n型层)的形成。
另外，在上述第三实施方式中，虽然示出了同时形成用于连接pMOS晶体管60的n型阱9d、静电破坏保护元件50的漏极区域及嵌入层8的n型层9(n型层9a)的例子，但是本发明并不限定于此，也可以同时形成通常形成在纵型双极性晶体管的集电极部上的嵌入层的引出层和n型层9。
Claims (19)
1.一种静电破坏保护元件，具备：
第二导电型的源极区域(4)及漏极区域(5)，以夹持沟道区域(3)的方式隔着规定间隔形成于第一导电型的半导体基板(1)的表面；
第一导电型的阱区域(7)，其形成为覆盖所述源极区域；
第二导电型的嵌入层(8)，其形成在所述第一导电型的阱区域的下方；
第二导电型的第一杂质区域(9a)，其形成为在所述漏极区域与所述嵌入层之间构成电流路径；和
第二导电型的第二杂质区域(9b)，其对所述阱区域和所述半导体基板进行分离。
2.根据权利要求1所述的静电破坏保护元件，其中，
所述第一杂质区域形成为覆盖所述漏极区域，
所述第一杂质区域的杂质浓度比所述第二导电型的漏极区域的杂质浓度还低。
3.根据权利要求2所述的静电破坏保护元件，其中，
所述第一杂质区域的所述沟道区域侧的端部(9c)被配置在与所述漏极区域的所述沟道区域侧的端部大致相同的位置处。
4.一种静电破坏保护电路，具备：
静电破坏保护元件(50)；和
与所述静电破坏保护元件电连接的电容元件(23)及电阻元件(24)中的至少一个，
其中，所述静电破坏保护元件(50)包括：第二导电型的源极区域(4)及漏极区域(5)，以夹持沟道区域(3)的方式隔着规定间隔形成于第一导电型的半导体基板(1)的表面；第一导电型的阱区域(7)，其形成为覆盖所述源极区域；第二导电型的嵌入层(8)，其形成在所述第一导电型的阱区域的下方；第二导电型的第一杂质区域(9a)，其形成为在所述漏极区域与所述嵌入层之间构成电流路径；和第二导电型的第二杂质区域(9b)，其对所述阱区域和所述半导体基板进行分离。
5.根据权利要求4所述的静电破坏保护电路，其中，
所述第一杂质区域形成为覆盖所述漏极区域，
所述第一杂质区域的杂质浓度比所述第二导电型的漏极区域的杂质浓度还低。
6.根据权利要求5所述的静电破坏保护电路，其中，
所述第一杂质区域的所述沟道区域侧的端部(9c)被配置在与所述漏极区域的所述沟道区域侧的端部大致相同的位置处。
7.根据权利要求4所述的静电破坏保护电路，其中，
所述静电破坏保护电路还具备电源布线(21)及接地布线(22)，
所述静电破坏保护元件(50)还包括用于固定所述阱区域的电位的阱电位固定端子(6)，
所述电源布线、所述电容元件的一个端子及所述静电破坏保护元件的漏极区域电连接，
所述电容元件的另一端子、所述电阻元件的一个端子、所述静电破坏保护元件的栅电极(11)及所述静电破坏保护元件的阱电位固定端子电连接，
所述接地布线、所述电阻元件的另一端子及所述静电破坏保护元件的源极区域电连接。
8.根据权利要求4所述的静电破坏保护电路，其中，
所述静电破坏保护电路还具备电源布线(21)及接地布线(22)，
所述静电破坏保护元件(50)还包括用于固定所述阱区域的电位的阱电位固定端子(6)，
所述电源布线、所述电容元件的一个端子及所述静电破坏保护元件的漏极区域电连接，
所述电容元件的另一端子、所述电阻元件的一个端子及所述静电破坏保护元件的栅电极电连接，
所述接地布线、所述电阻元件的另一端子、所述静电破坏保护元件的源极区域、及所述静电破坏保护元件的阱电位固定端子电连接。
9.根据权利要求4所述的静电破坏保护电路，其中，
所述静电破坏保护电路还具备电源布线(21)及接地布线(22)，
所述静电破坏保护元件(50)还包括用于固定所述阱区域的电位的阱电位固定端子(6)，
所述电源布线、所述电容元件的一个端子及所述静电破坏保护元件的漏极区域电连接，
所述电容元件的另一端子、所述电阻元件的一个端子及所述静电破坏保护元件的阱电位固定端子电连接，
所述接地布线、所述电阻元件的另一端子、所述静电破坏保护元件的源极区域及所述静电破坏保护元件的栅电极电连接。
10.一种半导体装置，包括静电破坏保护电路(100)，
其中，所述静电破坏保护电路(100)具备：
静电破坏保护元件(50)；和
与所述静电破坏保护元件电连接的电容元件(23)及电阻元件(24)中的至少一个，
所述静电破坏保护元件(50)包括：第二导电型的源极区域(4)及漏极区域(5)，以夹持沟道区域(3)的方式隔着规定间隔形成于第一导电型的半导体基板(1)的表面；第一导电型的阱区域(7)，其形成为覆盖所述源极区域；第二导电型的嵌入层(8)，其形成在所述第一导电型的阱区域的下方；第二导电型的第一杂质区域(9a)，其形成为在所述漏极区域与所述嵌入层之间构成电流路径；和第二导电型的第二杂质区域(9b)，其对所述阱区域和所述半导体基板进行分离。
11.根据权利要求10所述的半导体装置，其中，
所述第一杂质区域形成为覆盖所述漏极区域，
所述第一杂质区域的杂质浓度比所述第二导电型的漏极区域的杂质浓度还低。
12.根据权利要求11所述的半导体装置，其中，
所述第一杂质区域的所述沟道区域侧的端部(9c)被配置在与所述漏极区域的所述沟道区域侧的端部大致相同的位置处。
13.根据权利要求10所述的半导体装置，其中，
所述静电破坏保护电路(100)还具备电源布线(21)及接地布线(22)，
所述静电破坏保护元件(50)还包括用于固定所述阱区域的电位的阱电位固定端子(6)，
所述电源布线、所述电容元件的一个端子及所述静电破坏保护元件的漏极区域电连接，
所述电容元件的另一端子、所述电阻元件的一个端子、所述静电破坏保护元件的栅电极(11)、及所述静电破坏保护元件的阱电位固定端子电连接，
所述接地布线、所述电阻元件的另一端子及所述静电破坏保护元件的源极区域电连接。
14.根据权利要求10所述的半导体装置，其中，
所述静电破坏保护电路(100)还具备电源布线(21)及接地布线(22)，
所述静电破坏保护元件(50)还包括用于固定所述阱区域的电位的阱电位固定端子(6)，
所述电源布线、所述电容元件的一个端子及所述静电破坏保护元件的漏极区域电连接，
所述电容元件的另一端子、所述电阻元件的一个端子、所述静电破坏保护元件的栅电极电连接，
所述接地布线、所述电阻元件的另一端子、所述静电破坏保护元件的源极区域及所述静电破坏保护元件的阱电位固定端子电连接。
15.根据权利要求10所述的半导体装置，其中，
所述静电破坏保护电路(100)还具备电源布线(21)及接地布线(22)，
所述静电破坏保护元件(50)还包括用于固定所述阱区域的电位的阱电位固定端子(6)，
所述电源布线、所述电容元件的一个端子及所述静电破坏保护元件的漏极区域电连接，
所述电容元件的另一端子、所述电阻元件的一个端子及所述静电破坏保护元件的阱电位固定端子电连接，
所述接地布线、所述电阻元件的另一端子、所述静电破坏保护元件的源极区域及所述静电破坏保护元件的栅电极电连接。
16.一种半导体装置的制造方法，半导体装置(200)在第一导电型的半导体基板(1)的表面形成静电破坏保护元件(50)和场效应晶体管(60)，
该半导体装置(200)的制造方法包括：
在所述半导体基板的形成有静电破坏保护元件的第一元件区域中形成第二导电型的嵌入层(8)的工序；
通过向所述半导体基板的第一元件区域及形成有所述场效应晶体管的第二元件区域中导入杂质，从而在所述第二元件区域中形成第二导电型的阱区域(9b)，并且在所述第一元件区域中形成和所述嵌入层一起构成电流路径的第二导电型的杂质区域(9a)的工序；和
在所述第一元件区域中以夹持沟道区域(3)的方式隔着规定间隔，形成在第二导电型的源极区域(4)、以及与所述嵌入层之间经由所述杂质区域而构成电流路径的第二导电型的漏极区域(5)的工序。
17.根据权利要求16所述的半导体装置的制造方法，其中，
形成所述阱区域并且形成所述杂质区域的工序还包括通过向所述第一元件区域及所述第二元件区域中同时导入杂质来同时形成所述阱区域和所述杂质区域的工序。
18.根据权利要求16所述的半导体装置的制造方法，其中，
形成所述漏极区域的工序还包括由所述杂质区域覆盖所述漏极区域并且以所述杂质区域的杂质浓度变得比所述漏极区域的杂质浓度还低的方式形成所述漏极区域的工序。
19.根据权利要求18所述的半导体装置的制造方法，其中，
形成所述漏极区域的工序还包括以所述杂质区域的所述沟道区域侧的端部(9c)被配置在与所述漏极区域的所述沟道区域侧的端部大致相同的位置处的方式形成所述漏极区域的工序。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007-254288 | 2007-09-28 | ||
| JP2007254288A JP5165321B2 (ja) | 2007-09-28 | 2007-09-28 | 静電気破壊保護素子、静電気破壊保護回路、半導体装置および半導体装置の製造方法 |
| PCT/JP2008/067392 WO2009041558A1 (ja) | 2007-09-28 | 2008-09-26 | 静電気破壊保護素子、静電気破壊保護回路、半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101803022A true CN101803022A (zh) | 2010-08-11 |
| CN101803022B CN101803022B (zh) | 2012-09-26 |
Family
ID=40511438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008801081564A Expired - Fee Related CN101803022B (zh) | 2007-09-28 | 2008-09-26 | 静电破坏保护元件、静电破坏保护电路、半导体装置及制法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8674445B2 (zh) |
| JP (1) | JP5165321B2 (zh) |
| CN (1) | CN101803022B (zh) |
| WO (1) | WO2009041558A1 (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103094322A (zh) * | 2011-11-01 | 2013-05-08 | 上海华虹Nec电子有限公司 | 能够用于静电保护的沟槽型绝缘栅场效应管结构 |
| CN104103685A (zh) * | 2013-04-02 | 2014-10-15 | 中芯国际集成电路制造(上海)有限公司 | 一种具有降低纵向寄生晶体管效应的器件结构及其制作方法 |
| CN106206548A (zh) * | 2015-04-28 | 2016-12-07 | 新唐科技股份有限公司 | 半导体元件及其制造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5849670B2 (ja) * | 2011-12-09 | 2016-02-03 | セイコーエプソン株式会社 | 半導体装置 |
| CN104701373A (zh) * | 2013-12-10 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | Ldmos晶体管及其形成方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0166101B1 (ko) * | 1993-10-21 | 1999-01-15 | 김주용 | 정전방전 보호회로의 트랜지스터 및 그 제조방법 |
| JP3161508B2 (ja) * | 1996-07-25 | 2001-04-25 | 日本電気株式会社 | 半導体装置 |
| JP3244065B2 (ja) | 1998-10-23 | 2002-01-07 | 日本電気株式会社 | 半導体静電保護素子及びその製造方法 |
| US6399990B1 (en) * | 2000-03-21 | 2002-06-04 | International Business Machines Corporation | Isolated well ESD device |
| US6455902B1 (en) | 2000-12-06 | 2002-09-24 | International Business Machines Corporation | BiCMOS ESD circuit with subcollector/trench-isolated body mosfet for mixed signal analog/digital RF applications |
| JP2003197908A (ja) * | 2001-09-12 | 2003-07-11 | Seiko Instruments Inc | 半導体素子及びその製造方法 |
| US6879003B1 (en) * | 2004-06-18 | 2005-04-12 | United Microelectronics Corp. | Electrostatic discharge (ESD) protection MOS device and ESD circuitry thereof |
| JP2006074012A (ja) * | 2004-08-06 | 2006-03-16 | Renesas Technology Corp | 双方向型静電気放電保護素子 |
| JP4703196B2 (ja) * | 2005-01-18 | 2011-06-15 | 株式会社東芝 | 半導体装置 |
| JP2006319072A (ja) * | 2005-05-11 | 2006-11-24 | Denso Corp | 半導体装置およびその設計方法 |
-
2007
- 2007-09-28 JP JP2007254288A patent/JP5165321B2/ja active Active
-
2008
- 2008-09-26 US US12/678,354 patent/US8674445B2/en active Active
- 2008-09-26 WO PCT/JP2008/067392 patent/WO2009041558A1/ja active Application Filing
- 2008-09-26 CN CN2008801081564A patent/CN101803022B/zh not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103094322A (zh) * | 2011-11-01 | 2013-05-08 | 上海华虹Nec电子有限公司 | 能够用于静电保护的沟槽型绝缘栅场效应管结构 |
| CN103094322B (zh) * | 2011-11-01 | 2015-10-14 | 上海华虹宏力半导体制造有限公司 | 能够用于静电保护的沟槽型绝缘栅场效应管结构 |
| CN104103685A (zh) * | 2013-04-02 | 2014-10-15 | 中芯国际集成电路制造(上海)有限公司 | 一种具有降低纵向寄生晶体管效应的器件结构及其制作方法 |
| CN106206548A (zh) * | 2015-04-28 | 2016-12-07 | 新唐科技股份有限公司 | 半导体元件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009088139A (ja) | 2009-04-23 |
| US8674445B2 (en) | 2014-03-18 |
| WO2009041558A1 (ja) | 2009-04-02 |
| CN101803022B (zh) | 2012-09-26 |
| JP5165321B2 (ja) | 2013-03-21 |
| US20100200911A1 (en) | 2010-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11127734B2 (en) | Vertical nanowire transistor for input/output structure | |
| JP5172654B2 (ja) | 半導体装置 | |
| US7715159B2 (en) | ESD protection circuit | |
| KR101042140B1 (ko) | 바이폴라 트랜지스터 베이스 스내치를 사용한 대칭 블로킹 과도전압 억제기 | |
| JP4122203B2 (ja) | 半導体装置の静電荷放電回路構造体 | |
| US10157910B2 (en) | Circuits and structures including tap cells and fabrication methods thereof | |
| CN105655325A (zh) | 静电放电保护电路、结构及其制造方法 | |
| CN101803022B (zh) | 静电破坏保护元件、静电破坏保护电路、半导体装置及制法 | |
| US10163888B2 (en) | Self-biased bidirectional ESD protection circuit | |
| CN109300891B (zh) | 静电保护元件以及半导体装置 | |
| US8723263B2 (en) | Electrostatic discharge protection device | |
| US8648425B2 (en) | Resistors formed based on metal-oxide-semiconductor structures | |
| US10424579B2 (en) | Tunable electrostatic discharge clamp | |
| CN101364596A (zh) | 半导体器件 | |
| JPH09186296A (ja) | 静電気保護回路のトランジスタ及びその製造方法 | |
| JP2018046136A (ja) | 半導体装置 | |
| TWI705550B (zh) | 具有 esd保護元件的半導體裝置 | |
| TWI844403B (zh) | 積體電路元件及其製造方法 | |
| TWI655746B (zh) | 二極體與二極體串電路 | |
| TW201642432A (zh) | 靜電放電防護結構 | |
| TWI506776B (zh) | 半導體裝置及其製造方法 | |
| TWI553820B (zh) | 半導體裝置 | |
| JP2009038189A (ja) | 半導体装置、電圧供給システムおよび半導体装置の製造方法 | |
| JPH1174459A (ja) | 静電保護回路 | |
| JPH0145233B2 (zh) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120926 Termination date: 20210926 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |