KR101522946B1 - 반도체 장치 - Google Patents

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Abstract

기판 전위용 영역은 게이트 전극에 대하여 채널 길이 방향으로의 위치에서 n형 웰로 이루어지고, 이 위치는 채널 폭 방향으로 드레인 영역 사이에 있다. 이 영역의 n형 불순물 농도보다 더 높은 n형 분순물 농도를 갖는 n형의 콘택 영역이 이 영역에 제공된다. 콘택 영역은 이 영역과 드레인 영역 사이의 PN 접합의 원하는 항복 전압을 획득하기 위한 거리로 드레인 영역으로부터 이격되어 배치된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
[관련 출원에 대한 교차 참조]
전문이 본 명세서에 참조로서 편입되는 2011년 3월 14일 일본 특허청에 출원된 일본특허출원 제2011-056008호에 대한 우선권이 주장된다.
[기술분야]
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는, 서로 간격을 가지고 이격되고 제1 도전형의 반도체층 상에 형성된 제2 도전형의 소스 영역과 드레인 영역; 소스 영역과 드레인 영역 사이에 형성되는 제1 도전형의 채널 영역; 및 체널 영역과의 사이에 있는 게이트 절연막을 통해 채널 영역 상에 형성된 게이트 전극을 포함하는 MOS 트랜지스터를 구비한 반도체에 관한 것이다.
MOS 트랜지스터로서 "드라이버 트랜지스터"라 하는 트랜지스터가 알려져 있다. MOS 트랜지스터에서, 큰 채널 폭(W)과 큰 출력 전류를 갖는 트랜지스터는 일반적으로 "드라이버 트랜지스터"라 한다.
도 8은 관련 기술에 따른 드라이버 트랜지스터를 나타내는 개략적인 평면도 및 단면도를 도시한다. 단면도는 평면도의 위치 X-X를 따른다.
형성될 드라이버 트랜지스터를 위한 위치를 정의하기 위하여 LOCOS(Local Oxidation of Silicon) 산화막(103)이 p형 실리콘 기판(101)의 표면 내에 형성된다. n형 웰(105)이 p형 실리콘 기판(101)의 위치에 형성된다. p형 불순물 확산층으로 이루어지는 복수의 소스 영역(107s)과 드레인 영역(107d)이 n형 웰(105) 내에 제공된다. 소스 영역(107s)과 드레인 영역(107d)은 서로 이격되어 교대로 배치된다.
폴리 실리콘으로 이루어진 게이트 전극(111)이 게이트 전극(111)과 n형 웰(105) 사이에 있는 게이트 절연막(109)을 이용하여 소스 영역(107s)과 드레인 영역(107d) 사이의 n형 웰(105) 상에 형성된다. 게이트 전극(111)은 소스 영역(107s)과 드레인 영역(107d) 사이의 위치에 형성된다. 도 8은 4개의 게이트 전극을 갖는 트랜지스터를 도시하지만, 큰 채널 폭을 설계하기 위하여 수십 개의 전극이 제공되는 것이 일반적이다.
n형 불순물 확산층으로 이루어진 기판 전위용(for substrate potential; fsp) 콘택 영역(107b)(이하, "기판 전위용 콘택 영역"은 "콘택 영역"이라 한다)이, 소스 영역(107s)과 드레인 영역(107d)이 형성되는 위치를 둘러싸는 방식으로 n형 웰(105) 내에 제공된다. 콘택 영역(107b)은 기판 전위, 즉 n형 웰(105)의 전위를 획득하기 위한 것이다.
층간 유전막(도면에는 미도시)이 실리콘 기판(1) 전체에 대하여 형성되고, 소스 영역(107s), 드레인 영역(107d), 게이트 전극(111) 및 콘택 영역(107d)이 형성되는 영역을 포함한다. 콘택(113s)이 소스 영역(107s) 상에 형성된다. 콘택(113d)이 드레인 영역(107d) 상에 형성된다. 콘택이 도면에서 도시되지 않은 영역에서 게이트 전극(111) 상에 형성된다. 이 콘택들은 전도성 재료로 이루어진다.
복수의 소스 영역(107s)은 전기가 공급되어 모두 동일한 미리 결정된 전위로 설정된다. 복수의 드레인 영역(107d)은 전기가 공급되어 모두 동일한 미리 결정된 전위로 설정된다.
복수의 게이트 전극(111)은 전기가 공급되어 모두 동일한 미리 결정된 전위로 설정된다. 콘택 영역(107b)은 전기가 공급되어 소스 영역(107s) 또는 드레인 영역(107d)의 전위와 동일한 전위로 설정된다.
아니면, 콘택 영역(107b)은 전기가 공급되어 소스 전극(107s)의 전위 및 드레인 전극(107d)의 전위와 상이한 다른 전위로 설정된다.
도 8에 도시된 바와 같이, 소스 영역(107s) 및 드레인 영역(107d)이 게이트 전극(110)의 양측에서 교대로 배치되는 것은 드라이버 트랜지스터의 특징이다.
드라이버 트랜지스터가 "온(on)"(전류를 반송할 수 있는 상태)이었다면, 전류는 도 8의 단면도에 도시된 바와 같이 화살표 방향으로 반송된다.
요약하면, 하나의 소스 영역(107s)과 하나의 드레인 영역(107d)이 좌우 양측의 게이트 전극(111, 111)에 작용하여, 작은 면적에서 큰 전류를 반송할 수 있는 레이아웃을 달성하는 것이 가능하다.
여기에서, 콘택 영역(107b)의 역할이 설명될 것이다. 콘택 영역(107b)은 n형 웰(105)에 미리 결정된 전위를 제공하도록 배치된다. 이러한 관련 기술에서, 콘택 영역(107b)과 n형 웰(105)에 접지 전위(0 V의 전위)를 제공하는 경우가 설명된다. 접지 전위가 콘택 영역(107b)에 제공되면, 콘택 영역(107b) 및 n형 웰(105) 모두는 이론적으로 접지 전위가 되어야 한다. 그러나, 후술되는 바와 같은 현상이 실제 드라이버 트랜지스터에서 발생한다.
전술한 바와 같이, 드라이버 트랜지스터는 큰 전류를 반송할 필요성 때문에 가끔, 예를 들어 100,000 ㎛ 이상의 상당히 큰 채널 폭으로 설계된다.
이 경우에, 채널 폭(도 8에서 수직 방향) 뿐만 아니라 채널 길이(도 8에서 좌우 방향)도 확대된다. 그 결과, 드라이버 트랜지스터의 레이아웃 범위는 매우 커진다.
드라이버 트랜지스터의 레이아웃 범위가 확대되면, 기판 전위는, 임팩트 이온화에 의한 기판 전위의 영향 때문에, 콘택 영역(107b)으로부터 떨어진 위치에서 이상적 상태를 벗어나게 되고, 이는 주로 n형 웰(105)의 큰 저항으로부터 기인한다.
도 9는 관련 기술에 따른 드라이버 트랜지스터에서의 문제점을 나타내는 개략적인 평면도 및 단면도를 도시한다. 편의를 위하여, 형성되는 드라이버 트랜지스터의 위치에서 콘택 영역(107b)만이 평면도에 도시된다.
도 9에 도시된 바와 같이, 임팩트 이온화에 의한 기판 전위의 영향 때문에 n형 웰(105)의 기판 저항(115)이 커서, 기판 전위는 콘택 영역(107b)으로부터 떨어진 위치에서 증가한다.
이 현상은 콘택 영역(107b)으로부터 가장 멀리 있는 위치, 즉 드라이버 트랜지스터가 형성되는 위치의 중간 근처에서 가장 두드러진다.
기판 전위가 기판 전위의 불충분한 고정 때문에 증가되면, 소스 영역(107s)에서의 전위와 기판 전위는 순 바이어스(forward bias) 방향을 갖는 전위가 되고, 드라이버 트랜지스터 내부의 기생 바이폴라 트랜지스터는 전류 흐름에 의해 동작을 개시하며, 그 결과, 소스 영역(107s) 및 드레인 영역(107d) 사이에 큰 전류가 일시에 흐르고, 드라이버 트랜지스터는 열적 파괴를 일으킨다.
기생 바이폴라 트랜지스터에 의한 열적 파괴는 트랜지스터에 대한 치명적인 결점이다. 이 경우에, 장치의 파괴의 위험뿐만 아니라, 심각한 사고를 발생시키는 IC(Integrated Circuit)로부터의 발화 및 연기 생성의 위험이 있다. 따라서, 기생 바이폴라 트랜지스터를 주의 깊게 다루는 것이 필요하다.
기생 바이폴라 트랜지스터의 동작을 방지하는 여러 방법이 알려져 있다. 트랜지스터 구조를 수정하지 않고 다루기 위한 방법 중 하나로서, 회로 레이아웃에 의한 대책이 아래에서 설명될 것이다.
도 10은 관련 기술에 따른 드라이버 트랜지스터의 다른 예를 나타내는 개략적인 평면도 및 단면도를 도시한다. 단면도는 평면도에서 Y, Y로 표시된 위치를 따른다. 이는 드라이버 트랜지스터의 내부에도 콘택 영역을 제공하는 방법으로서 도 10을 참조하여 설명될 것이다(예를 들어, 특허 문헌 1: 일본공개특허 공보 평06-275802호 참조).
도 10에 도시된 바와 같이, 드라이버 트랜지스터가 형성되는 곳의 중간에 있는 소스 영역(107s)은, 예를 들어, 2개의 영역으로 분할된다. 콘택 영역(107b-1)이 2개의 영역 사이의 영역에 추가된다. 여기에서, 기판 전위에서의 증가가, 드라이버 트랜지스터가 에지 주위로부터 이격되어 형성되는 곳의 중간에도 방지된다. 그 결과, 기생 바이폴라 트랜지스터가 거의 동작하지 않는다.
도 11은 관련 기술에 따른 드라이버 트랜지스터의 또 다른 예를 나타내는 개략적인 평면도 및 단면도를 도시한다. 단면도는 평면도에서 Z, Z로 표시된 위치를 따른다. 기생 바이폴라 트랜지스터의 동작을 방지하기 위한 다른 방법이 소스 영역의 내부에도 콘택 영역을 제공하는 방법으로서 도 11을 참조하여 설명될 것이다(예를 들어, 특허 문헌 2: 일본공개특허 공보 평08-288401호 참조).
도 11에 도시된 바와 같이, 콘택 영역(107b-2)는 소스 영역(107s)의 일부 상에 형성된다. 도 10에 도시된 관련 기술과의 차이는, 원래 소스 영역(107s)(p형 확산층 영역)이 콘택 영역(107b-2)(n형 확산층 영역)에 인접해 있다는 것이다. 이러한 방식으로, n형 확산층 영역 및 p형 확산층 영역이 동일 영역에서 서로 인접함으로써 형성되는 소스를 "버팅 소스(Butting Source)"라 한다.
콘택 영역(107b-2)은 소스 영역(107s)과 콘택(113s)에 의해 전기적으로 연결되는 금속 배선층(도면에서는 미도시)에 콘택(113b)을 통해 전기적으로 연결된다. 요약하면, 소스 영역(107s)과 콘택 영역(107b, 107b-2)은 모두 동일한 전위로 설정된다.
콘택(113b)은 콘택 영역(107b-2) 상에 형성된다. 더하여, 콘택(113b)은 가끔 콘택 영역(107b-2) 위로부터 소스 영역(107b) 위로 교차하도록 형성된다(예를 들어, 특허문헌 3: 일본공개특허 공보 제2009-21464, 특허문헌 4: 일본공개특허 공보 평09-23006호 및 특허문헌 5: 일본등록특허 제2939563호 참조).
그러나, 도 10에 도시된 관련 기술에서, 콘택 영역(107b-1)이 드라이버 트랜지스터가 형성되는 곳의 내부에 추가되어, 레이아웃 면적을 증가시키는 문제점이 있으며, 이는 많은 양의 레이아웃 면적을 원래 차지하는 드라이버 트랜지스터가 더 많은 레이아웃 면적을 필요로 하며, 이는 칩 면적과 칩 가격에서의 상승을 초래한다.
도 11에 도시된 바와 같은 관련 기술에서, p형 불순물 확산층으로 이루어진 소스 영역(107s)이 n형 불순물 확산층으로 이루어진 콘택 영역(107b-2)에 인접해 있어, PN 접합의 항복 전압은 이 부분에서 낮다. 따라서, 소스 영역(107s)과 콘택 영역(107b-2)을 상이한 전위로 설정할 수 없다는 문제점이 있다.
여기에서, 콘택 영역(107b-2)이 소스 영역(107s) 내에 배치되는 경우가 설명되었지만, 콘택 영역(107b-2)이 드레인 영역(107d) 내에 배치되는 경우에도 동일한 문제가 있다.
본 발명의 목적은 MOS 트랜지스터의 기판 전위를 소스 영역 및 드레인 영역의 전위와 상이하게 설정할 수 있고, 기판 전위에서의 부분적인 증가를 방지할 수 있는 반도체 장치를 제공하는 것이다(이러한 부분적인 증가는 기판 전위가 기판의 일부에서 증가하는 현상을 생성한다).
본 발명에 따른 반도체 장치는, 서로 이격되고 제1 도전형의 반도체층 상에 형성된, 제2 도전형의 소스 영역과 제2 도전형의 드레인 영역; 소스 영역과 드레인 영역 사이의 반도체층의 위치에 형성된 제1 도전형의 채널 영역; 및 채널 영역과의 사이에 있는 게이트 절연막을 통해 채널 영역 상에 형성된 게이트 전극을 포함하는, MOS 트랜지스터; 채널 길이 방향으로 게이트 전극에 대하여 반도체층의, 채널 폭 방향으로 소스 영역 또는 드레인 영역 사이에 있는 다른 위치에 형성되는, 제1 도전형의 기판 전위용 영역(region for substrate potential); 및 기판 전위용 영역보다 더 높은 제1 도전형의 불순물 농도로 기판 전위용 영역에 형성되는, 제1 도전형의 기판 전위용 콘택 영역을 포함하고, 콘택 영역은, 기판 전위용 영역과 소스 영역 또는 드레인 영역 사이의 PN 접합의 원하는 항복 전압을 획득하기 위한 거리로 소스 영역 또는 드레인 영역으로부터 이격되어 기판 전위용 영역에 배치된다.
여기에서, 제1 도전형이라는 용어는 p형 또는 n형을 의미하며, 제2 도전형이라는 용어는 제1 도전형에 반대되는 n형 또는 p형을 의미한다.
또한, fsp-영역에 대한 채널 폭의 방향으로 위치되는 게이트 전극 아래의 반도체층은 채널 영역으로서 정의된다.
여기에서, "fsp-영역"은 "제2 도전형의 소스 영역 또는 드레인 영역에 의해 둘러싸이는 것으로 형성된 제1 도전형의 영역이며, 기판 전위를 검출하고 그리고/또는 설정하기 위한 것"이다.
본 발명에 따른 반도체에서, PN 접합이 제1 도전형의 fsp-영역과, 제2 도전형의 소소 영역 또는 드레인 영역에 의해 형성된다.
전도성 재료로 이루어진 콘택에 의해 접촉되는 콘택 영역은 소스 영역 및 드레인 영역으로부터 떨어진 거리에서 fsp-영역 내에 배치된다. 콘택 영역과 콘택 사이의 접촉 저항을 감소시키기 위하여 콘택 영역이 소정의 불순물 농도 이상을 갖는 것이 요구된다.
대조적으로, 콘택이 fsp-영역을 접촉하는 것이 필요하지 않다. 따라서, fsp-영역에서의 제1 도전형의 불순물 농도가 소스 영역 또는 드레인 영역에서의 제2 도전형의 불순물 농도에 비하여, PN 접합의 원하는 항복 전압을 획득하기에 충분한 레벨을 가지는 것이 허용 가능하다.
본 발명에 따른 반도체 장치의 일례로서, 다음이 주어진다: 입력 전압을 제어하는 출력 드라이버; 출력 전압을 분배하여 분배 전압을 공급하는 전압 분배기로서의 저항 회로; 기준 전압을 공급하는 기준 전압 생성 회로; 및 저항 회로로부터의 분배 전압을 기준 전압 생성 회로로부터의 기준 전압에 비교하고, 비교 결과에 따라 출력 드라이버의 동작을 제어하는 비교 회로를 갖는 정전압 생성 회로를 포함하고, 출력 드라이버는 본 발명에 따른 반도체 장치의 MOS 트랜지스터의 드라이버 트랜지스터로 이루어진, 반도체 장치.
도 1은 실시예 1을 나타내는 개략적인 평면도 및 단면도를 도시한다.
도 2는 실시예 2를 나타내는 개략적인 평면도 및 단면도를 도시한다.
도 3은 도 2에서의 실시예 2의 Vd-Id 특성을 도시한다.
도 4는 도 9에서의 실시예 2의 Vd-Id 특성을 도시한다.
도 5는 실시예 3을 나타내는 개략적인 평면도 및 단면도를 도시한다.
도 6은 실시예 4를 나타내는 개략적인 평면도 및 단면도를 도시한다.
도 7은 아날로그 회로로서 정전압 생성 회로를 갖는 반도체 장치의 일 실시예를 도시하는 회로도이다.
도 8은 관련 기술에 따른 드라이버 트랜지스터를 나타내는 개략적인 도면이다. 도 8은 평면도와, X, X로 표시된 위치를 따르는 단면도를 도시한다.
도 9는 관련 기술에 따른 드라이버 트랜지스터의 결점을 나타내는 도면이다.
도 10은 관련 기술에 따른 다른 드라이버 트랜지스터를 나타내는 개략적인 도면이다. 도 10은 평면도와, Y, Y로 표시된 위치를 따르는 단면도를 도시한다.
도 11은 관련 기술에 따른 다른 드라이버 트랜지스터를 나타내는 개략적인 도면이다. 도 11은 평면도와, Z, Z로 표시된 위치를 따르는 단면도를 도시한다.
<실시예 1>
도 1은 일 실시예를 나타내는 개략적인 평면도 및 단면도를 도시한다. 이러한 3개의 단면도는 평면도에서 A-A, B-B 및 C-C로 표시된 위치를 따른 단면도이다.
드라이버 트랜지스터가 형성된는 영역의 범위를 정하기 위하여, LOCOS 산화막(3)이 p형(제2 도전형) 실리콘 기판(Psub)의 표면 상에 제공된다. n형 웰(제1 도전형의 반도체층: NW)(5)이 p형 실리콘 기판(1)의 영역 상에 제공된다.
p형 저농도 불순물 확산층(P-)(7s)과 p형 고농도 불순물 확산층(P+)(9s)으로 이루어진 소스 영역(11s)이 n형 웰(5)에 제공된다.
p형 저농도 불순물 확산층(P-)(7d)과 p형 고농도 불순물 확산층(P+)(9d)으로 이루어진 드레인 영역(11s)이 n형 웰(5)에 제공된다.
본 실시예에서, 드레인 영역(11d)은 2개의 영역으로 분할되었다. 드레인 영역들(11d, 11d) 사이의 n형 웰(5)의 일부는 fsp-영역(11b)으로 이루어진다.
fsp-영역(11b)보다 더 높은 농도의 n형 불순물 농도를 갖는 n형 콘택 영역(N+)(9b)이 fsp-영역(11b)에 제공된다.
콘택 영역(9b)은 fsp-영역(11b)과 드레인 영역(11d) 사이의 PN 접합의 원하는 항복 전압을 획득하기 위한 거리(L)로 드레인 영역(11d)으로부터 이격되어 배치된다. 바람직하게는, 거리(L)는 0.1 ㎛ 이상이다.
예를 들어, 거리(L)는 fsp-영역(11b)과 드레인 영역(11d) 사이의 PN 접합의 항복 전압으로서 10V(V: 볼트)를 설정하는 경우에 0.5 ㎛ 이상이다.
소스 영역(11s)은 드레인 영역(11d), fsp-영역(11b) 및 드레인 영역(11d)의 어레이의 측부에서 드레인 영역(11d), fsp-영역(11b) 및 드레인 영역(11d)으로부터 이격되어 배치된다.
채널 영역(13)은 드레인 영역(11d)과 소스 영역(11s) 사이, fsp-영역(11b)과 소스 영역(11s) 사이, 드레인 영역(11d)과 소스 영역(11s) 사이의 n형 웰(5)의 부분들로 이루어진다.
예를 들어 폴리 실리콘으로 이루어진 게이트 전극(17)이, 게이트 전극(17)과 채널 영역(13) 사이 내에서의 게이트 절연막(15)을 통해 채널 영역(13) 상에 형성된다.
측벽 절연막(19)(평면도에서는 미도시)이 게이트 전극(17)의 측면 상에 형성된다. 유익하게는, 측벽 절연막(19)은 LDD(lightly doped drain) 구조의 소스 영역(11s)과 2중 확산 구조의 드레인 영역(11d)을 형성하는데 사용된다.
채널 영역(13)과 게이트 전극(17)의 위치에 기초하여 fsp-영역(11b)의 배치 위치를 설명하면, fsp-영역(11b)은 채널 폭의 방향으로 드레인 영역들(11d, 11d) 사이의 게이트 전극(17)에 대하여 채널 길이의 방향으로의 위치에 배치된다. n형 웰(5)의 표면 상의 fsp-영역(11b)은 위에서 보아 게이트 전극(17)에 인접해 있다.
소스 영역(11s), 드레인 영역(11d), 게이트 전극(17) 및 fsp-영역(11b)이 형성되는 위치를 포함하는 상태에서, 층간 유전막(도면에는 미도시)이 실리콘 기판(1)의 전체 위로 형성된다.
콘택(21s)이 소스 영역(11s)의 p형 고농도 불순물 확산층(9s) 상에 형성된다. 콘택(21d)이 드레인 영역(11d) 내의 p형 고농도 불순물 확산층(9d) 상에 형성된다.
콘택(21b)이 콘택 영역(9b) 상에 형성된다. 콘택이 도면에서 도시되지 않은 게이트 전극(17) 상에 형성된다. 이러한 콘택들은 전도성 재료로 이루어진다.
2개의 드레인 영역(11d, 11d)이 미리 결정된 전위를 전기적으로 공급받는다. 소스 영역(11s)이 미리 결정된 전위를 전기적으로 공급받는다. 게이트 전극(17)이 미리 결정된 전위를 전기적으로 공급받는다.
fsp-영역(11b)과 채널 영역(13)이 소스 영역(11s) 또는 드레인 영역(11d)과 동일하거나, 또는 소스 영역(11s) 및 드레인 영역(11d)과 상이한 전위를 전기적으로 공급받는다.
본 실시예에서, 콘택 영역(9b)이 fsp-영역(11b)과 드레인 영역(11d) 사이의 PN 접합의 원하는 항복 전압을 획득하기 위하여 거리(L)를 두고 드레인 영역(11d)으로부터 떨어진 fsp-영역(11b) 상에 제공된다.
따라서, 소스 영역(11s)의 전위와 상이한 MOS 트랜지스터에서의 기판 전위를 설정하는 것이 가능하다. 또한, 드레인 영역(11d)의 전위와 상이한 MOS 트랜지스터에서의 기판 전위를 설정하는 것이 가능하다.
이에 더하여, 본 실시예에서, 기판 전위와 콘택 영역(9b)을 측정 및/또는 설정하기 위한 fsp-영역(11b)이, 채널 폭의 방향으로의 드레인 영역들(11d, 11d) 사이의 게이트 전극(17)에 대하여 채널 길이 방향으로의 위치에서 배치된다.
즉, fsp-영역(11b)과 콘택 영역(9b)은 게이트 전극(17)의 근처에 배치되어, 콘택 영역(9b)과 채널 영역(13) 사이의 거리를 감소시키고, MOS 트랜지스터의 기판 전위에서의 부분적인 증가를 방지하는 것이 가능하다.
본 실시예에서, fsp-영역(11b)에 대하여 채널 길이의 방향으로 위치 설정된 채널 영역(13)은 채널로서의 기능을 가지는 것으로 보이지 않는다. 그러나, 사실, 트랜지스터의 전류 구동 능력의 감소량은 fsp-영역(11b)의 채널 폭(채널 폭의 감소량)에 상당하는 감소량보다 작다. 따라서, fsp-영역에 대하여 채널 길이 방향으로 위치 설정된 채널 영역(13)의 일부는 채널로서의 기능을 가지는 것으로 생각되어 진다.
<실시예 2>
도 2는 실시예 2를 나타내는 개략적인 평면도와 단면도를 도시한다. 2개의 단면도는 각각 개략적인 평면도에서 D-D 및 E-E로 표시된 위치를 따른다. 도 1과 동일한 기능을 갖는 도 2 상의 부재, 부분 등은 동일한 도면 부호 및 기호가 할당되며, 그에 대한 설명은 생략된다.
실시예 2는 복수의 소스 영역(11s)과 복수의 드레인 영역(11d)을 갖는다. 소스 영역(11s)과 드레인 영역(11d)은 서로 이격되며, 교대로 배치된다.
소스 영역(11s)과 드레인 영역(11d)은 p형 고농도 불순물 확산층(P+)만으로 이루어진다. 게이트 전극(17)이 소스 영역들(11s, 11s) 사이에 제공된다. 게이트 전극(17)이 드레인 영역들(11d, 11d) 사이에 제공된다.
도 2는 4 개의 게이트 전극(17)만을 갖는 실시예를 도시하지만, 수십 개의 게이트 전극(17)이 사용되는 것이 일반적이다. 큰 채널 폭을 설계하는 것 때문에, 소스 영역(11s) 및 드레인 영역(11d)이 게이트 전극(17)의 개수에 따라 제공된다.
본 실시예에서, 드레인 영역(11d)은 단일 소스 영역에 대하여 3 개로 분할된다. fsp-영역은 채널 폭 방향으로 드레인 영역들(11d) 사이의 위치에서 n형 웰(5)로 이루어진다.
도 1을 참조하여 설명된 실시예 1과 동일하게, 콘택 영역(9b)이 fsp-영역(11b)에 제공된다.
콘택 영역(9b)은 fsp-영역(11b)과 드레인 영역(11d) 사이의 PN 접합의 원하는 항복 전압을 획득하기 위한 거리로 드레인 영역(11d)에서 이격되어 배치된다.
n형 불순물 확산층으로 이루어진 제2 콘택 영역(9b-2)이 소스 영역(11s) 및 드레인 영역(11d)을 둘러싸는 상태에서 n형 웰(5) 내에 제공된다.
또한, 제2 콘택 영역(9b-2)은 기판 전위, 즉 fsp-영역(11b) 및 콘택 영역(9b)과 동일한 n형 웰(5)의 전위를 인출하기 위한 것이다.
콘택(21s)이 소스 영역(11s) 상에 형성된다. 콘택(21d)이 드레인 영역(11d) 상에 형성된다. 콘택(21b)이 콘택 영역(9b) 상에 형성된다.
콘택(21b-2)이 제2 콘택 영역(9b-2) 상에 형성된다. 콘택이 도면에 도시되지 않은 영역에서 게이트 전극(17) 상에 형성된다. 이러한 콘택들은 전도성 재료로 이루어진다.
복수의 소스 영역(11s)이 동일한 미리 결정된 전위를 전기적으로 공급받는다. 복수의 드레인 영역(11d)이 동일한 미리 결정된 전위를 전기적으로 공급받는다. 복수의 게이트 전극(17)이 동일한 미리 결정된 전위를 전기적으로 공급받는다.
콘택 영역(9b)과 제2 콘택 영역(9b-2)은, 각각, 소스 영역(11s) 및/또는 드레인 영역(11d)과 동일하거나, 소스 영역(11s) 및/또는 드레인 영역(11d)과 상이한 전위를 전기적으로 공급받는다.
본 실시예에서, 도 1을 참조하여 설명된 실시예 1과 동일하게, 소스 영역(11s) 및/또는 드레인 영역(11d)과 상이한 MOS 트랜지스터에서의 기판 전위를 설정하는 것이 가능하다.
또한, 본 실시예에서, 기판 전위를 측정 및/또는 설정하기 위한 fsp-영역(11b)과 콘택 영역(9b)이 드라이버 트랜지스터가 형성되는 영역에 배치되어, 콘택 영역(9b)과 채널 영역(13) 사이의 거리를 감소시키고, MOS 트랜지스터의 기판 전위에서의 부분적인 증가를 방지하는 것이 가능하다.
도 3은 도 2에서의 실시예 2의 Vd-Id 특성을 도시한다. 도 4는 도 8에서의 관련 기술의 Vd-Id 특성을 도시한다. 도 3 및 4에서, 수직축은 드레인 전류 Id(임의 단위)를 나타내고, 수평축은 드레인 전압 Vd(단위: V)를 나타낸다.
도 2에서의 실시예와 도 4에서의 관련 기술에서, 1000 ㎛의 채널 폭을 갖는 드라이버 트랜지스터가 사용된다. 도 2에서의 실시예에 관해, 채널 폭 방향으로 2 ㎛의 치수를 갖는 fsp-영역(11b)이 20 포인트에서 제공된다.
도 2에서의 실시예와 도 8에서의 관련 기술의 구조는, fsp-영역(11b)과 콘택 영역(9b)이 도 2에 도시된 실시예 2에서 제공된다는 점을 제외하고는 서로 동일하다. 게이트 전압 Vg로서, 0.8 V, 1.0 V 또는 1.2 V가 인가되고, 소스 영역(11s)의 기판 전위와 기판 전위는 모두 접지 전위로 설정된다.
도 3에 도시된 바와 같이, 도 2에서의 실시예 2의 구조는 6 V보다 큰 드레인 전압 Vd를 견딜 수 있다. 대조적으로, 도 4에 도시된 바와 같이, 도 9에서의 관련 기술의 구조는 6 V 미만의 드레인 전압에 의해 트랜지스터가 파괴되게 한다.
이러한 방식으로, 본 발명에 따른 반도체 장치에서, fsp-영역(11b)과 콘택 영역(9b)이 드라이버 트랜지스터가 형성되는 범위에 배치되어, 드라이버 트랜지스터의 항복 전압을 개선하는 것이 가능하다.
<실시예 3>
도 5는 또 다른 실시예를 나타내는 개략적인 평면도 및 단면도를 도시한다. 도 1과 동일한 기능을 갖는 부재, 부분 등은 동일한 도면 부호 및 기호가 할당되며, 그에 대한 설명은 생략된다.
본 실시예에서, n형 웰(5)의 표면 상의 fsp-영역(11b)은 위에서 보아 게이트 전극(17)로부터 이격되어 배치된다.
드레인 영역(11d)의 p형 저농도 불순물 확산층의 일부가 fsp-영역(11b)과 게이트 전극(17)의 사이에 배치된다.
콘택 영역(9b)가 fsp-영역(11b)과 드레인 영역(11d) 사이의 PN 접합의 원하는 항복 전압을 획득하기 위하여 거리(L2)를 두고 p형 저농도 불순물 확산층(7d)으로부터 이격되어 채널 길이 방향으로 배치된다.
거리(L2)는, fsp-영역(11b)이 p형 고농도 불순물 확산층(9d)에 인접해 있는 채널 폭 방향을 따르는 거리(L)보다 더 작은 것이 허용된다.
본 실시예에 따르면, n형 웰(5)의 표면 상에서 fsp-영역(11b)과 게이트 전극(17) 사이에 드레인 영역(11d)이 존재하지 않는 것에 의해 발생되는 MOS 트랜지스터의 전류 구동 능력에서의 감소를 방지하는 것이 가능하다.
또한, 본 실시예에서, p형 저농도 불순물 확산층(7d)이 콘택 영역(9b)에 비하여 게이트 전극(17)의 반대측 상의 위치에 제공되지만, p형 저농도 불순물 확산층(7d)이 이 위치에 제공되지 않는 것이 허용된다.
또한, 드레인 영역(11d)의 일부의 구조가 fsp-영역(11b)과 게이트 전극(17) 사이에 배치되는 도 2에 도시된 드라이버 트랜지스터에 이를 적용하는 것도 가능하다.
<실시예 4>
도 6은 또 다른 실시예를 나타내는 개략적인 평면도 및 단면도를 도시한다. 도 2와 동일한 기능을 갖는 부재, 부분 등은 동일한 도면 부호 및 기호가 할당되며, 그에 대한 설명은 생략된다.
또한, 본 실시예에서, 도 2에서의 실시예와 비교하여, fsp-영역(11b)과 콘택 영역(9b)이 채널 폭 방향으로 소스 영역들(11s, 11s) 사이의 위치에 제공된다.
이러한 방식으로, fsp-영역(11b)이 채널 폭 방향으로의 소스 영역들(11s, 11s) 사이 및/또는 채널 길이 방향으로의 드레인 영역들(11d, 11d) 사이의 위치에 제공되는 것이 허용된다. 콘택 영역(9b)이 채널 폭 방향으로의 소스 영역들(11s, 11s) 사이 및/또는 채널 길이 방향으로의 드레인 영역들(11d, 11d) 사이의 위치에 제공되는 것이 허용된다.
도 2 및 6에서의 실시예에서, fsp-영역(11b)과 콘택 영역(9b)의 세트가 모든 드레인 영역(11d)에 제공된다. 도 6에 도시된 실시예에서, fsp-영역(11b)과 콘택 영역(9b)의 세트가 모든 소스 영역(11s)에 제공된다. 본 발명에 따른 반도체 장치에서, 드레인 영역(들) 및/또는 소스 영역(들)에 fsp-영역(11b)과 콘택 영역(9b)의 세트를 제공하는 것은 선택 사항이다. 예를 들어, 드라이버 트랜지스터에서 선택된 하나 이상의 드레인 영역(들)(11d) 및/또는 소스 영역(들)(11s)에 fsp-영역(11b)과 콘택 영역(9b)의 세트를 제공하는 것이 허용된다.
또한, 드라이버 트랜지스터 또는 소스 및 드레인 영역(11d, 11s)의 세트를 갖는 MOS 트랜지스터의 하나의 드레인 영역(11d) 또는 하나의 소스 영역(11s)에 fsp-영역(11b)과 콘택 영역(9b)의 임의의 개수의 세트를 제공하는 것도 선택 사항이다.
또한, 도 6에 도시된 실시예에서, 소스 영역(11s)에 제공된 fsp-영역(11b)과 드레인 영역(11d)에 제공된 fsp-영역(11b)은 지그재그 정렬로 배열된다.
이러한 fsp-영역들(11b, 11b)이 채널 길이 방향으로 부분적으로 또는 전체적으로 서로 중첩되게 위치 설정되는 방식으로 이러한 fsp-영역들(11b, 11b)이 배열되는 것이 허용된다.
또한, 트랜지스터의 여러 위치로 fsp-영역(11b)과 콘택 영역(9b)의 세트를 제공한다면, fsp-영역(11b)과 콘택 영역(9b)의 치수 및 그 불순물 농도가 가변되는 것이 허용된다.
도 6에 도시된 실시예에서, 제2 콘택 영역(9b-2)이 트랜지스터가 형성되는 위치를 둘러싸도록 제공된다. 그러나, 제2 콘택 영역(9b-2)이 트랜지스터가 형성되는 위치를 둘러싸는지 여부는 선택 사항이다.
전술한 실시예들에서, 폴리 실리콘으로 이루어진 게이트 전극(17)이 제공되지만, 임의의 전도성 재료가 게이트 전극(17)에 대하여 사용될 수 있고, 이는 폴리 실리콘에 한정되지 않는다.
전술한 실시예들에서, p 채널 MOS 트랜지스터가 제공된다; 그러나, 예를 들어, 전술한 실시예들에서의 부재의 도전형을 각각 반대 도전형으로 설정하는 경우에, 본 발명에 따른 반도체 장치의 p 채널 MOS 트랜지스터의 구조를 n 채널 MOS 트랜지스터에 적용하는 것이 가능하다.
또한, MOS 트랜지스터의 구조는 전술한 실시예들에 한정되지 않는다.
본 발명은, 서로 이격되고 제1 도전형의 반도체층 상에 형성된 제2 도전형의 소스 영역 및 드레인 영역; 반도체층 상의 소스 영역과 드레인 영역 사이에 형성된 제1 도전형의 채널 영역; 및 채널 영역과의 사이에 있는 게이트 절연막을 통해 채널 영역 상에 형성된 게이트 전극을 갖는 임의의 구조의 MOS 트랜지스터에 적용 가능하다.
도 7은 아날로그 회로의 정전압 생성 회로로서 LDO(Low Drop Out) 레귤레이터를 갖는 반도체 장치의 일 실시예를 도시하는 회로도이다.
정전압 생성 회로(27)는 DC 전원(23)으로부터 부하(전력을 소비하는 대상)(25)로 전력을 일정하게 공급하도록 제공된다.
정전압 생성 회로(27)는, DC 전원(23)에 의해 연결된 입력 단자(Vbat)(29); 기준 전압 생성 회로(31); 비교 회로(33); p 채널 MOS 트랜지스터로 이루어진 출력 드라이버(35); 분배 저항 소자(R1, R2); 및 출력 단자(Vout)(37)를 갖는다.
정전압 생성 회로(27)는 출력 단자(37)로부터 입력 단자(29)로의 전류의 역류를 방지하기 위한 역류 방지 기능을 가진다. 이 역류 방지 기능은 비교 회로(39), 인버터(41) 및 p 채널 MOS 트랜지스터(43, 45)에 의해 달성된다.
본 발명에 따른 드라이버 트랜지스터는 출력 드라이버(35)에 적용된다. 이 경우, 출력 드라이버(35)의 기판 전위에 연결된 콘택은 트랜지스터(43, 45) 사이의 노드에 연결된다.
정전압 발생 회로(27)의 비교 회로(33)에 대하여, 비교 회로(33)의 출력 단자는 출력 드라이버(35)의 게이트 전극에 연결되고, 기준 전압(Vref)은 기준 전압 생성 회로(31)로부터 반전 입력 요소(-)에 인가되고, 분배 저항 요소(R1, R2)를 이용하여 출력 전압(Vout)을 분배한 것으로부터 유래된 전압이 비반전 입력 요소(+)에 인가된다. 비교 회로(33)는 저항 요소(R1, R2)에 의해 유래된 전압이 기준 전압(Vref)과 동일해지도록 출력 드라이버(35)의 출력을 제어한다.
정전압 생성 회로(27)의 역류 방지 기능이 아래에서 설명될 것이다.
입력 단자(29)의 전압이 출력 단자(37)의 전압보다 더 높을 때, 비교 회로는 "하이 레벨"을 출력하고, 이때, 트랜지스터(43)는 턴온하고, 트랜지스터(45)는 턴오프한다.
이에 의해, 출력 드라이버(35)의 기판 전위에 연결된 콘택은, 기판 전위가 출력 드라이버(35)의 소스와 동일하게 되도록 입력 단자(29)에 연결된다.
예를 들어, 출력 단자(37)에서의 전압이 부하(25) 때문에 입력 단자(29)에서의 전압보다 더 높은 경우, 비교 회로(39)는 "로우 레벨"을 출력하고, 이때, 트랜지스터(43)는 턴오프하고, 트랜지스터(45)는 턴온한다.
이에 의해, 출력 드라이버(35)의 기판 전위에 연결된 콘택은, 기판 전위가 출력 드라이버(35)의 드레인과 동일하게 되도록 출력 단자(37)에 연결된다. 이러한 방식으로, 출력 단자(37)로부터 입력 단자(29)로의 전류의 역류를 방지하는 것이 가능하다.
본 발명에 따른 출력 드라이버(35) 대신에 "버팅 소스(Butting Source)"를 갖는 종래의 출력 드라이버를 사용하는 경우를 고려하면, 출력 단자(37)에서의 전압이 입력 단자(29)에서의 전압보다 더 높을 때, 기판 전위에 연결된 콘택은 역류 방지 기능에 의해 출력 단자(37)에 연결된다.
이때, 역바이어스가 기판 전위를 측정하기 위한 n형 고농도 불순물 확산층과 소스 전위를 측정하기 위한 p형 고농도 불순물 확산층 사이의 PN 접합에 인가된다.
"버팅 소스"에서, n형 고농도 불순물 확산층은 p형 고농도 불순물 확산층에 인접해 있어, PN 접합의 항복 전압이 낮아 전류의 역류를 방지할 수 없는 문제가 있다.
대조적으로, 본 발명에 따른 드라이버 트랜지스터로 이루어진 출력 드라이버(35)에 대하여, 예를 들어, 콘택 영역이 소스 영역에 제공되더라도, 비교적 낮은 불순물 농도를 갖는 n형 불순물 확산층으로 이루어진 fsp-영역과 소스 영역 사이의 PN 접합의 원하는 항복 전압을 획득하기에 충분한 거리로 소스 영역으로부터 이격된 fsp-영역 내에 n형 고농도 불순물 확산층으로 이루어진 콘택 영역이 배열되기 때문에, 전류의 역류를 방지하기 위하여 콘택 영역과 소스 영역 사이의 PN 접합의 원하는 항복 전압을 설정하는 것이 가능하다.
또한, 본 실시예가 본 발명에 따른 드라이버 트랜지스터로 이루어진 출력 드라이버(35)를 가지기 때문에, 출력 드라이버(35)의 기판 전위에서의 부분적인 증가를 방지하고 정전압 생성 회로(27)의 신뢰성을 개선하는 것이 가능하다.
이에 더하여, 출력 드라이버(35)의 기판 전위를 소스 영역(11s)과 드레인 영역(11d)의 전위와 다른 전위로 설정하는 것이 가능하다.
본 발명에 따른 실시예들이 전술되었지만, 본 발명은 실시예들에 한정되지 않는다. 실시예들에서의 부재의 구조, 재료, 배치, 개수 등은 단지 예이며, 특허청구범위에서 기재된 본 발명의 범위를 벗어나지 않으면서 다양한 수정이 가능하다.
본 발명에서, 반도체 장치가 각각 0.1 ㎛의 거리로 드레인 영역과 소스 영역으로부터 이격되어 제공되는 콘택 영역을 갖게 하는 것이 가능하다.
거리 방향은 평면 방향에만 한정되는 것은 아니며, 반도체층의 깊이 등 모든 방향을 포함한다.
소스 영역, 드레인 영역 및 콘택 영역이 서로 상이한 전위를 갖는 전기 노드에 연결되는 것이 허용된다.
콘택 영역이 소스 영역 또는 드레인 영역과 동일한 전위를 갖는 전기 노드에 연결되는 것이 허용된다.
또한, 본 발명에 따른 반도체 장치에서, 반도체층의 표면 상의 콘택 영역이 위에서 보아 게이트 전극에 인접해 있거나 게이트 전극으로부터 이격되어 있는 것도 허용된다. fsp-영역이 반도체층의 표면 상의 게이트 전극으로부터 이격되어 있다면, 드레인 영역 또는 소스 영역의 일부가 fsp-영역 및 게이트 전극 사이에 배치된다.
또한, 본 발명에 따른 반도체층에서, fsp-영역 및 콘택 영역(9b)의 세트가 게이트 전극에 대하여 채널 길이 방향으로의 위치, 채널 폭의 방향으로의 소스 영역들 사이의 위치 및/또는 채널 폭의 방향으로의 드레인 영역들 사이의 위치에 배열되는 것이 허용된다.
본 발명에 따른 반도체 장치에서, 전술한 MOS 트랜지스터의 일례는 채널 길이 방향으로 교대로 배열된 복수의 드레인 영역 및 소스 영역을 갖는 드라이버 트랜지스터이다. 그러나, 본 발명에 따른 반도체 장치에서의 MOS 트랜지스터는 드라이버 트랜지스터에 한정되지 않으며, 보통의 MOS 트랜지스터, 예를 들어 소스 영역, 드레인 영역 및 게이트 영역의 세트를 갖는 MOS 트랜지스터일 수 있다.
본 발명에 따른 반도체 장치의 일례는, 입력 전압을 제어하기 위한 출력 드라이버; 출력 전압을 분배하여 분배 전압을 공급하는 전압 분배기로서의 저항 회로; 기준 전압을 공급하는 기준 전압 생성 회로; 및 저항 회로로부터의 분배 전압을 기준 전압 생성 회로로부터의 기준 전압을 비교하고 비교 결과에 따라 출력 드라이버의 동작을 제어하는 비교 회로를 갖고, 출력 드라이버는 본 발명에 따른 MOS 트랜지스터의 드라이버 트랜지스터로 이루어진다.
그러나, 본 발명에 적용될 수 있는 반도체 장치는 전술한 반도체 장치에 한정되지 않으며, 단지 반도체 장치가 서로 이격되고 제1 도전형의 반도체층에 형성된 제2 도전형의 소스 영역 및 드레인 영역; 소스 영역과 드레인 영역 사이의 반도체층의 위치에 형성된 제1 도전형을 갖는 채널 영역; 및 채널 영역과의 사이에 있는 게이트 절연막을 통해 채널 영역에 형성된 게이트 전극을 갖는 MOS 트랜지스터를 가진다면, 본 발명을 이러한 반도체 장치에 적용하는 것이 가능하다.
본 발명에 따른 반도체 장치에서, 콘택 영역은, fsp-영역과 소스 영역 또는 드레인 영역 사이의 PN 접합의 원하는 항복 전압을 획득하기 위한 거리로, 소스 영역 또는 드레인 영역로부터 이격되어 fsp-영역에 배치되어, 본 발명에 따른 반도체 장치가 MOS 트랜지스터에서 드레인 영역 및 소스 영역의 기판 전위와 상이한 기판 전위를 설정하는 것이 가능하다.
또한, 본 발명에 따른 반도체 장치에서, 기판 전위를 검출하고 그리고/또는 설정하기 위하여 fsp-영역과 콘택 영역의 세트가 채널 폭 방향으로 소스 영역들 또는 드레인 영역들 사이의 게이트 전극에 비하여 채널 길이 방향으로의 위치에 배열된다. 즉, fsp-영역과 콘택 영역의 세트는 게이트 전극의 근처에 배치되어, 본 발명에 따른 반도체 장치가 콘택 영역과 채널 영역 사이의 거리를 짧게 하고, 기판 전위의 부분적인 증가를 방지하고, MOS 트랜지스터의 바이폴라 항복 전압(스냅백(snap back) 전압)에서의 감소를 방지하는 것이 가능하다.
본 발명에 따른 반도체 장치에서, 반도체층 상의 fsp-영역이 위에서 보아 게이터 전극에 인접해 있다면, 반도체층의 표면에서 콘택 영역과 게이트 전극 사이에 소스 영역 또는 드레인 영역이 없어, 채널 길이 방향에 대하여, 콘택 영역과 게이트 전극 사이의 위치에서의 소스 영역 또는 드레인 영역과 콘택 영역 사이의 거리를 고려할 필요가 없다.
예를 들어, 드레인 영역 또는 소스 영역이 반도체층의 표면에서 콘택 영역과 게이트 전극 사이에 제공되면, 채널 길이 방향으로 PN 접합의 원하는 항복 전압을 획득하기 위하여 소스 영역 또는 드레인 영역의 전체 폭(채널 길이 방향으로의 치수)을 크게 할 필요가 있는 경우에 유익하다.
본 발명에 따른 반도체 장치에서, 위에서 보아 반도체층 상의 fsp-영역과 게이트 전극 사이에 거리가 있고, 소스 영역 또는 드레인 영역의 일부가 위에서 보아 fsp-영역과 게이트 전극 사이에 배열된다면, 반도체층의 표면에서 fsp-영역과 게이트 전극 사이에 드레인 영역 또는 소스 영역이 없기 때문에, MOS 트랜지스터의 전류 구동 능력에서의 감소를 방지하는 것이 가능하다.
본 발명에 따른 반도체 장치에서, fsp-영역과 콘택 영역의 세트가 게이트 전극에 비하여 채널 길이 방향으로의 양 위치에 제공되고, 한 위치는 채널 폭 방향으로의 소스 영역들 사이에 있고, 다른 위치는 채널 폭 방향으로의 드레인 영역들 사이에 있다면, fsp-영역과 콘택 영역의 세트가 소스 영역 또는 드레인 영역에서만 제공되는 경우에 비교하여 반도체 장치의 설계 가능성이 증가한다.
본 발명에 따른 반도체 장치에서, MOS 트랜지스터가 채널 길이 방향으로 교대로 배치된 복수의 드레인 영역 및 소스 영역을 갖는 드라이버 트랜지스터라면, 드라이버 트랜지스터에 대한 레이아웃 영역이 크더라도, 기판 전위에서의 부분적인 증가를 방지하는 것이 가능하다.
본 발명을 MOS 트랜지스터 또는 드라이버 트랜지스터를 구비하는 반도체 장치, 예를 들어, 전원용 집적 회로에 적용하는 것이 가능하다.

Claims (8)

  1. 서로 이격되고 제1 도전형의 반도체층 상에 형성된, 제2 도전형의 소스 영역과 제2 도전형의 드레인 영역; 상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체층의 위치에 형성된 제1 도전형의 채널 영역; 및 상기 채널 영역과의 사이에 있는 게이트 절연막을 통해 상기 채널 영역 상에 형성된 게이트 전극을 포함하는 MOS 트랜지스터를 구비하는 반도체 장치에 있어서,
    상기 소스 영역 또는 상기 드레인 영역은 채널 폭 방향으로 2개 이상 있고,
    상기 반도체 장치는,
    상기 채널 폭 방향으로 상기 2개의 소스 영역 사이 또는 상기 2개의 드레인 영역 사이의 위치의 상기 반도체층에서 형성된 제1 도전형의 기판 전위용 영역; 및
    상기 기판 전위용 영역보다 더 높은 제1 도전형의 불순물 농도로 상기 기판 전위용 영역에 형성되는, 제1 도전형의 기판 전위용 콘택 영역
    을 포함하고,
    상기 콘택 영역은, 상기 기판 전위용 영역과 상기 소스 영역 또는 상기 드레인 영역 사이의 PN 접합의 원하는 항복 전압을 얻을 수 있는 거리로 상기 소스 영역 또는 상기 드레인 영역으로부터 이격되어 상기 기판 전위용 영역에 배치되고,
    상기 콘택 영역은, 상기 게이트 전극의 근처에 배치되는,
    반도체 장치.
  2. 제1항에 있어서,
    상기 거리는 적어도 0.1 ㎛인,
    반도체 장치.
  3. 제1항에 있어서,
    상기 소스 영역, 상기 드레인 영역 및 상기 기판 전위용 콘택 영역은 전기를 공급받아 서로 상이한 전위로 설정되는,
    반도체 장치.
  4. 제1항에 있어서,
    상기 반도체층의 표면에서의 상기 기판 전위용 영역은 위에서 보아 상기 게이트 전극에 인접해 있는,
    반도체 장치.
  5. 제1항에 있어서,
    상기 반도체층의 표면에서의 상기 기판 전위용 영역과 상기 게이트 전극 사이에 거리가 있고, 상기 소스 영역의 일부 또는 상기 드레인 영역의 일부는 위에서 보아 상기 게이트 전극과 상기 기판 전위용 영역 사이에 배치되는,
    반도체 장치.
  6. 제1항에 있어서,
    상기 기판 전위용 영역과 상기 콘택 영역의 세트가 상기 채널 길이 방향으로의 양 위치에 제공되며, 상기 양 위치 중 한 위치는 상기 채널 폭 방향으로 상기 소스 영역 사이에 있고, 상기 양 위치 중 다른 위치는 상기 채널 폭 방향으로 상기 드레인 영역 사이에 있는,
    반도체 장치.
  7. 제1항에 있어서,
    상기 MOS 트랜지스터는 상기 채널 길이 방향으로 교대로 배치된 복수의 상기 드레인 영역 및 상기 소스 영역을 갖는 드라이버 트랜지스터인,
    반도체 장치.
  8. 입력 전압을 제어하는 출력 드라이버;
    출력 전압을 분배하여 분배 전압을 공급하는 전압 분배기로서의 저항 회로;
    기준 전압을 공급하는 기준 전압 생성 회로; 및
    상기 저항 회로로부터의 분배 전압을 상기 기준 전압 생성 회로로부터의 기준 전압에 비교하고, 그 비교 결과에 따라 상기 출력 드라이버의 동작을 제어하는 비교 회로를 갖는 정전압 생성 회로
    를 포함하고,
    상기 출력 드라이버는 제7항에 따른 드라이버 트랜지스터로 이루어진,
    반도체 장치.
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