JPH0923006A - 半導体装置 - Google Patents
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
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Abstract
(57)【要約】
【目的】 安定した接触抵抗が得られるバッティングコ
ンタクト構造を有する半導体装置を提供することを目的
とする。 【構成】 ソース領域Ｓと拡散層ＢＴとをこの順にＹ軸
正方向に向って配置したＰＮ領域２６と、これらを逆に
配置したＰＮ領域２６とを、それぞれ同数配置する。各
ＭＯＳＦＥＴ素子ＭＳ１１、２１・・・のＰＮコンタク
ト３４の形状を同一とする。各ＰＮコンタクト３４の、
Ｙ軸方向についての配置間隔と、各ＰＮ領域２６におけ
る境界線５２相互の間隔とが一致するよう構成する。各
ＰＮコンタクト３４の面積重心が、各ＰＮ領域２６の境
界線５２とほぼ一致するよう配置する。したがって、Ｐ
Ｎ領域２６とＰＮコンタクト３４との間に、Ｙ軸方向の
位置ずれが生じた場合でも、装置全体として、ソースコ
ンタクト３４ａの面積の和と、拡散層コンタクト３４ｂ
の面積の和とは、常にほぼ等しくなる。
ンタクト構造を有する半導体装置を提供することを目的
とする。 【構成】 ソース領域Ｓと拡散層ＢＴとをこの順にＹ軸
正方向に向って配置したＰＮ領域２６と、これらを逆に
配置したＰＮ領域２６とを、それぞれ同数配置する。各
ＭＯＳＦＥＴ素子ＭＳ１１、２１・・・のＰＮコンタク
ト３４の形状を同一とする。各ＰＮコンタクト３４の、
Ｙ軸方向についての配置間隔と、各ＰＮ領域２６におけ
る境界線５２相互の間隔とが一致するよう構成する。各
ＰＮコンタクト３４の面積重心が、各ＰＮ領域２６の境
界線５２とほぼ一致するよう配置する。したがって、Ｐ
Ｎ領域２６とＰＮコンタクト３４との間に、Ｙ軸方向の
位置ずれが生じた場合でも、装置全体として、ソースコ
ンタクト３４ａの面積の和と、拡散層コンタクト３４ｂ
の面積の和とは、常にほぼ等しくなる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特に、半導体装置におけるバッティングコンタクトのレ
イアウトに関する。
特に、半導体装置におけるバッティングコンタクトのレ
イアウトに関する。
【０００２】
【従来の技術】電源などに用いる半導体装置として横型
パワーＭＯＳＦＥＴが用いられる。横型パワーＭＯＳＦ
ＥＴのソース電位と基板電位を同位に保つために、バッ
ティングコンタクトが用いられている。バッティングコ
ンタクトとは、第１導電型のソース領域と、不純物濃度
の高くない第２導電型の基板（または基板内に形成され
た不純物濃度の高くない第２導電型のウエル領域）内に
形成された不純物濃度の高い第２導電型の領域（バッテ
ィングコンタクト用の拡散層）とを、電気的に接続する
ことにより、ソース領域と基板（またはウエル領域）と
を同電位に保つ構造をいう。
パワーＭＯＳＦＥＴが用いられる。横型パワーＭＯＳＦ
ＥＴのソース電位と基板電位を同位に保つために、バッ
ティングコンタクトが用いられている。バッティングコ
ンタクトとは、第１導電型のソース領域と、不純物濃度
の高くない第２導電型の基板（または基板内に形成され
た不純物濃度の高くない第２導電型のウエル領域）内に
形成された不純物濃度の高い第２導電型の領域（バッテ
ィングコンタクト用の拡散層）とを、電気的に接続する
ことにより、ソース領域と基板（またはウエル領域）と
を同電位に保つ構造をいう。
【０００３】図１０Ａに、従来のバッティングコンタク
ト構造を有する横型パワーＭＯＳＦＥＴ２の平面構成を
示す。また、図１０Ｂに、図１０における断面Ｐ１−Ｐ
１を示す。従来の横型パワーＭＯＳＦＥＴ２は、基板４
に、ＭＯＳＦＥＴ素子６を複数個、並列に配置した構成
を有する。すなわち、各ＭＯＳＦＥＴ素子６のゲートＧ
はゲート配線８により相互に連結されている。ドレイン
領域Ｄは、ドレインコンタクト１０を介してドレイン配
線１２により相互に連結されている。ソースＳは、ソー
スコンタクト１４ａを介してソース配線１６により相互
に連結されている。
ト構造を有する横型パワーＭＯＳＦＥＴ２の平面構成を
示す。また、図１０Ｂに、図１０における断面Ｐ１−Ｐ
１を示す。従来の横型パワーＭＯＳＦＥＴ２は、基板４
に、ＭＯＳＦＥＴ素子６を複数個、並列に配置した構成
を有する。すなわち、各ＭＯＳＦＥＴ素子６のゲートＧ
はゲート配線８により相互に連結されている。ドレイン
領域Ｄは、ドレインコンタクト１０を介してドレイン配
線１２により相互に連結されている。ソースＳは、ソー
スコンタクト１４ａを介してソース配線１６により相互
に連結されている。
【０００４】また、各ＭＯＳＦＥＴ素子６において、ソ
ース領域ＳのＹ軸正方向端に隣接して、バッティングコ
ンタクト用の拡散層ＢＴが設けられている。拡散層ＢＴ
は、ソースコンタクト１４ａに連続して設けられた拡散
層コンタクト１４ｂを介してソース領域Ｓと電気的に接
続されている。連続して設けられたソースコンタクト１
４ａと拡散層コンタクト１４ｂとでＰＮコンタクト１４
を形成している。
ース領域ＳのＹ軸正方向端に隣接して、バッティングコ
ンタクト用の拡散層ＢＴが設けられている。拡散層ＢＴ
は、ソースコンタクト１４ａに連続して設けられた拡散
層コンタクト１４ｂを介してソース領域Ｓと電気的に接
続されている。連続して設けられたソースコンタクト１
４ａと拡散層コンタクト１４ｂとでＰＮコンタクト１４
を形成している。
【０００５】このように、バッティングコンタクト構造
を採用することにより、ソース領域Ｓと基板４とを同電
位に保つことができる。
を採用することにより、ソース領域Ｓと基板４とを同電
位に保つことができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のバッティングコンタクト構造には、次のよ
うな問題点があった。ソース領域Ｓや拡散層ＢＴを形成
するためのマスキング工程と、ＰＮコンタクト１４用の
コンタクトホールを形成するためのマスキング工程とは
別工程であるため、工程作業におけるマスクの位置決め
精度に起因して、両工程間でマスクパタンの相対位置の
ずれが生ずる。
ような従来のバッティングコンタクト構造には、次のよ
うな問題点があった。ソース領域Ｓや拡散層ＢＴを形成
するためのマスキング工程と、ＰＮコンタクト１４用の
コンタクトホールを形成するためのマスキング工程とは
別工程であるため、工程作業におけるマスクの位置決め
精度に起因して、両工程間でマスクパタンの相対位置の
ずれが生ずる。
【０００７】図１１Ａに示すように、マスクパタンの相
対位置のずれが図面Ｘ軸方向のみである場合は、多少の
ずれは吸収できるため問題は生じない。しかし、図１１
Ｂに示すように、マスクパタンの相対位置のずれが、図
面Ｙ軸方向のずれを含む場合、つまり、ソース領域Ｓお
よび拡散層ＢＴの境界線１８と、ＰＮコンタクト１４用
のコンタクトホールの面積重心とが、Ｙ軸方向にずれる
場合には問題が生ずる。
対位置のずれが図面Ｘ軸方向のみである場合は、多少の
ずれは吸収できるため問題は生じない。しかし、図１１
Ｂに示すように、マスクパタンの相対位置のずれが、図
面Ｙ軸方向のずれを含む場合、つまり、ソース領域Ｓお
よび拡散層ＢＴの境界線１８と、ＰＮコンタクト１４用
のコンタクトホールの面積重心とが、Ｙ軸方向にずれる
場合には問題が生ずる。
【０００８】たとえば、ソース領域Ｓを形成するための
マスクに対し、ＰＮコンタクト１４用のコンタクトホー
ルを形成するためのマスクが、Ｙ軸正方向にずれた場合
は、ＰＮコンタクト１４用のコンタクトホールにおける
ソース領域Ｓの露出面積が減少する。このため、後工程
でソース配線１６を施した場合、ソースコンタクト１４
ａの面積（ソース配線１６とソース領域Ｓとの接触面
積）が小さくなる。
マスクに対し、ＰＮコンタクト１４用のコンタクトホー
ルを形成するためのマスクが、Ｙ軸正方向にずれた場合
は、ＰＮコンタクト１４用のコンタクトホールにおける
ソース領域Ｓの露出面積が減少する。このため、後工程
でソース配線１６を施した場合、ソースコンタクト１４
ａの面積（ソース配線１６とソース領域Ｓとの接触面
積）が小さくなる。
【０００９】接触抵抗は接触面積が小さくなるほど大き
くなる性質がある。さらに、図１２に示すように、接触
抵抗のばら付きも、接触面積が小さくなるほど大きくな
る性質がある。したがって、この場合、ソース配線１６
とソース領域Ｓとの接触抵抗が大きくなるとともに、接
触抵抗のばら付きも大きくなる。
くなる性質がある。さらに、図１２に示すように、接触
抵抗のばら付きも、接触面積が小さくなるほど大きくな
る性質がある。したがって、この場合、ソース配線１６
とソース領域Ｓとの接触抵抗が大きくなるとともに、接
触抵抗のばら付きも大きくなる。
【００１０】一方、ＰＮコンタクト１４用のコンタクト
ホールを形成するためのマスクが、Ｙ軸負方向にずれた
場合は、拡散層コンタクト１４ｂの面積（ソース配線１
６と拡散層ＢＴとの接触面積）が小さくなる。このた
め、ソース配線１６と拡散層ＢＴとの接触抵抗が大きく
なるとともに、接触抵抗のばら付きも大きくなる。
ホールを形成するためのマスクが、Ｙ軸負方向にずれた
場合は、拡散層コンタクト１４ｂの面積（ソース配線１
６と拡散層ＢＴとの接触面積）が小さくなる。このた
め、ソース配線１６と拡散層ＢＴとの接触抵抗が大きく
なるとともに、接触抵抗のばら付きも大きくなる。
【００１１】したがって、Ｙ軸方向の正負いずれの方向
にずれても、ソース配線１６を介して接続されるソース
領域Ｓと拡散層ＢＴとの接続抵抗が大きくなるととも
に、接続抵抗のばら付きも大きくなる。
にずれても、ソース配線１６を介して接続されるソース
領域Ｓと拡散層ＢＴとの接続抵抗が大きくなるととも
に、接続抵抗のばら付きも大きくなる。
【００１２】このように従来のバッティングコンタクト
構造においては、マスキング工程相互間のマスク位置の
ばら付きにより、安定した接触抵抗を得ることが困難で
あった。このため、接触抵抗のばら付きにより、ソース
領域Ｓと基板４との間に予測不能な電位差が発生し、Ｍ
ＯＳＦＥＴの誤動作を生ずる原因となっていた。
構造においては、マスキング工程相互間のマスク位置の
ばら付きにより、安定した接触抵抗を得ることが困難で
あった。このため、接触抵抗のばら付きにより、ソース
領域Ｓと基板４との間に予測不能な電位差が発生し、Ｍ
ＯＳＦＥＴの誤動作を生ずる原因となっていた。
【００１３】この発明は、このような従来のバッティン
グコンタクト構造を有する横型パワーＭＯＳＦＥＴ２な
ど半導体装置の問題点を解消し、安定した接触抵抗が得
られるバッティングコンタクト構造を有する半導体装置
を提供することを目的とする。
グコンタクト構造を有する横型パワーＭＯＳＦＥＴ２な
ど半導体装置の問題点を解消し、安定した接触抵抗が得
られるバッティングコンタクト構造を有する半導体装置
を提供することを目的とする。
【００１４】
【課題を解決するための手段】請求項１の半導体装置
は、第１導電型の第１領域と、第１領域に隣接して形成
された第２導電型の第２領域、とを有する被接続領域を
複数備え、各被接続領域に対応して複数設けられ各被接
続領域の第１領域および第２領域の境界近傍において第
１領域および第２領域にともに接触することにより各被
接続領域の第１領域と第２領域とを電気的に接続するコ
ンタクト部と、コンタクト部相互を連結することにより
被接続領域相互を電気的に接続する連結部、とを有する
配線を備えた、半導体装置であって、第１領域と第２領
域とをこの順に所定方向に配置した被接続領域と、第１
領域と第２領域とをこの順に該所定方向と逆の方向に配
置した被接続領域、とをほぼ同数設け、コンタクト部の
面積のうち第１領域に接触する部分の面積の総和または
第２領域に接触する部分の面積の総和が、第１領域およ
び第２領域の境界線とコンタクト部との位置関係にかか
わらず、ほぼ一定となるよう構成したこと、を特徴とす
る。
は、第１導電型の第１領域と、第１領域に隣接して形成
された第２導電型の第２領域、とを有する被接続領域を
複数備え、各被接続領域に対応して複数設けられ各被接
続領域の第１領域および第２領域の境界近傍において第
１領域および第２領域にともに接触することにより各被
接続領域の第１領域と第２領域とを電気的に接続するコ
ンタクト部と、コンタクト部相互を連結することにより
被接続領域相互を電気的に接続する連結部、とを有する
配線を備えた、半導体装置であって、第１領域と第２領
域とをこの順に所定方向に配置した被接続領域と、第１
領域と第２領域とをこの順に該所定方向と逆の方向に配
置した被接続領域、とをほぼ同数設け、コンタクト部の
面積のうち第１領域に接触する部分の面積の総和または
第２領域に接触する部分の面積の総和が、第１領域およ
び第２領域の境界線とコンタクト部との位置関係にかか
わらず、ほぼ一定となるよう構成したこと、を特徴とす
る。
【００１５】請求項２の半導体装置は、請求項１の半導
体装置において、各コンタクト部の形状をほぼ同一と
し、各コンタクト部の前記所定方向についての配置間隔
を、対応する各被接続領域における第１領域および第２
領域の境界線相互の間隔とほぼ同一としたこと、を特徴
とする。
体装置において、各コンタクト部の形状をほぼ同一と
し、各コンタクト部の前記所定方向についての配置間隔
を、対応する各被接続領域における第１領域および第２
領域の境界線相互の間隔とほぼ同一としたこと、を特徴
とする。
【００１６】請求項３の半導体装置は、請求項２の半導
体装置において、第１領域および第２領域を前記所定方
向に配置した被接続領域と、該所定方向と逆の方向に配
置した被接続領域とを、ほぼ該所定方向に交互に複数配
置し、各コンタクト部の面積重心が、対応する被接続領
域の第１領域および第２領域の境界線とほぼ一致するよ
う、各コンタクト部を配置したこと、を特徴とする。
体装置において、第１領域および第２領域を前記所定方
向に配置した被接続領域と、該所定方向と逆の方向に配
置した被接続領域とを、ほぼ該所定方向に交互に複数配
置し、各コンタクト部の面積重心が、対応する被接続領
域の第１領域および第２領域の境界線とほぼ一致するよ
う、各コンタクト部を配置したこと、を特徴とする。
【００１７】請求項４の半導体装置は、請求項２の半導
体装置において、第１領域および第２領域を前記所定方
向に配置した被接続領域と、該所定方向と逆の方向に配
置した被接続領域とを、該所定方向とほぼ直交する方向
に交互に複数配置し、各コンタクト部の面積重心が、対
応する被接続領域の第１領域および第２領域の境界線と
ほぼ一致するよう、各コンタクト部を配置したこと、を
特徴とする。
体装置において、第１領域および第２領域を前記所定方
向に配置した被接続領域と、該所定方向と逆の方向に配
置した被接続領域とを、該所定方向とほぼ直交する方向
に交互に複数配置し、各コンタクト部の面積重心が、対
応する被接続領域の第１領域および第２領域の境界線と
ほぼ一致するよう、各コンタクト部を配置したこと、を
特徴とする。
【００１８】請求項５の半導体装置は、請求項１から請
求項４のいずれかの請求項に記載された半導体装置にお
いて、半導体装置が複数のＭＯＳＦＥＴ素子を有し、第
１領域が、不純物濃度の高くない第２導電型の半導体基
板または半導体基板内に形成された不純物濃度の高くな
い第２導電型のウエル領域内に形成された、第１導電型
のソース領域であり、第２領域が、該半導体基板または
ウエル領域内に形成された、不純物濃度の高い第２導電
型の領域であること、を特徴とする。
求項４のいずれかの請求項に記載された半導体装置にお
いて、半導体装置が複数のＭＯＳＦＥＴ素子を有し、第
１領域が、不純物濃度の高くない第２導電型の半導体基
板または半導体基板内に形成された不純物濃度の高くな
い第２導電型のウエル領域内に形成された、第１導電型
のソース領域であり、第２領域が、該半導体基板または
ウエル領域内に形成された、不純物濃度の高い第２導電
型の領域であること、を特徴とする。
【００１９】
【作用】請求項１の半導体装置は、第１領域と第２領域
とをこの順に所定方向に配置した被接続領域と、第１領
域と第２領域とをこの順に該所定方向と逆の方向に配置
した被接続領域、とをほぼ同数設け、コンタクト部の面
積のうち第１領域に接触する部分の面積の総和または第
２領域に接触する部分の面積の総和が、第１領域および
第２領域の境界線とコンタクト部との位置関係にかかわ
らず、ほぼ一定となるよう構成したことを特徴とする。
とをこの順に所定方向に配置した被接続領域と、第１領
域と第２領域とをこの順に該所定方向と逆の方向に配置
した被接続領域、とをほぼ同数設け、コンタクト部の面
積のうち第１領域に接触する部分の面積の総和または第
２領域に接触する部分の面積の総和が、第１領域および
第２領域の境界線とコンタクト部との位置関係にかかわ
らず、ほぼ一定となるよう構成したことを特徴とする。
【００２０】したがって、前記境界線に対するコンタク
ト部の位置が、前記所定方向または所定方向と逆の方向
にずれた場合であっても、第１領域と第２領域とをこの
順に所定方向に配置した被接続領域と、第１領域と第２
領域とをこの順に該所定方向と逆の方向に配置した被接
続領域との間で、コンタクト部の面積のうち第１領域に
接触する部分の面積または第２領域に接触する部分の面
積の変動が相殺される。
ト部の位置が、前記所定方向または所定方向と逆の方向
にずれた場合であっても、第１領域と第２領域とをこの
順に所定方向に配置した被接続領域と、第１領域と第２
領域とをこの順に該所定方向と逆の方向に配置した被接
続領域との間で、コンタクト部の面積のうち第１領域に
接触する部分の面積または第２領域に接触する部分の面
積の変動が相殺される。
【００２１】このため、境界線とコンタクト部との位置
関係にかかわらず、第１領域に接触する部分の面積の総
和または第２領域に接触する部分の面積の総和が、ほぼ
一定となる。
関係にかかわらず、第１領域に接触する部分の面積の総
和または第２領域に接触する部分の面積の総和が、ほぼ
一定となる。
【００２２】請求項２、請求項３および請求項４に記載
の半導体装置は、請求項１の半導体装置において、各コ
ンタクト部の形状をほぼ同一とし、各コンタクト部の前
記所定方向についての配置間隔を、対応する各被接続領
域における第１領域および第２領域の境界線相互の間隔
とほぼ同一としたことを特徴とする。
の半導体装置は、請求項１の半導体装置において、各コ
ンタクト部の形状をほぼ同一とし、各コンタクト部の前
記所定方向についての配置間隔を、対応する各被接続領
域における第１領域および第２領域の境界線相互の間隔
とほぼ同一としたことを特徴とする。
【００２３】したがって、境界線とコンタクト部との位
置関係にかかわらず、第１領域に接触する部分の面積の
総和と第２領域に接触する部分の面積の総和が、ほぼ同
一となる。
置関係にかかわらず、第１領域に接触する部分の面積の
総和と第２領域に接触する部分の面積の総和が、ほぼ同
一となる。
【００２４】請求項５の半導体装置は、さらに、半導体
装置が複数のＭＯＳＦＥＴ素子を有し、第１領域が第１
導電型のソース領域であり、第２領域が、該半導体基板
またはウエル領域内に形成された、不純物濃度の高い第
２導電型の領域であることを特徴とする。
装置が複数のＭＯＳＦＥＴ素子を有し、第１領域が第１
導電型のソース領域であり、第２領域が、該半導体基板
またはウエル領域内に形成された、不純物濃度の高い第
２導電型の領域であることを特徴とする。
【００２５】したがって、複数のＭＯＳＦＥＴ素子を有
する半導体装置において、各素子のソース領域と半導体
基板またはウエル領域とを、同電位に保つことができ
る。
する半導体装置において、各素子のソース領域と半導体
基板またはウエル領域とを、同電位に保つことができ
る。
【００２６】
【実施例】図２に、この発明の一実施例による半導体装
置であるバッティングコンタクト構造を有する横型パワ
ーＭＯＳＦＥＴ２２の平面構成を示す。図５に、図２に
おける断面Ｑ１−Ｑ１を示す。また、図６に、図２にお
ける断面Ｑ２−Ｑ２を示す。
置であるバッティングコンタクト構造を有する横型パワ
ーＭＯＳＦＥＴ２２の平面構成を示す。図５に、図２に
おける断面Ｑ１−Ｑ１を示す。また、図６に、図２にお
ける断面Ｑ２−Ｑ２を示す。
【００２７】図２に示すように、横型パワーＭＯＳＦＥ
Ｔ２２は、不純物濃度の高くない第２導電型の半導体基
板であるＮ導電型の基板２４に、複数のＭＯＳＦＥＴ素
子ＭＳ１１、２１・・・を、並列に配置した構成を有す
る。図６に示すように、各ＭＯＳＦＥＴ素子ＭＳ１１、
２１・・・は、基板２４内に形成された第１導電型であ
るＰ導電型のソース領域Ｓおよびドレイン領域Ｄと、ソ
ース領域Ｓおよびドレイン領域Ｄの間に形成されたチャ
ネル領域ＣＨとを備えている。チャネル領域ＣＨの上に
は、ゲート酸化膜ＧＦを介してポリシリコン製のゲート
Ｇが配置されている。つまり、各ＭＯＳＦＥＴ素子ＭＳ
１１、２１・・・は、Ｐチャネル型ＭＯＳＦＥＴを構成
している。
Ｔ２２は、不純物濃度の高くない第２導電型の半導体基
板であるＮ導電型の基板２４に、複数のＭＯＳＦＥＴ素
子ＭＳ１１、２１・・・を、並列に配置した構成を有す
る。図６に示すように、各ＭＯＳＦＥＴ素子ＭＳ１１、
２１・・・は、基板２４内に形成された第１導電型であ
るＰ導電型のソース領域Ｓおよびドレイン領域Ｄと、ソ
ース領域Ｓおよびドレイン領域Ｄの間に形成されたチャ
ネル領域ＣＨとを備えている。チャネル領域ＣＨの上に
は、ゲート酸化膜ＧＦを介してポリシリコン製のゲート
Ｇが配置されている。つまり、各ＭＯＳＦＥＴ素子ＭＳ
１１、２１・・・は、Ｐチャネル型ＭＯＳＦＥＴを構成
している。
【００２８】図２に示すように、各ＭＯＳＦＥＴ素子Ｍ
Ｓ１１、２１・・・のゲートＧはゲート配線２８により
相互に連結されている。ドレイン領域Ｄは、ドレインコ
ンタクト３０を介してドレイン配線３２により相互に連
結されている。ソースＳは、ソースコンタクト３４ａを
介して配線であるソース配線３８により相互に連結され
ている。また、図５に示すように、ソース配線３８は、
後述するＰＮコンタクト３４と、ＰＮコンタクト３４相
互を電気的に接続する連結部３６とを有している。
Ｓ１１、２１・・・のゲートＧはゲート配線２８により
相互に連結されている。ドレイン領域Ｄは、ドレインコ
ンタクト３０を介してドレイン配線３２により相互に連
結されている。ソースＳは、ソースコンタクト３４ａを
介して配線であるソース配線３８により相互に連結され
ている。また、図５に示すように、ソース配線３８は、
後述するＰＮコンタクト３４と、ＰＮコンタクト３４相
互を電気的に接続する連結部３６とを有している。
【００２９】図１Ａに拡大して示すように、ＭＯＳＦＥ
Ｔ素子ＭＳ１１において、ソース領域ＳのＹ軸正方向端
に隣接して、第２領域であるバッティングコンタクト用
の拡散層ＢＴが設けられている。ソース領域Ｓと拡散層
ＢＴとにより、被接続領域であるＰＮ領域２６を形成し
ている。
Ｔ素子ＭＳ１１において、ソース領域ＳのＹ軸正方向端
に隣接して、第２領域であるバッティングコンタクト用
の拡散層ＢＴが設けられている。ソース領域Ｓと拡散層
ＢＴとにより、被接続領域であるＰＮ領域２６を形成し
ている。
【００３０】拡散層ＢＴは、不純物濃度の低いＮ導電型
の基板２４内に形成された、不純物濃度の高いＮ導電型
の領域である（図５参照）。拡散層ＢＴは、ソースコン
タクト３４ａに連続して設けられた拡散層コンタクト３
４ｂを介して、ソース領域Ｓと電気的に接続されてい
る。連続して設けられたソースコンタクト３４ａと拡散
層コンタクト３４ｂとにより、コンタクト部であるＰＮ
コンタクト３４を形成している。
の基板２４内に形成された、不純物濃度の高いＮ導電型
の領域である（図５参照）。拡散層ＢＴは、ソースコン
タクト３４ａに連続して設けられた拡散層コンタクト３
４ｂを介して、ソース領域Ｓと電気的に接続されてい
る。連続して設けられたソースコンタクト３４ａと拡散
層コンタクト３４ｂとにより、コンタクト部であるＰＮ
コンタクト３４を形成している。
【００３１】一方、ＭＯＳＦＥＴ素子ＭＳ１１のＹ軸負
方向に設けられた、ＭＯＳＦＥＴ素子ＭＳ２１において
は、ＭＯＳＦＥＴ素子ＭＳ１１の場合とは逆に、ソース
領域ＳのＹ軸負方向端に隣接して、第２領域であるバッ
ティングコンタクト用の拡散層ＢＴが設けられている。
その他の構造は、ＭＯＳＦＥＴ素子ＭＳ１１と同様であ
る。
方向に設けられた、ＭＯＳＦＥＴ素子ＭＳ２１において
は、ＭＯＳＦＥＴ素子ＭＳ１１の場合とは逆に、ソース
領域ＳのＹ軸負方向端に隣接して、第２領域であるバッ
ティングコンタクト用の拡散層ＢＴが設けられている。
その他の構造は、ＭＯＳＦＥＴ素子ＭＳ１１と同様であ
る。
【００３２】この実施例においては、ＭＯＳＦＥＴ素子
ＭＳ１１のように、ソース領域Ｓと拡散層ＢＴとをこの
順にＹ軸正方向に向って配置したＰＮ領域２６と、ＭＯ
ＳＦＥＴ素子ＭＳ２１のように、ソース領域Ｓと拡散層
ＢＴとをこの順にＹ軸負方向に向って配置したＰＮ領域
２６とを、Ｙ方向に交互に、それぞれ同数配置してい
る。
ＭＳ１１のように、ソース領域Ｓと拡散層ＢＴとをこの
順にＹ軸正方向に向って配置したＰＮ領域２６と、ＭＯ
ＳＦＥＴ素子ＭＳ２１のように、ソース領域Ｓと拡散層
ＢＴとをこの順にＹ軸負方向に向って配置したＰＮ領域
２６とを、Ｙ方向に交互に、それぞれ同数配置してい
る。
【００３３】また、各ＭＯＳＦＥＴ素子ＭＳ１１、２１
・・・のＰＮコンタクト３４の形状（形および面積）を
同一としている。また、各ＰＮコンタクト３４の、Ｙ軸
方向についての配置間隔と、各ＰＮ領域２６におけるソ
ース領域Ｓと拡散層ＢＴとの境界線５２相互の間隔とが
一致するよう構成している。さらに、各ＰＮコンタクト
３４の面積重心が、各ＰＮ領域２６の境界線５２とほぼ
一致するよう配置している。
・・・のＰＮコンタクト３４の形状（形および面積）を
同一としている。また、各ＰＮコンタクト３４の、Ｙ軸
方向についての配置間隔と、各ＰＮ領域２６におけるソ
ース領域Ｓと拡散層ＢＴとの境界線５２相互の間隔とが
一致するよう構成している。さらに、各ＰＮコンタクト
３４の面積重心が、各ＰＮ領域２６の境界線５２とほぼ
一致するよう配置している。
【００３４】つぎに、横型パワーＭＯＳＦＥＴ２２の製
造方法を説明する。図３から図５に、図２における断面
Ｑ１−Ｑ１の各工程における状態を示す。まず、図３Ａ
に示すように、Ｎ導電型の基板２４の上部に、シリコン
酸化膜により構成されたゲート酸化膜ＧＦおよび素子分
離のためのＬＯＣＯＳ４０を形成する。なお、ゲート酸
化膜ＧＦおよびＬＯＣＯＳ４０を形成した後、図６に示
すゲートＧ（ポリシリコン製）が形成される。
造方法を説明する。図３から図５に、図２における断面
Ｑ１−Ｑ１の各工程における状態を示す。まず、図３Ａ
に示すように、Ｎ導電型の基板２４の上部に、シリコン
酸化膜により構成されたゲート酸化膜ＧＦおよび素子分
離のためのＬＯＣＯＳ４０を形成する。なお、ゲート酸
化膜ＧＦおよびＬＯＣＯＳ４０を形成した後、図６に示
すゲートＧ（ポリシリコン製）が形成される。
【００３５】つぎに、図３Ｂに示すように、基板２４の
ソース領域Ｓとなるべき部分に、Ｐ型不純物であるボロ
ン（Ｂ）を導入する。ボロンの導入は、まず、ゲート酸
化膜ＧＦおよびＬＯＣＯＳ４０の上に、所定形状にレジ
スト４２をパタニングし、レジスト４２をマスクとし
て、高濃度のボロンをイオン注入することにより行なう
（図中、×印部分にボロンが注入される）。なお、この
工程において、図６に示すドレイン領域Ｄとなるべき部
分にも、ボロンが導入される。
ソース領域Ｓとなるべき部分に、Ｐ型不純物であるボロ
ン（Ｂ）を導入する。ボロンの導入は、まず、ゲート酸
化膜ＧＦおよびＬＯＣＯＳ４０の上に、所定形状にレジ
スト４２をパタニングし、レジスト４２をマスクとし
て、高濃度のボロンをイオン注入することにより行なう
（図中、×印部分にボロンが注入される）。なお、この
工程において、図６に示すドレイン領域Ｄとなるべき部
分にも、ボロンが導入される。
【００３６】つぎに、図４Ａに示すように、基板２４の
バッティングコンタクト用の拡散層ＢＴとなるべき部分
に、Ｎ型不純物であるリン（Ｐ）を導入する。リンを導
入するに際し、まず、前工程において使用したレジスト
４２（図３Ｂ参照）をはく離し、ゲート酸化膜ＧＦおよ
びＬＯＣＯＳ４０の上に、所定形状のレジスト４４をパ
タニングする。つぎに、レジスト４４をマスクとして、
高濃度のリンをイオン注入する（図中、○印部分にリン
が注入される）。
バッティングコンタクト用の拡散層ＢＴとなるべき部分
に、Ｎ型不純物であるリン（Ｐ）を導入する。リンを導
入するに際し、まず、前工程において使用したレジスト
４２（図３Ｂ参照）をはく離し、ゲート酸化膜ＧＦおよ
びＬＯＣＯＳ４０の上に、所定形状のレジスト４４をパ
タニングする。つぎに、レジスト４４をマスクとして、
高濃度のリンをイオン注入する（図中、○印部分にリン
が注入される）。
【００３７】つぎに、図４Ｂに示すように、層間膜４６
を形成するとともに、ＰＮコンタクト３４のためのレジ
スト４８をパタニングする。層間膜４６を形成するに際
し、まず、前工程において使用したレジスト４４（図４
Ａ参照）をはく離し、ゲート酸化膜ＧＦおよびＬＯＣＯ
Ｓ４０の上に、ＣＶＤ法によりシリコン酸化物（Ｓi
Ｏ2）を堆積させることにより行なう。
を形成するとともに、ＰＮコンタクト３４のためのレジ
スト４８をパタニングする。層間膜４６を形成するに際
し、まず、前工程において使用したレジスト４４（図４
Ａ参照）をはく離し、ゲート酸化膜ＧＦおよびＬＯＣＯ
Ｓ４０の上に、ＣＶＤ法によりシリコン酸化物（Ｓi
Ｏ2）を堆積させることにより行なう。
【００３８】ＣＶＤ工程後のアニールにより、上述の工
程でイオン注入された不純物が熱拡散され、ソース領域
Ｓおよび拡散層ＢＴが形成される。その後、層間膜４６
の上に、レジスト４８をパタニングする。
程でイオン注入された不純物が熱拡散され、ソース領域
Ｓおよび拡散層ＢＴが形成される。その後、層間膜４６
の上に、レジスト４８をパタニングする。
【００３９】つぎに、図５に示すように、ソース配線３
８を形成する。ソース配線３８の形成に際しては、ま
ず、前工程で形成したレジスト４８（図４Ｂ参照）をマ
スクとして、層間膜４６およびゲート酸化膜ＧＦの一部
を取り除くことにより、ＰＮコンタクト３４用のコンタ
クトホール５０を形成する。
８を形成する。ソース配線３８の形成に際しては、ま
ず、前工程で形成したレジスト４８（図４Ｂ参照）をマ
スクとして、層間膜４６およびゲート酸化膜ＧＦの一部
を取り除くことにより、ＰＮコンタクト３４用のコンタ
クトホール５０を形成する。
【００４０】つぎに、層間膜４６の上に、スパッタリン
グによりアルミニウムの膜を形成し、このアルミニウム
の膜を所定形状にパタニングすることにより、ソース配
線３８を形成する。なお、この工程において、ドレイン
配線３２（図６参照）も形成される。このようにして、
横型パワーＭＯＳＦＥＴ２２が形成される。
グによりアルミニウムの膜を形成し、このアルミニウム
の膜を所定形状にパタニングすることにより、ソース配
線３８を形成する。なお、この工程において、ドレイン
配線３２（図６参照）も形成される。このようにして、
横型パワーＭＯＳＦＥＴ２２が形成される。
【００４１】この横型パワーＭＯＳＦＥＴ２２の製造工
程において、ソース領域Ｓまたは拡散層ＢＴを形成する
ためのマスキング工程において使用されるレジスト４２
またはレジスト４４（図３Ｂ、図４Ａ参照）と、図５に
示すＰＮコンタクト３４用のコンタクトホール５０を形
成するためのマスキング工程において使用されるレジス
ト４８（図４Ｂ参照）との間に、位置ずれが生じ得るこ
とは、前述の通りである。
程において、ソース領域Ｓまたは拡散層ＢＴを形成する
ためのマスキング工程において使用されるレジスト４２
またはレジスト４４（図３Ｂ、図４Ａ参照）と、図５に
示すＰＮコンタクト３４用のコンタクトホール５０を形
成するためのマスキング工程において使用されるレジス
ト４８（図４Ｂ参照）との間に、位置ずれが生じ得るこ
とは、前述の通りである。
【００４２】図１に示すように、レジスト４２または４
４とレジスト４８との間の位置ずれにより、ＰＮ領域２
６とＰＮコンタクト３４との間に位置ずれが生ずる。こ
の場合、位置ずれが、図面Ｘ軸方向のみである場合は、
上述のように、多少のずれは吸収できる。
４とレジスト４８との間の位置ずれにより、ＰＮ領域２
６とＰＮコンタクト３４との間に位置ずれが生ずる。こ
の場合、位置ずれが、図面Ｘ軸方向のみである場合は、
上述のように、多少のずれは吸収できる。
【００４３】この横型パワーＭＯＳＦＥＴ２２において
は、さらに、位置ずれが図面Ｙ軸方向の成分を含む場合
であっても、位置ずれを吸収することができる。図１Ｂ
に示すように、ＰＮ領域２６（正確には、ＰＮ領域２６
におけるソース領域Ｓと拡散層ＢＴとの境界線５２）に
対して、ＰＮコンタクト３４がＹ軸負方向に位置ずれを
起こした場合を例に説明する。
は、さらに、位置ずれが図面Ｙ軸方向の成分を含む場合
であっても、位置ずれを吸収することができる。図１Ｂ
に示すように、ＰＮ領域２６（正確には、ＰＮ領域２６
におけるソース領域Ｓと拡散層ＢＴとの境界線５２）に
対して、ＰＮコンタクト３４がＹ軸負方向に位置ずれを
起こした場合を例に説明する。
【００４４】この場合、ＭＯＳＦＥＴ素子ＭＳ１１にお
いて、ＰＮコンタクト３４のうちソースコンタクト３４
ａの面積は増加し、拡散層コンタクト３４ｂの面積は減
少する。しかし、ＭＯＳＦＥＴ素子ＭＳ２１において
は、逆に、ＰＮコンタクト３４のうちソースコンタクト
３４ａの面積は減少し、拡散層コンタクト３４ｂの面積
は増加する。
いて、ＰＮコンタクト３４のうちソースコンタクト３４
ａの面積は増加し、拡散層コンタクト３４ｂの面積は減
少する。しかし、ＭＯＳＦＥＴ素子ＭＳ２１において
は、逆に、ＰＮコンタクト３４のうちソースコンタクト
３４ａの面積は減少し、拡散層コンタクト３４ｂの面積
は増加する。
【００４５】ここで、上述のように、ＭＯＳＦＥＴ素子
ＭＳ１１およびＭＳ１２において、ＰＮコンタクト３４
の形および面積は同一である。また、ＰＮコンタクト３
４の、Ｙ軸方向についての配置間隔と、ＰＮ領域２６の
境界線５２相互の間隔とは一致する。
ＭＳ１１およびＭＳ１２において、ＰＮコンタクト３４
の形および面積は同一である。また、ＰＮコンタクト３
４の、Ｙ軸方向についての配置間隔と、ＰＮ領域２６の
境界線５２相互の間隔とは一致する。
【００４６】したがって、ＭＯＳＦＥＴ素子ＭＳ１１に
おけるソースコンタクト３４ａの面積の増加分と、ＭＯ
ＳＦＥＴ素子ＭＳ２１におけるソースコンタクト３４ａ
の面積の減少分とは等しくなる。このため、両面積の増
加分と減少分とが相殺され、ＭＯＳＦＥＴ素子ＭＳ１１
におけるソースコンタクト３４ａの面積と、ＭＯＳＦＥ
Ｔ素子ＭＳ２１におけるソースコンタクト３４ａの面積
との和は、常に一定となる。
おけるソースコンタクト３４ａの面積の増加分と、ＭＯ
ＳＦＥＴ素子ＭＳ２１におけるソースコンタクト３４ａ
の面積の減少分とは等しくなる。このため、両面積の増
加分と減少分とが相殺され、ＭＯＳＦＥＴ素子ＭＳ１１
におけるソースコンタクト３４ａの面積と、ＭＯＳＦＥ
Ｔ素子ＭＳ２１におけるソースコンタクト３４ａの面積
との和は、常に一定となる。
【００４７】同様に、ＭＯＳＦＥＴ素子ＭＳ１１におけ
る拡散層コンタクト３４ｂの面積と、ＭＯＳＦＥＴ素子
ＭＳ２１における拡散層コンタクト３４ｂの面積との和
も、常に一定となる。
る拡散層コンタクト３４ｂの面積と、ＭＯＳＦＥＴ素子
ＭＳ２１における拡散層コンタクト３４ｂの面積との和
も、常に一定となる。
【００４８】また、上述のように、ＰＮコンタクト３４
の面積重心が、ＰＮ領域２６の境界線５２とほぼ一致す
るよう配置している。このため、ＭＯＳＦＥＴ素子ＭＳ
１１におけるソースコンタクト３４ａの面積とＭＯＳＦ
ＥＴ素子ＭＳ２１におけるソースコンタクト３４ａの面
積との和と、ＭＯＳＦＥＴ素子ＭＳ１１における拡散層
コンタクト３４ｂの面積とＭＯＳＦＥＴ素子ＭＳ２１に
おける拡散層コンタクト３４ｂの面積との和とは、常に
ほぼ等しくなる。
の面積重心が、ＰＮ領域２６の境界線５２とほぼ一致す
るよう配置している。このため、ＭＯＳＦＥＴ素子ＭＳ
１１におけるソースコンタクト３４ａの面積とＭＯＳＦ
ＥＴ素子ＭＳ２１におけるソースコンタクト３４ａの面
積との和と、ＭＯＳＦＥＴ素子ＭＳ１１における拡散層
コンタクト３４ｂの面積とＭＯＳＦＥＴ素子ＭＳ２１に
おける拡散層コンタクト３４ｂの面積との和とは、常に
ほぼ等しくなる。
【００４９】さらに、上述のように、ソース領域Ｓと拡
散層ＢＴとをこの順にＹ軸正方向に向って配置したＰＮ
領域２６と、ソース領域Ｓと拡散層ＢＴとをこの順にＹ
軸負方向に向って配置したＰＮ領域２６とを、それぞれ
同数配置している。以上の理由から、ＰＮ領域２６とＰ
Ｎコンタクト３４との間の位置ずれにかかわらず、横型
パワーＭＯＳＦＥＴ２２全体として、ソースコンタクト
３４ａの面積の和と、拡散層コンタクト３４ｂの面積の
和とは、常にほぼ等しくなる。
散層ＢＴとをこの順にＹ軸正方向に向って配置したＰＮ
領域２６と、ソース領域Ｓと拡散層ＢＴとをこの順にＹ
軸負方向に向って配置したＰＮ領域２６とを、それぞれ
同数配置している。以上の理由から、ＰＮ領域２６とＰ
Ｎコンタクト３４との間の位置ずれにかかわらず、横型
パワーＭＯＳＦＥＴ２２全体として、ソースコンタクト
３４ａの面積の和と、拡散層コンタクト３４ｂの面積の
和とは、常にほぼ等しくなる。
【００５０】なお、上述の実施例においては、図１Ａに
示すように、ソース領域Ｓと拡散層ＢＴとをこの順にＹ
軸正方向に向って配置したＰＮ領域２６と、ソース領域
Ｓと拡散層ＢＴとをこの順にＹ軸負方向に向って配置し
たＰＮ領域２６とを、Ｙ方向に交互に、それぞれ同数配
置したが、図７Ａに示すように、ソース領域Ｓと拡散層
ＢＴとをこの順にＸ軸正方向に向って配置したＰＮ領域
６６と、ソース領域Ｓと拡散層ＢＴとをこの順にＸ軸負
方向に向って配置したＰＮ領域６６とを、Ｙ方向に交互
に、それぞれ同数配置するよう構成することもできる。
すなわち、ソース領域Ｓと拡散層ＢＴとを配置する方向
と、各ＰＮ拡散層６６の配置方向とが直交するよう構成
することができる。
示すように、ソース領域Ｓと拡散層ＢＴとをこの順にＹ
軸正方向に向って配置したＰＮ領域２６と、ソース領域
Ｓと拡散層ＢＴとをこの順にＹ軸負方向に向って配置し
たＰＮ領域２６とを、Ｙ方向に交互に、それぞれ同数配
置したが、図７Ａに示すように、ソース領域Ｓと拡散層
ＢＴとをこの順にＸ軸正方向に向って配置したＰＮ領域
６６と、ソース領域Ｓと拡散層ＢＴとをこの順にＸ軸負
方向に向って配置したＰＮ領域６６とを、Ｙ方向に交互
に、それぞれ同数配置するよう構成することもできる。
すなわち、ソース領域Ｓと拡散層ＢＴとを配置する方向
と、各ＰＮ拡散層６６の配置方向とが直交するよう構成
することができる。
【００５１】図７Ａのように構成した場合にも、ＰＮ領
域６６とＰＮコンタクト７４との間の位置ずれにかかわ
らず、横型パワーＭＯＳＦＥＴ全体として、ソースコン
タクト７４ａの面積の和と、拡散層コンタクト７４ｂの
面積の和とは、常にほぼ等しくなる（図７Ｂ参照）。
域６６とＰＮコンタクト７４との間の位置ずれにかかわ
らず、横型パワーＭＯＳＦＥＴ全体として、ソースコン
タクト７４ａの面積の和と、拡散層コンタクト７４ｂの
面積の和とは、常にほぼ等しくなる（図７Ｂ参照）。
【００５２】また、図８Ａに示すように、ソース領域Ｓ
と拡散層ＢＴとを配置する方向（Ｙ軸方向）に対し、各
ＰＮ領域８６の配置方向（Ｕ方向）を任意に設定するこ
ともできる。
と拡散層ＢＴとを配置する方向（Ｙ軸方向）に対し、各
ＰＮ領域８６の配置方向（Ｕ方向）を任意に設定するこ
ともできる。
【００５３】また、図８ＢまたはＣに示すように、ＰＮ
コンタクト８４または９４の形状を任意に設定すること
もできる。また、図９Ａに示すように、各ＰＮ領域９６
間で、ＰＮコンタクト１０４の形が異なるよう構成する
こともできる。
コンタクト８４または９４の形状を任意に設定すること
もできる。また、図９Ａに示すように、各ＰＮ領域９６
間で、ＰＮコンタクト１０４の形が異なるよう構成する
こともできる。
【００５４】さらに、図９Ｂに示すように、各ＰＮコン
タクト１１４の配置間隔と、各ＰＮ領域１０６の境界線
ＢＬ相互間の距離とが、一致しないよう構成することも
できる。このように構成すると、装置全体におけるソー
スコンタクト１１４ａの面積の和と、拡散層コンタクト
１１４ｂの面積の和とを、等しくすることはできない。
しかし、これらの和相互が任意の比率を保つようにする
ことができる。この場合、図９Ｃに示すように、各ＰＮ
コンタクト１２４の面積が異なるよう構成することもで
きる。
タクト１１４の配置間隔と、各ＰＮ領域１０６の境界線
ＢＬ相互間の距離とが、一致しないよう構成することも
できる。このように構成すると、装置全体におけるソー
スコンタクト１１４ａの面積の和と、拡散層コンタクト
１１４ｂの面積の和とを、等しくすることはできない。
しかし、これらの和相互が任意の比率を保つようにする
ことができる。この場合、図９Ｃに示すように、各ＰＮ
コンタクト１２４の面積が異なるよう構成することもで
きる。
【００５５】なお、上述の各実施例においては、横型パ
ワーＭＯＳＦＥＴを例に説明したが、この発明は、横型
パワーＭＯＳＦＥＴ以外のＭＯＳＦＥＴにも適用するこ
とができる。さらに、ＭＯＳＦＥＴ以外の半導体装置に
も適用することができる。
ワーＭＯＳＦＥＴを例に説明したが、この発明は、横型
パワーＭＯＳＦＥＴ以外のＭＯＳＦＥＴにも適用するこ
とができる。さらに、ＭＯＳＦＥＴ以外の半導体装置に
も適用することができる。
【００５６】
【発明の効果】請求項１の半導体装置は、第１領域と第
２領域とをこの順に所定方向に配置した被接続領域と、
第１領域と第２領域とをこの順に該所定方向と逆の方向
に配置した被接続領域、とをほぼ同数設け、コンタクト
部の面積のうち第１領域に接触する部分の面積の総和ま
たは第２領域に接触する部分の面積の総和が、第１領域
および第２領域の境界線とコンタクト部との位置関係に
かかわらず、ほぼ一定となるよう構成したことを特徴と
する。
２領域とをこの順に所定方向に配置した被接続領域と、
第１領域と第２領域とをこの順に該所定方向と逆の方向
に配置した被接続領域、とをほぼ同数設け、コンタクト
部の面積のうち第１領域に接触する部分の面積の総和ま
たは第２領域に接触する部分の面積の総和が、第１領域
および第２領域の境界線とコンタクト部との位置関係に
かかわらず、ほぼ一定となるよう構成したことを特徴と
する。
【００５７】したがって、前記境界線に対するコンタク
ト部の位置が、前記所定方向または所定方向と逆の方向
にずれた場合であっても、第１領域と第２領域とをこの
順に所定方向に配置した被接続領域と、第１領域と第２
領域とをこの順に該所定方向と逆の方向に配置した被接
続領域との間で、コンタクト部の面積のうち第１領域に
接触する部分の面積または第２領域に接触する部分の面
積の変動が相殺される。
ト部の位置が、前記所定方向または所定方向と逆の方向
にずれた場合であっても、第１領域と第２領域とをこの
順に所定方向に配置した被接続領域と、第１領域と第２
領域とをこの順に該所定方向と逆の方向に配置した被接
続領域との間で、コンタクト部の面積のうち第１領域に
接触する部分の面積または第２領域に接触する部分の面
積の変動が相殺される。
【００５８】このため、境界線とコンタクト部との位置
関係にかかわらず、第１領域に接触する部分の面積の総
和または第２領域に接触する部分の面積の総和が、ほぼ
一定となる。すなわち、安定した接触抵抗が得られるバ
ッティングコンタクト構造を実現することができる。
関係にかかわらず、第１領域に接触する部分の面積の総
和または第２領域に接触する部分の面積の総和が、ほぼ
一定となる。すなわち、安定した接触抵抗が得られるバ
ッティングコンタクト構造を実現することができる。
【００５９】請求項２、請求項３および請求項４に記載
の半導体装置は、請求項１の半導体装置において、各コ
ンタクト部の形状をほぼ同一とし、各コンタクト部の前
記所定方向についての配置間隔を、対応する各被接続領
域における第１領域および第２領域の境界線相互の間隔
とほぼ同一としたことを特徴とする。
の半導体装置は、請求項１の半導体装置において、各コ
ンタクト部の形状をほぼ同一とし、各コンタクト部の前
記所定方向についての配置間隔を、対応する各被接続領
域における第１領域および第２領域の境界線相互の間隔
とほぼ同一としたことを特徴とする。
【００６０】したがって、境界線とコンタクト部との位
置関係にかかわらず、第１領域に接触する部分の面積の
総和と第２領域に接触する部分の面積の総和が、ほぼ同
一となる。すなわち、より安定した接触抵抗が得られる
バッティングコンタクト構造を実現することができる。
置関係にかかわらず、第１領域に接触する部分の面積の
総和と第２領域に接触する部分の面積の総和が、ほぼ同
一となる。すなわち、より安定した接触抵抗が得られる
バッティングコンタクト構造を実現することができる。
【００６１】請求項５の半導体装置は、さらに、半導体
装置が複数のＭＯＳＦＥＴ素子を有し、第１領域が第１
導電型のソース領域であり、第２領域が、該半導体基板
またはウエル領域内に形成された、不純物濃度の高い第
２導電型の領域であることを特徴とする。
装置が複数のＭＯＳＦＥＴ素子を有し、第１領域が第１
導電型のソース領域であり、第２領域が、該半導体基板
またはウエル領域内に形成された、不純物濃度の高い第
２導電型の領域であることを特徴とする。
【００６２】したがって、複数のＭＯＳＦＥＴ素子を有
する半導体装置において、各素子のソース領域と半導体
基板またはウエル領域とを、同電位に保つことができ
る。すなわち、特に広範囲にわたり同電位に保つ必要性
の高いパワーＭＯＳＦＥＴにおいても、安定した接触抵
抗が得られるバッティングコンタクト構造を実現するこ
とができる。
する半導体装置において、各素子のソース領域と半導体
基板またはウエル領域とを、同電位に保つことができ
る。すなわち、特に広範囲にわたり同電位に保つ必要性
の高いパワーＭＯＳＦＥＴにおいても、安定した接触抵
抗が得られるバッティングコンタクト構造を実現するこ
とができる。
【図１】この発明の一実施例によるバッティングコンタ
クト構造を有する横型パワーＭＯＳＦＥＴの、平面構成
の一部を拡大した図面である。
クト構造を有する横型パワーＭＯＳＦＥＴの、平面構成
の一部を拡大した図面である。
【図２】この発明の一実施例によるバッティングコンタ
クト構造を有する横型パワーＭＯＳＦＥＴの、平面構成
を示す図面である。
クト構造を有する横型パワーＭＯＳＦＥＴの、平面構成
を示す図面である。
【図３】この発明の一実施例によるバッティングコンタ
クト構造を有する横型パワーＭＯＳＦＥＴの各製造工程
における、図２の断面Ｑ１−Ｑ１の状態を示す図面であ
る。
クト構造を有する横型パワーＭＯＳＦＥＴの各製造工程
における、図２の断面Ｑ１−Ｑ１の状態を示す図面であ
る。
【図４】この発明の一実施例によるバッティングコンタ
クト構造を有する横型パワーＭＯＳＦＥＴの各製造工程
における、図２の断面Ｑ１−Ｑ１の状態を示す図面であ
る。
クト構造を有する横型パワーＭＯＳＦＥＴの各製造工程
における、図２の断面Ｑ１−Ｑ１の状態を示す図面であ
る。
【図５】図２における断面Ｑ１−Ｑ１を示す図面であ
る。
る。
【図６】図２における断面Ｑ２−Ｑ２を示す図面であ
る。
る。
【図７】この発明の他の実施例によるバッティングコン
タクト構造を有する横型パワーＭＯＳＦＥＴの、平面構
成の一部を拡大した図面である。
タクト構造を有する横型パワーＭＯＳＦＥＴの、平面構
成の一部を拡大した図面である。
【図８】この発明のさらに他の実施例によるバッティン
グコンタクト構造を有する横型パワーＭＯＳＦＥＴの、
平面構成の一部を拡大した図面である。
グコンタクト構造を有する横型パワーＭＯＳＦＥＴの、
平面構成の一部を拡大した図面である。
【図９】この発明のさらに他の実施例によるバッティン
グコンタクト構造を有する横型パワーＭＯＳＦＥＴの、
平面構成の一部を拡大した図面である。
グコンタクト構造を有する横型パワーＭＯＳＦＥＴの、
平面構成の一部を拡大した図面である。
【図１０】従来のバッティングコンタクト構造を有する
横型パワーＭＯＳＦＥＴの構成を示す図面である。
横型パワーＭＯＳＦＥＴの構成を示す図面である。
【図１１】従来のバッティングコンタクト構造を有する
横型パワーＭＯＳＦＥＴの平面構成の一部を拡大した図
面である。
横型パワーＭＯＳＦＥＴの平面構成の一部を拡大した図
面である。
【図１２】Ｎ＋コンタクトおよびＰ＋コンタクトにおけ
る、コンタクト面積と、コンタクト抵抗のばら付きとの
関係を示す図面である。
る、コンタクト面積と、コンタクト抵抗のばら付きとの
関係を示す図面である。
２６・・・・・・・・ＰＮ領域 ３４・・・・・・・・ＰＮコンタクト ３４ａ・・・・・・・ソースコンタクト ３４ｂ・・・・・・・拡散層コンタクト ５２・・・・・・・・境界線 ＢＴ・・・・・・・・拡散層 ＭＳ１１、２１・・・ＭＯＳＦＥＴ素子 Ｓ・・・・・・・・・ソース領域
Claims (5)
- 【請求項１】第１導電型の第１領域と、第１領域に隣接
して形成された第２導電型の第２領域、とを有する被接
続領域を複数備え、 各被接続領域に対応して複数設けられ各被接続領域の第
１領域および第２領域の境界近傍において第１領域およ
び第２領域にともに接触することにより各被接続領域の
第１領域と第２領域とを電気的に接続するコンタクト部
と、コンタクト部相互を連結することにより被接続領域
相互を電気的に接続する連結部、とを有する配線を備え
た、 半導体装置であって、 第１領域と第２領域とをこの順に所定方向に配置した被
接続領域と、第１領域と第２領域とをこの順に該所定方
向と逆の方向に配置した被接続領域、とをほぼ同数設
け、 コンタクト部の面積のうち第１領域に接触する部分の面
積の総和または第２領域に接触する部分の面積の総和
が、第１領域および第２領域の境界線とコンタクト部と
の位置関係にかかわらず、ほぼ一定となるよう構成した
こと、 を特徴とする半導体装置。 - 【請求項２】請求項１の半導体装置において、 各コンタクト部の形状をほぼ同一とし、 各コンタクト部の前記所定方向についての配置間隔を、
対応する各被接続領域における第１領域および第２領域
の境界線相互の間隔とほぼ同一としたこと、 を特徴とするもの。 - 【請求項３】請求項２の半導体装置において、 第１領域および第２領域を前記所定方向に配置した被接
続領域と、該所定方向と逆の方向に配置した被接続領域
とを、ほぼ該所定方向に交互に複数配置し、 各コンタクト部の面積重心が、対応する被接続領域の第
１領域および第２領域の境界線とほぼ一致するよう、各
コンタクト部を配置したこと、 を特徴とするもの。 - 【請求項４】請求項２の半導体装置において、 第１領域および第２領域を前記所定方向に配置した被接
続領域と、該所定方向と逆の方向に配置した被接続領域
とを、該所定方向とほぼ直交する方向に交互に複数配置
し、 各コンタクト部の面積重心が、対応する被接続領域の第
１領域および第２領域の境界線とほぼ一致するよう、各
コンタクト部を配置したこと、 を特徴とするもの。 - 【請求項５】請求項１から請求項４のいずれかの請求項
に記載された半導体装置において、 半導体装置が複数のＭＯＳＦＥＴ素子を有し、 第１領域が、不純物濃度の高くない第２導電型の半導体
基板または半導体基板内に形成された不純物濃度の高く
ない第２導電型のウエル領域内に形成された、第１導電
型のソース領域であり、 第２領域が、該半導体基板またはウエル領域内に形成さ
れた、不純物濃度の高い第２導電型の領域であること、 を特徴とするもの。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7171087A JPH0923006A (ja) | 1995-07-06 | 1995-07-06 | 半導体装置 |
| US08/674,824 US5753944A (en) | 1995-07-06 | 1996-07-03 | Layout of butting contacts of a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7171087A JPH0923006A (ja) | 1995-07-06 | 1995-07-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0923006A true JPH0923006A (ja) | 1997-01-21 |
Family
ID=15916764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7171087A Pending JPH0923006A (ja) | 1995-07-06 | 1995-07-06 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5753944A (ja) |
| JP (1) | JPH0923006A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021464A (ja) * | 2007-07-13 | 2009-01-29 | Renesas Technology Corp | 半導体装置の製造方法 |
| WO2012124794A1 (en) | 2011-03-14 | 2012-09-20 | Ricoh Company, Ltd. | Semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000124450A (ja) * | 1998-10-13 | 2000-04-28 | Mitsubishi Electric Corp | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0598895A4 (en) * | 1992-06-10 | 1994-11-09 | Aspec Tech Inc | SYMMETRICAL MULTI-LAYER METAL LOGIC MATRIX WITH CONTINUOUS CONNECTION BANDS AT SUBSTRATE LEVEL. |
-
1995
- 1995-07-06 JP JP7171087A patent/JPH0923006A/ja active Pending
-
1996
- 1996-07-03 US US08/674,824 patent/US5753944A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021464A (ja) * | 2007-07-13 | 2009-01-29 | Renesas Technology Corp | 半導体装置の製造方法 |
| WO2012124794A1 (en) | 2011-03-14 | 2012-09-20 | Ricoh Company, Ltd. | Semiconductor device |
| US8975707B2 (en) | 2011-03-14 | 2015-03-10 | Ricoh Company, Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5753944A (en) | 1998-05-19 |
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