JPH03504300A - 電圧、電流、電力、抵抗及び温度の感知能力を備えたハイパワートランジスタ - Google Patents

電圧、電流、電力、抵抗及び温度の感知能力を備えたハイパワートランジスタ

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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 電圧、電流、電力、抵抗及び温度の感知これは、１９８８年３月９日付で出願さ れ、埃在は放棄されていルｒ　ＨＩＧＨＰＯＷＥＲＴＲＡＮＳＩＳＴＯＲＷＩＴ ＨＶＯＬＴＡＧＥ、　ＣＵＲＲＥＮＴ、　ＰＯＷＥＲ，ＲＥＳＩＳＴＡＮＣＥ、 　ＡＮＤ　ＴＥＭＰＥＲＡＴＵＲＥ　５ＥＮＳＩＮＧ　ＣＡＰＡＢＩＬＩＴＹＪ に関する米国出願第１６５，６９２号の一部継続出願である。
発明の背景 パワーＭＯ３ＦＥＴは、１つのチップ上に形成され且ツ並列に接続するスイッチ ングセル（お（−ラ＜’１ｄ１００００個にもなる）のアレイとして実現される 場合が多い。このようなデバイスは、電子回路では、電力を所望の負荷に対して 切換えるため及び制御するために使用される。そのような用途においては、多く の場合、デバイス及び負荷を通る電流と、デバイスの両端の電圧と、デバイスで 消散される電力と、デバイスの温度とを感知することが望ましい。そのような感 知の結果を利用して、デバイスや負荷の効率、短絡状態、溶断状態などを検出す ることができるのである。
電圧の感知は、通常、パワーチップの高電圧リード（たとえば、ＭＯＳＦＥＴの 場合にはドレイン）に外部感知回路を接続することから成立っていた。しかしな がら、そのような感知回路はスイッチ又は負荷の性能に影響を及ぼし、信頼性又 は精度に欠けることがあり・高価な素子を使用している場合が多い。
さらに・スイッチや負荷の高電圧遷移から回路をゲーティングし、保護するべき であるので、よシ一層複雑で高価な回路が必要になる。
電流の感知は、通常、パワースイッチングデバイス又は負荷と直列の電力抵抗器 を使用し、抵抗器の両端の電圧を感知することによって実行されていた。
ところが、電力抵抗器は大量の電力を消散して、スイッチや負荷の性能に影響を 与え、その結果、過剰な熱が発生すると共に、感知の結果は不正確になる。
これらの電力消散の問題のうちいくつかは、１０〜２０ミリオームの範囲の５ワ ツト抵抗器を利用することによシ克服できるのであるが、そのような抵抗器は高 価であり且つ製造するのが難しい。また、磁気誘導を介して電流を感知するため に、磁気コイルも利用されている。しかしながら、そのようなコイルは不正確で あると共に、回路に寄生インダクタンスを導入するため、同じように、データの 精度に影響が出てしまうのである。
パワーチップの電力消散と抵抗は、従来の電圧感知方法と電力感知方法との組合 せによって感知されていた。これは、先に論じた電圧感知方法と電流感知方法の 双方の欠点を全てもっている。
温度の感知は、通常、パワーチップの順方向バイアスｐ　／ｎ接合部を利用して 行われていた。そのような接合部は別個の電流源を必要とするので、パワーチッ プの設計と構成は複雑になる。さらに、メインデバイスがオフのときに感知を実 行するのが普通である。デバイスがオンであるときの温度を感知するためには、 チップ上又はチップ外にさらに複雑な回路が必要である。
さらに最近になって、パワーＭＯ８ＦＥＴにおける電流感知のために、「電流ミ ラー」の技術が導入された。この技術では、チップ上の少数のセル（「プローブ セル」）の端子を共通して互いに、ただし、その他のセルの端子からは分離して 接続させる。それらのプローブセルを通って流れる電流は、チップの主要部分を 流れる総電流のごく一部分を表わす。プローブセルと直列に配置した抵抗器の両 端の電圧を測定することにより、この電流を測定できる。電流は非常に少ないの で、よシ値の大きな標準の抵抗器を使用することができる。電流ミラー技術では 、若干のセルからごくわずかな電力が流出するだけであるため、スイッチ又は負 荷の性能は影響を受けない。
しかしながら、プローブセルとスイッチングセルトの間の漏話による問題がこの 技術の精度を限定してｂた。
発明の概要 本発明は、電圧と電流を正確に、スイッチングデバイス又は負荷の性能に影響を 及ぼさずに感知するために、１つ又は複数のプローブセルを有する電流ミラー（ 単に「ミラー」というときもある）を利用する。さらに、電圧と電流から電力、 抵抗及び温度を確定することができる。
電圧の感知は１つ又は複数のプローブセルを有する電流ミラーを利用しており、 ミラーとその低電圧接続部（通常は、共通ソース端子）との間に値の大きな抵抗 器（ミラーのオン抵抗よりはるかに大きい）を配置することにより行われる。抵 抗器はミラーの抵抗よシはるかに大きいので、抵抗器の両端の電圧はパワーチッ プの両端の電圧とほぼ等しい。このように、電圧を感知するために電流ミラーを 利用すると、スイッチ又は負荷の性能に対する影響は最小限に抑えられ、また、 精度は非常に高い。
本発明は、さらに、ＭＯＳＦＥＴにおいて電流プローブセルをスイッチングセル から分離する。プローブセルに隣接するセル位置を占めるのは、チップ製造中に ソース領域を注入しなかったために不活性であるいわゆるダミーセルである。別 の一実施例は、プローブセルを包囲するガードリングを利用する。ダミーセル、 あるいはガードリングは、プローブセルとスイッチングセルとの漏話をほぼ阻止 する程度のアイソレーションを行う。従って、スイッチや負荷を通る電流を、ス イッチ又は負荷の性能にできる限シ影響を及ぼさずに正確に測定することが可能 になるのである。
そこで、電圧と電流を共に正しく感知できることから、パワーチップの電力消散 及びオン抵抗も正確に確定することができる。さらに、スイッチ及び負荷の性能 を妨げることもない。また、ある種のパワーチップ（ＤＭＯＳセルを有するパワ ーＭＯ８ＦＥＴなど）では、そのパワーチップの温度と抵抗との関係がわかって いれば、チップの温度を確定することも可能である。同様に、スイッチ又は負荷 の性能を妨げることはない。
明細書の残る部分及び添付の図面を参照することにより、本発明の性質及び利点 についてのよシ一層の理解が得られるであろう。
図面の簡単な説明 第１図は、電流及び電圧の感知のための２つの電流ミラーを有するＭＯ８ＦＥＴ チップの様式化平面図：第２図は、第１図のチップの回路図： 第３図は、従来の技術の電流ミラーデバイスの概略断面図： 第４図は、本発明によるアイソレーションセルの利用法を示す概略断面図； 第５図は、本発明によるガードリングの利用法を示す平面図； 第６図は、電流、電圧、電力及び温度の感知を実行するための外部回路を含めた 第１図のチップの回路図；及び 第７図は、電流及び電圧の感知のための回路を含む単一の電流ミラーを有するチ ップの一実施例の回路図である。
好ましい実施例の説明 第１図は、電流感知能力と、電圧感知能力とを備えたＭＯ３ＦＥＴパワーチップ １０を様式化した形態で示す平面図である。簡明にするため、接合パッド及び外 部接続は図示していない。チップ領域の大半の部分１５は、専ら、Ｔ、で示すメ イントランジスタスイッチに使用される。１対の狭い領域１７及び１８は、Ｔ２ とＴ３で示す第１の電流ミラートランジスタと、第２の電流ミラートランジスタ とを規定する第２のトランジスタ及び第３のトランジスタのためのものである。
良く知られているパワーＭＯ３ＦＥＴの実用慣例に従って、それぞれのトランジ スタは実際には多数の小さなＭＯ３ＦＥＴセル２０として実現されている。
動作中、電流ミラーのセルは、メイントランジスタのセルがセルごとに搬送する 電流よシ多くの電流をセルごとに搬送しようとする。その理由は、ミラー領域が メイントランジスタより高い周囲対面積比を有しているためである。周囲のセル を通る電流はセルの境界を越えて側方へ拡散できるので、内側のセルを通る電流 よシ受けるオーム抵抗が低くなる。
たとえば、２列のミラーセルがあり、セルカウント比が１０００　：　１である とき、電流比は約７００　：　１であることが認められている。図示実施例では 、メイントランジスタＴ１は１０，０００個のセルを有し、電流ミラートランジ スタＴ２は１０個のセルを有し、電流ミラートランジスタＴ３は２個のセルを有 する。
用途によっては、電流ミラートランジスタＴ３は１つのセルを含むだけでも良い であろう。
第２図は、チップ１０の回路図である。メイントランジスタＴ１のセルは、ゲー トが共通、ソースが共通、そしてドレインが共通する状態で並列に接続している 。同様に、電流ミラーＴ２及びＴ３も、それぞれ、ヰ列に接続する複数個のセル を含む。この用途の場合、３つのトランジスタのドレインは共通して接続点りに 接続し、ゲートは共通して接続点Ｇに接続している。トランジスタＴＩ＋Ｔ２及 びＴ３は別個のソース接続点Ｓ　ｌ＋　Ｓ　２及びＳ３を有する。
従来の技術における電流ミラーは漏話に関して問題を抱えていた。電流ミラーに 信頼性のある信号を発生させるためには、ミラーセルのソースをメインスイッチ セルのソースから分離することが重要である。第３図は、隣接するメイントラン ジスタセルと電流ミラーセルの一部ずつと、それらに関連する問題とを示す。チ ップは、底面の側に共通ドレイン接続部２３を有するｎ子基板２２の上に形成さ れている。ｎ〜エピタキシャル（［ｅｐｉＪ）層２５は基板の上面側に蒸着され ている。メイントランジスタの１つのセル２１はｅｐｉ層２５に形成されたｐ／ ｐ＋基体３０と・その基体３０の周囲の内側に形成されたれ＋ソース領域３２と から構成される。基体３０のうち、表面に隣接し、ソース領域とｎ−ｅｐｉとの 間にある部分は、チャネル領域３５を規定する。ポリシリコンゲート３７はチャ ネル領域の上に重なるが、ゲート酸化物の薄い層３８によりチャネル領域から分 離されている。金属接続部３９はソース領域３２をソース接続点（図示せず）と 接続する。ミラーセルも同様の構成であシ、数字の後に′を付した図中符号によ って、ミラーセルの対応する素子を示しである。
動作中、ゲート３７に電位が印加されると、チャネル領域３５の物質が反転して 、ソース領域３２とドレイン領域２３との間に電流経路を形成する。ところが、 ゲートに加わった電位はセル間に蓄積領域４０をも形成してしまう。そこで、メ イントランジスタのチャネル領域３５と、蓄積領域４０と、電流ミラーのチャネ ル領域３５′とは、メイントランジスタのソース領域３２と電流ミラートランジ スタのソース領域３２′との間に連続する経路を形成する。隣接するメインセル 相互の間ではこれは問題にならないであろうが、電流ミラーセルと、隣接するメ インセルとについては問題になる可能性がある。抵抗はきわめて低くなシうるの で、電流ミラーとメインスイッチとの間で漏話を引起こし、それによって感知の 精度に影響を及ぼすおそれがある。
第４図は、本発明によるメイントランジスタＴＩと電流ミラーＴ２との間の領域 を示す横断面図である。分離を行っているのは１列のアイソレーションセル５０ でアシ、それぞれのアイソレーションセルはｐ／ｐ＋基体３０及び３０′と同じ ように形成されたＰ／Ｐ十基体５２から構成されている。ただし、アイソレーシ ョンセルはｎ＋ソースを含まずに形成されている。これは、製造工程の間に、ソ ース領域ができないようにアイソレーションセル５０のｎ＋拡散を阻止すること により、簡単に実施される。本体５２はソース電位に結合しているのが好ましい 。
第５図は、メイントランジスタＴ１と、電流ミラーＴ２とを分離する別の方法を 示す平面図である。
分離のために個々のセルを設ける代わシに、連続するガードリング５５を使用す る。ガードリンク５５はアイソレーションセル５０と同じｐＺｐ十不純物プロフ ァイルと幅を有していても良いが、そうである必要はない。いずれの場合にも、 ガードリングは、５１で示すミラーセルを５８で示すメインセルカラ分離するた めに、ミラーセルの周囲に延出している。
ミラーが活動チップ領域の縁部にある場合、ガードリングは全周にわたり延出し ている必要はない。複数のガードリングを使用することもできる。ガードリング はソース電位に結合しているのが好ましい。
第６図は、電流、電圧、温度及び電力を感知する回路接続を示す概略図である。
感知は、ソース接続点Ｓ２及びＮ３に接続する抵抗器の両端の電圧降下の測定を 伴なうものである。抵抗器はチップ外にあっても良く、あるいはチップ上に形成 されても良い（たとえば、ポリシリコン）。
電流の感知は、第１の電流ミラーのソース接続点Ｓ２と、メイントランジスタの ソース接続点Ｓ１が接続される共通回路接続点との間に抵抗器Ｒ２が接続してい るという意味で、従来の技術と同じように実行される。抵抗器Ｒ２はトランジス タＴ２のオン抵抗と比較して相対的に低い値の抵抗器であるが、それでも尚、電 流ミラー技術を使用しない場合に必要である電力抵抗器よりはるかに高い値であ る。電流感知のためには、電流ミラーはチップ全体の適切な表示を行うのに十分 なセルを有しているべきである。
メイントランジスタＴ１を流れる電流は、メイントランジスタＴｌを通る電流と 、電流ミラートランジスタＴ２を通る電流との、Ｂ１０で示される比と、抵抗器 Ｒ２の値と、抵抗器Ｒ２の両端に現われる電圧とに基づいて次のように確定され る：ｌ２−（Ｖ２／Ｒ２）　　　−−−−−−−−−−−−−−−−二−−−（ １１１、：Ｂ、□ｌ２＝Ｂ１２（Ｖ２／Ｒ２）　　−−−−−−−−−−−（２ １式１はオームの法則に従っており、式２は電流ミラー比と、式１の代入から得 られる。
電圧の感知は、電流ミラートランジスタＴ３のオン抵抗よりかなり大きい値を有 する抵抗器Ｒ３を接続することにより実行される。電流ミラートランジスタＴ３ は少ししかセルを含んでおらず、従って、ごく少ない電流しか導通しないので、 高い抵抗が直列に存在している状態では、抵抗器Ｒ３の両端の電圧は、高い精度 で、トランジスタＴ３のドレインの電圧、ひいてはメイントランジスタＴＩのド レインの電圧と等しくなる。尚、第４図に示す方法による電流ミラーの分離はど のようなときにも必要であるとは限らず、実際に、はとんど電流が流れていない 電圧感知の用途では、分離を行わなくても良い。
このように、抵抗器Ｒ２と抵抗器Ｒ３の両端に現われる電圧は、メイントランジ スタＴ１を通る電流と、メイントランジスタＴ、の両端の電圧を表わｔチップの 温度は、チップのオン抵抗を計算し、この値をオン抵抗の既知の温度依存性と相 関させることにより測定されれば良い。オン抵抗の計算は次のように容易である ： Ｒａｎ　＝Ｖｎ／　Ｉ　＋　　−−−−−−−−−−−−−−−−−−−−−− −（３）式中、電流ミラーの感知に基づいて確定されたメイントランジスタの電 圧と電流である。ノζワーＭＯＳデバイスの場合、Ｒａｎは温度に従って、以下 の式により近似できる非常に良く知られた関係で増加する：Ｒｏｎ（Ｔ）−Ｒ２ ｓ（１＋Ａ（Ｔ−２５））−−−−−−−−−−（４）式中、Ｒｏｎ（Ｔ）は温 度Ｔにおけるオン抵抗であシ・Ｒ２５は２５℃のときのオン抵抗であシ、Ａは温 度依存性係数である。パラメータＡはデバイスの電圧定格に基づいて変化するが 、決まった種類のデバイスについては、処理の許容差によるばらつきは多くても わずかという程度であって、パラメータはほぼ一定である。たとえば、９００ボ ルトのデバイスの場合、Ａ＝０．０１／℃である。温度を、Ｒｏｎの測定値と、 パラメータＲ２５及びＡの関数として表わすために、式４を次のように配列し直 すことができる：Ｔ＝２５＋（Ｒａｎ−Ｒ２Ｓ）／（ＡＲ２５）　−−−−−− −−−−（５）これを、チップが以下のように特徴づけられている特定の例によ って説明できるであろう：Ｎ１＝ｔｏ、ｏｏｏ　；Ｎ２＝１０　；Ｎ５＝２　； 　ＢＩ２＝７００　；　ＢＩ３＝　３０００　：　Ｒ２５＝　０．５オーム、Ａ ＝０．０１／’Ｃ尚、Ｎ、、Ｎ２及びＮ３は、それぞれ、トランジスタＴｌ。
Ｔ２及びＴ３のセルの数である。負荷と電源が共通ドレイン接続点りに接続して おシ且つ外部抵抗は次の通シであると仮定する： Ｒ２＝４０オーム：Ｒ３＝４０キロオームまず、抵抗器Ｒ２及びＲ３の両端で次 のような電圧が測定される状況を考える： Ｖ２＝０．２ボルト、Ｖ３＝２．５ボルトこれらの値を式２，３及び５に代入す ると：ｒ　、　＝（７００）／（０，２／４０　）　＝３．５アンペアＲｏｎ　 ＝　（２，５）／　（３，５）　”　０．７オームＴ　　＝２５＋（，７−，５ ）／（，０１＊０．５）＝６５℃次に、測定された電圧が： Ｖ　２　＝　０．２ボルト、Ｖ３＝３．５ボルトである状況を考える。これらの 値を式２，３及び５に代入すると： Ｉ　Ｉ　＝　（７００）（０，２／４０）　＝　３．５アンペアＲａｎ　＝　（ ３，５）／（３，５）　＝　１オームＴ　　＝２５＋（１−０，５）／（０，１ ＊０．５）＝１２５°Ｃチップ内で消散されている電力は電流と電圧との積によ シ与えられ、６５℃のとき、これは８．７５ワツトに等しく１２５℃のときには １２．２５　　ワットに等しい。
これらの例では、メイントランジスタのオン抵抗は６５℃で０．７オームであシ 、１２５℃では１オームであることに注意すべきである。従って、トランジスタ Ｔ２のオン抵抗は４９０オームと、７００オームでアリ、トランジスタＴ３のオ ン抵抗は２１００オームと、３０００オームである。Ｒ２及びＲ３の抵抗値は、 Ｒ２がトランジスタＴ２のオン抵抗よりかなシ小さく且つＲ３はＴ３のオン抵抗 よシかなり大きいという必要条件を満たしているだけで良い。
第７図は、メイントランジスタＴ１′と、単一の電流ミラートランジスタＴ２１ とを含むチップの一実施例に関して、電流、電圧、温度及び電力を感知するため の回路接続を示す概略図である。第１図、第２図及び第６図の実施例の場合と同 様に、メイントランジスタと電流ミラートランジスタは共通ドレイン接続部Ｄ′ を有する。メイントランジスタＴ、　／のソース３．／は共通回路接続点に接続 している。電流ミラートランジスタＴ２′のソース接続点８２′は、抵抗器Ｒ３ ／を介して共通回路接続点に結合すると共に、低電圧アナログスイッチＳＷと抵 抗器Ｒ２／との直列接続を介して共通回路接続点に結合している。抵抗器Ｒ２′ はトランジスタＴ２′のオン抵抗よシかなシ小さい抵抗を有する。抵抗器Ｒ３／ は、トランジスタＴ２′のオン抵抗よりかなり大きい抵抗を有する。
スイッチＳＷが開成しているとき、ソース接続点Ｓ２１は値の大きな抵抗器Ｒ３ ／のみを介して共通接続点と結合するが、その場合、■３′で示す、ソース接続 点の電圧は、第６図に関連して先に説明したように、ドレイン接続点Ｄ′の電圧 とほぼ等しい。スイッチＳＷが閉成する接地点に対する抵抗は、Ｒ２′の抵抗と ほぼ等しい抵抗器Ｒ２／及びＲ３１の並列の組合せとなる。従って、スイッチに おける電圧ｖ２′は、電流ミラートランジスタＴ２／を流れる、ひいてはメイン トランジスタＴｌ′を流れる電流を表わす尺度となる。抵抗器Ｒ２′及びＲ３′ と、スイッチＳＷは、それぞれ、チップ外の別個の素子であることもできるが、 チップ上に集積されていても良い。
結論として、本発明は、１つ又は複数の電流ミラーがメイントランジスタと同じ チップ上に集積されるようなパワートランジスタの改良された電流ミラー構成を 提供することがわかる。ソース接続点への適切な接続によって、正確な電流と電 圧の感知ができ、それに基づき、他の貴重な情報（温度、電力。
オン抵抗）が得られる。
以上、本発明の好ましい実施例の全てを説明したが、様々な変形２代替構成及び 同等物を採用しても良い、従って、以上の説明と図を、添付の請求の範囲により 規定される本発明の範囲を制限するものとして解釈すべきではない。
ブ Ｆに、ｅ 国際調査報告

Claims (11)

    【特許請求の範囲】
  1. １．ある大きさの半導体と； 前記半導体の第１の領域と、第２の領域と、第３の領域のそれぞれに形成され、 各セルが相互間に電流の流れを成立しうるソースと、ドレインとを有し、各組の セルが共通に接続したドレインと、共通に接続したソースとを有し、前記共通に 接続したドレインが１つの共通の接続部を有し、前記共通に接続したソースが互 いに電気的に分離されて、別個のソース接続点を形成している相対的に多数のセ ルを有する第１組のセルと、より少ない数のセルを有する第２組及び第３組のセ ルとを具備するパワーＭＯＳＦＥＴ。
  2. ２．第１の導電型にドーピングしたある大きさの半導体と； 前記半導体の第１の領域と、第２の領域のそれぞれに形成され、各ＭＯＳＦＥＴ セルが前記第１の導電型とは逆の第２の導電型にドーピングされた領域と、その 中に形成された前記第１の導電型のソース領域とを有する第１及び第２の複数の ＭＯＳＦＥＴセルと；前記第１の領域と前記第２の領域との間に配置された前記 半導体の第３の領域に形成され、それぞれが前記第２の導電型の領域を有するが 、ソース領域を有していない複数のアイソレーシヨンセルとを具備するパワーＭ ＯＳＦＥＴ。
  3. ３．第１の導電型にドービングしたある大きさの半導体と； 前記半導体の第１の領域と、第２の領域のそれぞれに形成され、各ＭＯＳＦＥＴ セルが前記第１の導電型とは逆の第２の導電型にドーピングされた領域と、その 中に形成された前記第１の導電型のソース領域とを有する第１及び第２の複数の ＭＯＳＦＥＴセルと；前記第１の領域と前記第２の領域との間に配置された前記 半導体の第３の領域に形成される前記第２の導電型のガードリングとを具備する ＭＯＳＦＥＴ。
  4. ４．ある大きさの半導体と； 前記半導体の第１の領域と、第２の領域のそれぞれに形成され、各セルが相互間 に電流の流れを成立しうるソースと、ドレインとを有し、 各組のセルが共通して接続したドレインと、共通して接続したソースとを有し、 前記共通して接続したドレインが共通の接続部を有し、前記共通して接続したソ ースが互いに電気的に分離されて、別個のソース接続点を形成している相対的に 多数のセルを有する第１組のセル及びより少ない数のセルを有する第２組のセル と； 前記第２組のセルのオン抵抗よりかなり大きい抵抗を有し、前記第２組のソース 接続点と接地点の間に結合して、共通ドレイン接続部の電圧レベルにごく近い電 圧レベルを供給する第１の抵抗器と；前記第２組のセルのオン抵抗よりかなり小 さい抵抗を有し、中間接続点と接地点との間に結合する第２の抵抗器と； 前記第２組のセルのソース接続点と、前記中間接続との間に結合し、開成してい るときは、前記第２組の前記ソース接続点における電圧が共通ドレイン接続部の 電圧に近くなり、閉成すると、前記ソース接続点における電圧が前記第２組のセ ルを通る電流を表わすスイッチとを具備するパワーＭＯＳＦＥＴと電圧感知回路 との組合せ。
  5. ５．前記抵抗器が前記半導体の外にある請求項４記載の組合せ。
  6. ６．前記抵抗器が前記半導体上に形成される請求項４記載の組合せ。
  7. ７．ある大きさの半導体と； 前記半導体の第１の領域と、第２の領域と、第３の領域のそれぞれに形成され、 各セルが相互間に電流の流れを成立しうるソースと、ドレインとを有し、各組の セルが共通して接続したドレインと、共通して接続したソースとを有し、前記共 通して接続したドレインが共通接続部を有し、前記共通して接続したソースが互 いに電気的に分離されて、別個の第１，第２及び第３のソース接続点を形成して いる相対的に多数のセルを有する第１組のセル、及びより少ない数のセルを有す る第２組及び第３組のセルと；前記第２組のセルのオン抵抗よりかなり小さい抵 抗を有し、前記第２のソース接続点と接地点との間に結合し、前記第１組のセル を流れる電流を表わす電圧を供給する第１の抵抗器と； 前記第３組のセルのオン抵抗よりかなり大きい抵抗を有し、前記第３のソース接 続点と接地点との間に結合し、共通ドレイン接綾部における電圧レベルにごく近 い電圧レベルを供給する抵抗器とを具備するパワーＭＯＳＦＥＴと、電流及び電 圧感知回路との組合せ。
  8. ８．前記第３組のセルが前記第２組のセルより少ないセルを有する請求項５記載 の組合せ。
  9. ９．前記抵抗器の少なくとも一方が前記半導体の外にある請求項７記載の組合せ 。
  10. １０．前記抵抗器の少なくとも一方が前記半導体上に形成される請求項７記載の 組合せ。
  11. １１．ある大きさの半導体と； 前記半導体の第１の領域と、第２の領域のそれぞれに形成され、各セルが相互間 に電流の流れを成立しうるソースと、ドレインとを有し、 各組のセルが共通して接続したドレインと、共通して接続したソースとを有し、 前記共通して接続したドレインが共通接続部を有し、前記共通して接続したソー スが互いに電気的に分離されて、別個のソース接続点を形成している相対的に多 数のセルを有する第１組のセル及びより少ない数のセルを有する第２組のセルと ； 前記第２組のセルのオン抵抗よりかなり大きい抵抗を有し、前記第２組のセルの ソース接続点と接地点との間に結合し、共通ドレイン接続部における電圧レベル にごく近い電圧レベルを供給する第１の抵抗器と； 前記第２組のセルのオン抵抗よりかなり小さい抵抗を有し、中間接続点と接地点 との間に結合する第２の抵抗器と； 前記第２組のセルのソース接続点と前記中間接続点との間に結合し、開成してい るときは、前記第２組の前記ソース接続点における電圧が共通ドレイン接続部の 電圧に近くなり、閉成したときには、前記ソース接続点における電圧が前記第２ 組のセルを通る電流を表わすスイッチとを具備するパワーＭＯＳＦＢＴと、電圧 感知回路との組合せ。
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