KR20140145994A - 반도체 장치 및 전자 장치 - Google Patents

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KR20140145994A
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semiconductor chip
lead
electrode pad
electrically connected
semiconductor device
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KR1020140070957A
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아끼라 무또
노부야 고이께
마사끼 고쯔지
유끼히로 나리따
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

대전류에 대응하여 반도체 장치 및 전자 장치의 성능 향상을 도모한다. 밀봉체(MR)의 변(S1)으로부터 이미터 단자(ET)가 돌출되어 있고, 또한, 밀봉체(MR)의 변(S2)으로부터 신호 단자(SGT)가 돌출되어 있다. 즉, 이미터 단자(ET)가 돌출되어 있는 밀봉체(MR)의 변과, 신호 단자(SGT)가 돌출되어 있는 밀봉체(MR)의 변이 상이하다. 더욱 상세하게는, 이미터 단자(ET)가 돌출되어 있는 밀봉체(MR)의 변과 대향하는 변으로부터, 신호 단자(SGT)가 돌출되어 있다. 또한, 평면에서 보아, 이미터 단자(ET)와, IGBT가 형성된 반도체 칩(CHP1)의 사이에 위치하도록, 다이오드가 형성된 반도체 칩(CHP2)이 칩 탑재부(TAB)의 제1 면 위에 탑재되어 있다.

Description

반도체 장치 및 전자 장치{A SEMICONDUCTOR DEVICE AND AN ELECTRONIC DEVICE}
본 발명은 반도체 장치 및 전자 장치에 관한 것으로, 예를 들어 인버터의 구성 요소로서 기능하는 반도체 장치 및 전자 장치에 적용하여 유효한 기술에 관한 것이다.
일본 특허 공개 제2008-60256호 공보(특허문헌 1)에는, 밀봉체의 1변으로부터 출력용 핀이 돌출되고, 또한, 밀봉체의 1변과 대향하는 변으로부터 제어 핀이 돌출되어 있는 반도체 장치가 기재되어 있다.
일본 특허 공개 제2008-21796호 공보(특허문헌 2)에는, 절연 게이트 바이폴라 트랜지스터(이하, IGBT(Insulated Gate Bipolar Transistor)라고 함)가 형성된 제1 반도체 칩과, 다이오드가 형성된 제2 반도체 칩을 구비하는 반도체 장치가 기재되어 있다.
일본 특허 공개 제2011-86889호 공보(특허문헌 3)에는, IGBT가 형성된 제1 반도체 칩과, 다이오드가 형성된 제2 반도체 칩을 동일한 밀봉체로 밀봉한 단체 패키지를 복수 구비하는 복합 패키지가 기재되어 있다.
일본 특허 공개 제2008-60256호 공보 일본 특허 공개 제2008-21796호 공보 일본 특허 공개 제2011-86889호 공보
예를 들어, 전기 자동차나 하이브리드 자동차 등에는, 모터가 탑재되어 있다. 이 모터의 일례로서, 3상 유도 모터가 있고, 이 3상 유도 모터는, 직류 전력을 교류 전력으로 변환하는 인버터 회로(전자 장치)에 의해 제어된다. 최근 들어, 이 인버터 회로에는, 대전류에 대응하여 성능 향상을 도모할 것이 요망되고 있다. 예를 들어, 인버터 회로는, IGBT와 다이오드를 포함하는 반도체 장치를 구성 요소에 포함하고 있으므로, 이 반도체 장치에서도, 대전류에 대응하여 성능 향상을 도모할 것이 요망되고 있다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에서의 반도체 장치는, 평면에서 보아, 제1 리드와, IGBT가 형성된 제1 반도체 칩과의 사이에 위치하도록, 다이오드가 형성된 제2 반도체 칩이 배치되고, 또한, 제2 반도체 칩과 복수의 제2 리드와의 사이에 위치하도록, 제1 반도체 칩이 배치되어 있다.
또한, 일 실시 형태에서의 전자 장치는, 배선 기판의 주면 위에 탑재된 상기 반도체 장치를 구비한다. 이때, 제1 방향에 있어서, 제1 리드는 밀봉체의 제1 측면으로부터 돌출되고, 또한, 배선 기판의 제1 배선과 전기적으로 접속되어 있다. 그리고, 제1 방향에 있어서, 제2 리드는 밀봉체의 제2 측면으로부터 돌출되고, 또한, 배선 기판의 제2 배선과 전기적으로 접속되어 있다. 또한, 칩 탑재부의 제2 면은, 배선 기판의 제1 방향과는 직교하는 제2 방향으로 연장하는 제3 배선과 전기적으로 접속되어 있다.
일 실시 형태에 의하면, 대전류에 대응하여 반도체 장치 및 전자 장치의 성능 향상을 도모할 수 있다.
도 1은 직류 전원과 3상 유도 모터의 사이에 3상의 인버터 회로를 배치한 회로도이다.
도 2는 3상의 인버터 회로의 동작을 설명하는 타이밍 차트이다.
도 3은 실시 형태 1에서의 인버터 회로 및 3상 유도 모터를 포함하는 모터 회로의 구성을 도시하는 회로도이다.
도 4는 IGBT가 형성된 반도체 칩의 외형 형상을 도시하는 평면도이다.
도 5는 반도체 칩의 표면과는 반대측의 이면을 도시하는 평면도이다.
도 6은 반도체 칩에 형성되어 있는 회로의 일례를 나타내는 회로도이다.
도 7은 실시 형태 1에서의 IGBT의 디바이스 구조를 도시하는 단면도이다.
도 8은 다이오드가 형성된 반도체 칩의 외형 형상을 도시하는 평면도이다.
도 9는 실시 형태 1에서의 다이오드의 디바이스 구조를 도시하는 단면도이다.
도 10은 파워 MOSFET의 디바이스 구조와 회로 소자의 대응 관계를 도시하는 단면도이다.
도 11은 IGBT의 디바이스 구조와 회로 소자의 대응 관계를 도시하는 도면이다.
도 12는 실시 형태 1에서의 반도체 장치의 외관 구성을 도시하는 평면도이다.
도 13은 실시 형태 1에서의 반도체 장치의 밀봉체의 내부 구조를 도시하는 도면이며, (a)는 평면도이고, (b)는 도 13의 (a)의 A-A선에서의 단면도이다.
도 14는 변형예 1에서의 반도체 장치의 외관 구성을 도시하는 평면도이다.
도 15는 변형예 1에서의 반도체 장치의 밀봉체의 내부 구조를 도시하는 도면이며, (a)는 평면도이고, (b)가 도 15의 (a)의 A-A선에서의 단면도이다.
도 16은 변형예 2에서의 반도체 장치의 외관 구성을 도시하는 평면도이다.
도 17은 변형예 2에서의 반도체 장치의 밀봉체의 내부 구조를 도시하는 도면이며, (a)는 평면도이고, (b)는 도 17의 (a)의 A-A선에서의 단면도이다.
도 18은 실시 형태 1에서의 전자 장치의 구성을 도시하는 도면이며, (a)는 전자 장치의 구성을 도시하는 평면도이고, (b)는 도 18의 (a)의 지면 하측에서 본 측면도이다.
도 19는 전자 장치를 수지 케이스에 실장한 완성품을 도시하는 도면이며, (a)는 완성품의 구성을 도시하는 평면도이고, (b)는 도 19의 (a)의 지면 하측에서 본 측면도이다.
도 20의 (a)는 관련 기술 1에서의 반도체 장치에 있어서, 밀봉체의 내부 구성을 도시하는 평면도이며, (b)는 (a)의 A-A선으로 절단한 단면도이다.
도 21은 관련 기술 1의 반도체 장치에 있어서, 대전류를 흘릴 때에 발생하는 전자기 유도 노이즈의 영향을 설명하는 도면이다.
도 22는 관련 기술 1에서의 전자 장치의 구성을 도시하는 평면도이다.
도 23은 관련 기술 2에서의 반도체 장치에 있어서, 밀봉체의 내부 구성을 도시하는 도면이다.
도 24는 실시 형태 1에서의 반도체 장치의 제조 공정을 도시하는 도면이며, (a)는 평면도이고, (b)는 단면도이다.
도 25는 도 24에 계속되는 반도체 장치의 제조 공정을 도시하는 도면이며, (a)는 평면도이고, (b)는 단면도이다.
도 26은 도 25에 계속되는 반도체 장치의 제조 공정을 도시하는 도면이며, (a)는 평면도이고, (b)는 단면도이다.
도 27은 도 26에 계속되는 반도체 장치의 제조 공정을 도시하는 도면이며, (a)는 평면도이고, (b)는 측면도이다.
도 28은 도 27에 계속되는 반도체 장치의 제조 공정을 도시하는 도면이며, (a)는 평면도이고, (b)는 측면도이다.
도 29는 실시 형태 1에서의 반도체 장치의 외관 구성을 도시하는 도면이다.
도 30은 변형예에서의 반도체 장치의 제조 공정을 도시하는 도면이며, (a)는 평면도이고, (b)는 단면도이다.
도 31은 도 30에 계속되는 반도체 장치의 제조 공정을 도시하는 도면이며, (a)는 평면도이고, (b)는 단면도이다.
도 32는 실시 형태 2에서의 반도체 장치의 밀봉체의 내부 구성을 도시하는 도면이다.
도 33은 실시 형태 2에서의 반도체 장치의 제조 공정을 도시하는 도면이다.
도 34는 도 33에 계속되는 반도체 장치의 제조 공정을 도시하는 도면이다.
도 35는 도 34에 계속되는 반도체 장치의 제조 공정을 도시하는 도면이다.
도 36은 도 35에 계속되는 반도체 장치의 제조 공정을 도시하는 도면이다.
도 37은 도 36에 계속되는 반도체 장치의 제조 공정을 도시하는 도면이다.
도 38은 실시 형태 2에서의 반도체 장치의 외관 구성을 도시하는 도면이다.
이하의 실시 형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하는데, 특별히 명시했을 경우를 제외하고, 그것들은 서로 무관계인 것이 아니라, 한쪽은 다른 쪽의 일부 또는 모두의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)을 언급하는 경우, 특별히 명시했을 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이나 이하이어도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시했을 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아님은 물론이다.
마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시했을 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙적으로 동일한 부호를 부여하고, 그 반복 설명은 생략한다. 또한, 도면을 이해하기 쉽게 하기 위해서 평면도라도 해칭을 하는 경우가 있다.
(실시 형태 1)
인버터 회로란, 직류 전력을 교류 전력으로 변환하는 회로이다. 예를 들어, 직류 전원의 플러스와 마이너스를 교대로 출력하면, 이것에 따라서 전류의 방향이 역전된다. 이 경우, 전류의 방향이 교대로 역전되므로, 출력은 교류 전력이라고 생각할 수 있다. 이것이 인버터 회로의 원리이다. 여기서, 교류 전력이라고 해도, 단상 교류 전력이나 3상 교류 전력으로 대표되는 것처럼 다양한 형태가 있게 된다. 그래서 본 실시 형태 1에서는, 특히, 직류 전력을 3상의 교류 전력으로 변환하는 3상 인버터 회로를 예로 들어 설명하기로 한다. 단, 본 실시 형태 1에서의 기술적 사상은, 3상 인버터 회로에 적용하는 경우에 한하지 않고, 예를 들어 단상 인버터 회로 등에도 폭넓게 적용할 수 있다.
<3상 인버터 회로의 구성>
도 1은, 직류 전원(E)과 3상 유도 모터(MT)의 사이에 3상의 인버터 회로(INV)를 배치한 회로도이다. 도 1에 도시한 바와 같이, 직류 전원(E)으로부터 3상 교류 전력으로 변환하기 위해서는, 스위치 SW1 내지 SW6의 6개의 스위치로 구성된 3상의 인버터 회로(INV)를 사용한다. 구체적으로, 도 1에 도시한 바와 같이, 3상의 인버터 회로(INV)는, 스위치(SW1)와 스위치(SW2)를 직렬 접속한 제1 레그(LG1)와, 스위치(SW3)와 스위치(SW4)를 직렬 접속한 제2 레그(LG2)와, 스위치(SW5)와 스위치(SW6)를 직렬 접속한 제3 레그(LG3)를 갖고, 제1 레그(LG1) 내지 제3 레그(LG3)는 병렬로 접속되어 있다. 이때, 스위치(SW1), 스위치(SW3), 스위치(SW5)는, 상부 아암을 구성하고, 스위치(SW2), 스위치(SW4), 스위치(SW6)는, 하부 아암을 구성하게 된다.
그리고, 스위치(SW1)와 스위치(SW2)의 사이의 점(U)과 3상 유도 모터(MT)의 U상(相)이 접속되어 있다. 마찬가지로, 스위치(SW3)와 스위치(SW4)의 사이의 점(V)과 3상 유도 모터(MT)의 V상이 접속되고, 스위치(SW5)와 스위치(SW6)의 사이의 점(W)과 3상 유도 모터(MT)의 W상이 접속되어 있다. 이와 같이 하여, 3상 인버터 회로(INV)가 구성되게 된다.
<3상 인버터 회로의 동작>
이어서, 상술한 구성을 갖는 3상의 인버터 회로(INV)의 동작에 대하여 설명한다. 도 2는, 3상의 인버터 회로(INV)의 동작을 설명하는 타이밍 차트이다. 도 2에서, 3상의 인버터 회로(INV)에서의 스위치(SW1)와 스위치(SW2)의 스위칭 동작은, 예를 들어 스위치(SW1)가 온으로 되어 있을 때, 스위치(SW2)는 오프로 되어 있는 한편, 스위치(SW1)가 오프로 되어 있을 때, 스위치(SW2)는 온이 되게 행하여진다. 마찬가지로, 3상의 인버터 회로(INV)에서의 스위치(SW3)와 스위치(SW4)의 스위칭 동작은, 스위치(SW3)가 온으로 되어 있을 때, 스위치(SW4)는 오프로 되어 있는 한편, 스위치(SW3)가 오프로 되어 있을 때, 스위치(SW4)는 온이 되게 행하여진다. 또한, 3상의 인버터 회로(INV)에서의 스위치(SW5)와 스위치(SW6)의 스위칭 동작은, 스위치(SW5)가 온으로 되어 있을 때, 스위치(SW6)는 오프로 되어 있는 한편, 스위치(SW5)가 오프로 되어 있을 때, 스위치(SW6)는 온이 되게 행하여진다.
그리고, 도 2에 도시한 바와 같이, 3조의 스위치 페어의 스위칭 동작은, 120도의 위상차를 갖게 행하여진다. 이때, 점(U), 점(V), 점(W)의 각각의 전위는, 3조의 스위치 페어의 스위칭 동작에 따라, 0과 E0으로 변화하게 된다. 그리고, 예를 들어 U상과 V상의 사이의 선간 전압은, U상의 전위에서 V상의 전위를 뺀 것이 되므로, +E0, 0, -E0으로 변화하게 된다. 한편, V상과 W상의 사이의 선간 전압은, U상과 V상의 사이의 선간 전압에 대하여 위상이 120도 어긋난 전압 파형이 되고, 또한, W상과 U상의 사이의 선간 전압은, V상과 W상의 사이의 선간 전압에 대하여 위상이 120도 어긋난 전압 파형이 된다. 이렇게 스위치(SW1) 내지 스위치(SW6)를 스위칭 동작시킴으로써, 각각의 선간 전압은, 계단 형상의 교류 전압 파형이 되고, 또한, 서로의 선간 전압의 교류 전압 파형이 120도의 위상차를 갖게 된다. 따라서, 3상의 인버터 회로(INV)에 의하면, 직류 전원(E)으로부터 공급되는 직류 전력을 3상 교류 전력으로 변환할 수 있게 된다.
<실제의 3상 인버터 회로의 구성예>
본 실시 형태 1에서의 반도체 장치는, 예를 들어 전기 자동차나 하이브리드 차 등에 사용되는 3상 유도 모터의 구동 회로에 사용되는 것이다. 구체적으로, 이 구동 회로에는, 인버터 회로가 포함되고, 이 인버터 회로는 직류 전력을 교류 전력으로 변환하는 기능을 갖는 회로이다. 도 3은, 본 실시 형태 1에서의 인버터 회로 및 3상 유도 모터를 포함하는 모터 회로의 구성을 도시하는 회로도이다.
도 3에서, 모터 회로는, 3상 유도 모터(MT) 및 인버터 회로(INV)를 갖고 있다. 3상 유도 모터(MT)는, 위상이 상이한 3상의 전압에 의해 구동하도록 구성되어 있다. 구체적으로, 3상 유도 모터(MT)에서는, 위상이 120도 어긋난 U상, V상, W상이라고 불리는 3상 교류를 이용하여 도체인 로터(RT)의 주위에 회전 자계를 발생시킨다. 이 경우, 로터(RT)의 주위를 자계가 회전하게 된다. 이것은, 도체인 로터(RT)를 가로지르는 자속이 변화하는 것을 의미한다. 그 결과, 도체인 로터(RT)에 전자기 유도가 발생하여, 로터(RT)에 유도 전류가 흐른다. 그리고, 회전 자계 중에서 유도 전류가 흐른다는 것은, 플레밍의 왼손의 법칙에 따라, 로터(RT)에 힘이 가해지는 것을 의미하고, 이 힘에 의해 로터(RT)가 회전하게 된다. 이렇게 3상 유도 모터(MT)에서는, 3상 교류를 이용함으로써, 로터(RT)를 회전시킬 수 있음을 알 수 있다. 즉, 3상 유도 모터(MT)에서는, 3상 교류가 필요해진다. 그래서 모터 회로에서는, 직류로부터 교류를 만들어 내는 인버터 회로(INV)를 이용함으로써, 3상 유도 모터에 3상 교류를 공급하고 있다.
이하에, 이 인버터 회로(INV)의 실제의 구성예에 대하여 설명한다. 도 3에 도시한 바와 같이, 예를 들어 본 실시 형태 1에서의 인버터 회로(INV)에는, 3상에 대응하여 IGBT(Q1)와 다이오드(FWD)가 설치되어 있다. 즉, 실제의 인버터 회로(INV)에서는, 예를 들어 도 1에 도시하는 스위치(SW1) 내지 스위치(SW6)의 각각은, 도 3에 도시한 바와 같은 IGBT(Q1)와 다이오드(FWD)를 역병렬 접속한 구성 요소로 구성된다. 즉, 도 3에서, 제1 레그(LG1)의 상부 아암 및 하부 아암, 제2 레그(LG2)의 상부 아암 및 하부 아암, 제3 레그(LG3)의 상부 아암 및 하부 아암의 각각은, IGBT(Q1)와 다이오드(FWD)를 역병렬 접속한 구성 요소로 구성되게 된다.
여기서, 예를 들어 인버터 회로(INV)의 스위칭 소자로서, 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 사용하는 것을 생각할 수 있다. 이 파워 MOSFET에 의하면, 온/오프 동작을 게이트 전극에 인가하는 전압으로 제어하는 전압 구동형이기 때문에, 고속 스위칭이 가능한 이점이 있다. 한편, 파워 MOSFET에서는, 고내압화를 도모하는데 수반하여 온 저항이 높아져 발열량이 커지는 성질이 있다. 왜냐하면, 파워 MOSFET에서는, 저농도의 에피택셜층(드리프트층)의 두께를 두껍게 함으로써 내압을 확보하고 있는데, 저농도의 에피택셜층 두께가 두꺼워지면 부작용으로서 저항이 커지기 때문이다.
이에 반해, 스위칭 소자로서, 큰 전력을 취급할 수 있는 바이폴라 트랜지스터도 존재하는데, 바이폴라 트랜지스터는, 베이스 전류에 의해 온/오프 동작을 제어하는 전류 구동형이기 때문에, 스위칭 속도가 전술한 파워 MOSFET에 비해 일반적으로 늦다는 성질이 있다.
따라서, 대전력이고, 또한, 고속 스위칭이 필요해지는 전기 자동차나 하이브리드 차의 모터 등의 용도에 있어서, 파워 MOSFET나 바이폴라 트랜지스터로는 대응이 곤란해진다. 따라서, 상술한 대전력이고, 또한, 고속 스위칭이 필요해지는 용도에는 IGBT가 사용된다. 이 IGBT는, 파워 MOSFET와 바이폴라 트랜지스터의 조합을 포함하고 있어, 파워 MOSFET의 고속 스위칭 특성과, 바이폴라 트랜지스터의 고내압성을 겸비한 반도체 소자이다. 이로부터, IGBT에 의하면, 대전력이고, 또한, 고속 스위칭이 가능하기 때문에, 대전류이고, 또한, 고속 스위칭이 필요해지는 용도에 적합한 반도체 소자라고 하게 된다. 이상으로부터, 본 실시 형태 1에서의 인버터 회로(INV)에는, 스위칭 소자로서 IGBT를 채용하고 있다.
그리고, 본 실시 형태 1에서의 인버터 회로(INV)에서는, 정전위 단자(PT)와 3상 유도 모터(MT)의 각 상(U상, V상, W상)의 사이에 IGBT(Q1)와 다이오드(FWD)가 역병렬로 접속되어 있고, 또한, 3상 유도 모터(MT)의 각 상과 부전위 단자(NT)의 사이에도 IGBT(Q1)와 다이오드(FWD)가 역병렬로 접속되어 있다. 즉, 단상마다 2개의 IGBT(Q1)와 2개의 다이오드(FWD)가 설치되어 있어, 3상에서 6개의 IGBT(Q1)와 6개의 다이오드(FWD)가 설치되어 있다. 그리고, 개개의 IGBT(Q1)의 게이트 전극에는, 게이트 제어 회로(GC)가 접속되어 있어, 이 게이트 제어 회로(GC)에 의해, IGBT(Q1)의 스위칭 동작이 제어되도록 되어 있다. 이렇게 구성된 인버터 회로(INV)에 있어서, 게이트 제어 회로(GC)에서 IGBT(Q1)의 스위칭 동작을 제어함으로써, 직류 전력을 3상 교류 전력으로 변환하고, 이 3상 교류 전력을 3상 유도 모터(MT)에 공급하도록 되어 있다.
<다이오드의 필요성>
상술한 바와 같이, 본 실시 형태 1에서의 인버터 회로(INV)에는, 스위칭 소자로서 IGBT(Q1)가 사용되고 있는데, 이 IGBT(Q1)와 역병렬 접속하도록 다이오드(FWD)가 설치되어 있다. 단순히, 스위칭 소자에 의해 스위치 기능을 실현하는 관점에서, 스위칭 소자로서의 IGBT(Q1)는 필요하지만, 다이오드(FWD)를 설치할 필요성은 없는 것으로 생각된다. 이 점에 관하여, 인버터 회로(INV)에 접속되는 부하에 인덕턴스가 포함되어 있는 경우에는, 다이오드(FWD)를 설치할 필요가 있다. 이하에, 그 이유에 대하여 설명한다.
다이오드(FWD)는, 부하가 인덕턴스를 포함하지 않는 순 저항일 경우, 환류하는 에너지가 없기 때문에 불필요하다. 그러나, 부하에 모터와 같은 인덕턴스를 포함하는 회로가 접속되어 있는 경우, 온으로 되어 있는 스위치와는 역방향으로 부하 전류가 흐르는 모드가 있다. 즉, 부하에 인덕턴스가 포함되어 있는 경우, 부하의 인덕턴스로부터 인버터 회로(INV)로 에너지가 복귀되는 경우가 있다(전류가 역류하는 경우가 있음).
이때, IGBT(Q1) 단체에서는, 이 환류 전류를 흘릴 수 있는 기능을 가지지 않으므로, IGBT(Q1)와 역병렬로 다이오드(FWD)를 접속할 필요가 있다. 즉, 인버터 회로(INV)에 있어서, 모터 제어와 같이 부하에 인덕턴스를 포함하는 경우, IGBT(Q1)를 턴 오프했을 때, 인덕턴스에 축적된 에너지(1/2LI2)를 반드시 방출해야만 한다. 그런데, IGBT(Q1) 단체에서는, 인덕턴스에 축적된 에너지를 개방하기 위한 환류 전류를 흘릴 수 없다. 따라서, 이 인덕턴스에 축적된 전기 에너지를 환류하기 위해서, IGBT(Q1)와 역병렬로 다이오드(FWD)를 접속한다. 즉, 다이오드(FWD)는, 인덕턴스에 축적된 전기 에너지를 개방하기 위하여 환류 전류를 흘리는 기능을 갖고 있다. 이상으로부터, 인덕턴스를 포함하는 부하에 접속되는 인버터 회로에서는, 스위칭 소자인 IGBT(Q1)와 역병렬로 다이오드(FWD)를 설치할 필요성이 있음을 알 수 있다. 이 다이오드(FWD)는, 프리휠 다이오드라고 불린다.
<IGBT의 구조>
이어서, 본 실시 형태 1에서의 인버터 회로(INV)를 구성하는 IGBT(Q1)와 다이오드(FWD)의 구조에 대하여 도면을 참조하면서 설명하기로 한다.
도 4는, IGBT(Q1)가 형성된 반도체 칩(CHP1)의 외형 형상을 도시하는 평면도이다. 도 4에서는, 반도체 칩(CHP1)의 주면(표면)이 나타나 있다. 도 4에 도시한 바와 같이, 본 실시 형태 1에서의 반도체 칩(CHP1)의 평면 형상은, 긴 변(LS1)과 짧은 변(SS1)을 갖는 직사각형 형상을 하고 있다. 그리고, 직사각형 형상을 한 반도체 칩(CHP1)의 표면에는, 직사각형 형상을 한 이미터 전극 패드(EP)가 형성되어 있다. 그리고, 반도체 칩(CHP1)의 긴 변 방향을 따라 복수의 전극 패드가 형성되어 있다. 구체적으로, 이 전극 패드로서, 도 4의 좌측에서부터 게이트 전극 패드(GP), 온도 검지용 전극 패드(TCP), 온도 검지용 전극 패드(TAP), 전류 검지용 전극 패드(SEP), 켈빈 검지용 전극 패드(KP)가 배치되어 있다. 이와 같이, 직사각형 형상을 한 반도체 칩(CHP1)의 표면에는, 짧은 변 방향을 따라, 이미터 전극 패드(EP)와 전극 패드가 배치되고, 또한, 긴 변 방향을 따라, 복수의 전극 패드가 형성되어 있게 된다. 이때, 이미터 전극 패드(EP)의 사이즈(평면적)는, 복수의 전극 패드의 각각의 사이즈보다 훨씬 크게 되어 있다.
도 5는, 반도체 칩(CHP1)의 표면과는 반대측의 이면을 도시하는 평면도이다. 도 5에 도시한 바와 같이, 반도체 칩(CHP1)의 이면 전체에 걸쳐, 직사각형 형상의 콜렉터 전극 패드(CP)가 형성되어 있는 것을 알 수 있다.
계속해서, 반도체 칩(CHP1)에 형성되어 있는 회로 구성에 대하여 설명한다. 도 6은, 반도체 칩(CHP1)에 형성되어 있는 회로의 일례를 나타내는 회로도이다. 도 6에 도시한 바와 같이, 반도체 칩(CHP1)에는, IGBT(Q1), 검지용 IGBT(Q2) 및 온도 검지용 다이오드(TD)가 형성되어 있다. IGBT(Q1)는 메인의 IGBT이며, 도 3에 도시하는 3상 유도 모터(MT)의 구동 제어에 사용된다. 이 IGBT(Q1)에는, 이미터 전극, 콜렉터 전극 및 게이트 전극이 형성되어 있다. 그리고, IGBT(Q1)의 이미터 전극은, 도 4에 도시하는 이미터 전극 패드(EP)를 통해 이미터 단자(ET)와 전기적으로 접속되고, IGBT(Q1)의 콜렉터 전극은, 도 5에 도시하는 콜렉터 전극 패드(CP)를 통해 콜렉터 단자(CT)와 전기적으로 접속되어 있다. 또한, IGBT(Q1)의 게이트 전극은, 도 4에 도시하는 게이트 전극 패드(GP)를 통해 게이트 단자(GT)와 전기적으로 접속되어 있다.
IGBT(Q1)의 게이트 전극은, 도 3에 도시하는 게이트 제어 회로(GC)에 접속되어 있다. 이때, 게이트 제어 회로(GC)로부터의 신호가 게이트 단자(GT)를 통해 IGBT(Q1)의 게이트 전극에 인가됨으로써, 게이트 제어 회로(GC)로부터 IGBT(Q1)의 스위칭 동작을 제어할 수 있게 되어 있다.
검지용 IGBT(Q2)는, IGBT(Q1)의 콜렉터-이미터간을 흐르는 과전류를 검지하기 위하여 설치되어 있는 것이다. 즉, 인버터 회로(INV)로서 IGBT(Q1)의 콜렉터-이미터간을 흐르는 과전류를 검지하고, IGBT(Q1)를 과전류에 의한 파괴로부터 보호하기 위해 설치되어 있다. 이 검지용 IGBT(Q2)에 있어서, 검지용 IGBT(Q2)의 콜렉터 전극은, IGBT(Q1)의 콜렉터 전극과 전기적으로 접속되고, 또한, 검지용 IGBT(Q2)의 게이트 전극은, IGBT(Q1)의 게이트 전극과 전기적으로 접속되어 있다. 또한, 검지용 IGBT(Q2)의 이미터 전극은, 도 4에 도시하는 전류 검지용 전극 패드(SEP)를 통해, IGBT(Q1)의 이미터 전극과는 다른 전류 검지용 단자(SET)와 전기적으로 접속되어 있다. 이 전류 검지용 단자(SET)는, 외부에 설치되는 전류 검지 회로에 접속된다. 그리고, 이 전류 검지 회로는, 검지용 IGBT(Q2)의 이미터 전극의 출력에 기초하여, IGBT(Q1)의 콜렉터-이미터간 전류를 검지하고, 과전류가 흘렀을 때에, IGBT(Q1)의 게이트 전극에 인가되는 게이트 신호를 차단하여, IGBT(Q1)를 보호하게 되어 있다.
구체적으로, 검지용 IGBT(Q2)는, 부하 단락 등으로 IGBT(Q1)에 과전류가 흐르지 않도록 하기 위한 전류 검출 소자로서 사용된다. 예를 들어, 메인의 IGBT(Q1)를 흐르는 전류와, 검출용 IGBT(Q2)를 흐르는 전류의 전류비가, IGBT(Q1):검지용 IGBT(Q2)=1000:1이 되도록 설계된다. 즉, 메인의 IGBT(Q1)에 200A의 전류를 흘리는 경우, 검출용 IGBT(Q2)에는, 200mA의 전류가 흐르게 된다.
실제의 어플리케이션에서는, 검지용 IGBT(Q2)의 이미터 전극과 전기적으로 접속되는 감지 저항을 외장하여, 이 감지 저항의 양단의 전압을 제어 회로에 피드백한다. 그리고, 제어 회로에서는, 감지 저항의 양단의 전압이 설정 전압 이상으로 되었을 경우에 전원을 차단하도록 제어된다. 즉, 메인의 IGBT(Q1)에 흐르는 전류가 과전류로 되었을 경우, 검지용 IGBT(Q2)에 흐르는 전류도 증가한다. 그 결과, 감지 저항을 흐르는 전류도 증가하게 되므로, 감지 저항의 양단의 전압이 커지고, 이 전압이 설정 전압 이상으로 되었을 경우에 메인의 IGBT(Q1)에 흐르는 전류가 과전류 상태로 되어 있는 것을 파악할 수 있는 것이다.
온도 검지용 다이오드(TD)는, IGBT(Q1)의 온도(넓게 말하면, 반도체 칩(CHP1)의 온도)를 검지하기 위하여 설치되어 있다. 즉, IGBT(Q1)의 온도에 의해 온도 검지용 다이오드(TD)의 전압이 변화함으로써, IGBT(Q1)의 온도를 검지하게 되어 있다. 이 온도 검지용 다이오드(TD)에는, 폴리실리콘에 서로 다른 도전형의 불순물을 도입함으로써 pn 접합이 형성되어 있고, 캐소드 전극(음극) 및 애노드 전극(양극)을 갖고 있다. 캐소드 전극은, 내부 배선에 의해 반도체 칩(CHP1)의 상면에 형성된 온도 검지용 전극 패드(TCP)(도 4 참조)를 통해, 도 6에 나타내는 온도 검지용 단자(TCT)와 전기적으로 접속되어 있다. 마찬가지로, 애노드 전극은, 내부 배선에 의해 반도체 칩(CHP1)의 상면에 형성된 온도 검지용 전극 패드(TAP)(도 4 참조)를 통해, 도 6에 나타내는 온도 검지용 단자(TAT)와 전기적으로 접속되어 있다.
온도 검지용 단자(TCT) 및 온도 검지용 단자(TAT)는, 외부에 설치되는 온도 검지 회로에 접속된다. 이 온도 검지 회로는, 온도 검지용 다이오드(TD)의 캐소드 전극 및 애노드 전극에 접속되어 있는 온도 검지용 단자(TCT)와 온도 검지용 단자(TAT)간의 출력에 기초하여, 간접적으로 IGBT(Q1)의 온도를 검지하고, 검지한 온도가 어떤 일정 온도 이상으로 되었을 때, IGBT(Q1)의 게이트 전극에 인가되는 게이트 신호를 차단함으로써, IGBT(Q1)를 보호하게 되어 있다.
상술한 바와 같이, pn 접합 다이오드를 포함하는 온도 검지용 다이오드(TD)는, 어떤 일정 값 이상의 순방향 전압을 인가하면, 급격하게 온도 검지용 다이오드(TD)를 흐르는 순방향 전류가 증가하는 특성을 갖고 있다. 그리고, 급격하게 순방향 전류가 흐르기 시작하는 전압 값은, 온도에 따라 변화하여, 온도가 상승하면, 이 전압 값은 저하된다. 그래서 본 실시 형태 1에서는, 온도 검지용 다이오드(TD)의 이 특성을 이용하고 있다. 즉, 온도 검지용 다이오드에 일정한 전류를 흘리고, 온도 검지용 다이오드(TD)의 양단의 전압 값을 측정함으로써, 간접적으로 온도 모니터가 가능하게 된다. 실제의 어플리케이션에서는, 이와 같이 하여 측정한 온도 검지 다이오드(TD)의 전압 값(온도 신호)을 제어 회로에 피드백함으로써, 소자 동작 온도가 보증치(예를 들어, 150℃ 내지 175℃)를 초과하지 않도록 제어하고 있다.
이어서, 도 6에서, IGBT(Q1)의 이미터 전극은, 이미터 단자(ET)와 전기적으로 접속되어 있음과 함께, 이미터 단자(ET)와는 다른 단자인 켈빈 단자(KT)와도 전기적으로 접속되어 있다. 이 켈빈 단자(KT)는, 내부 배선에 의해 반도체 칩(CHP1)의 상면에 형성되어 있는 켈빈 검지용 전극 패드(KP)(도 4 참조)와 전기적으로 접속되어 있다. 따라서, IGBT(Q1)의 이미터 전극은, 켈빈 검지용 전극 패드(KP)를 통해 켈빈 단자(KT)와 전기적으로 접속되어 있게 된다. 이 켈빈 단자(KT)는, 메인의 IGBT(Q1)의 검사용 단자로서 사용된다. 즉, 메인의 IGBT(Q1)에 대전류를 흘리는 검사 시에 있어서, 전압 감지를 IGBT(Q1)의 이미터 단자(ET)로부터 취할 경우, 이미터 단자(ET)에는, 대전류가 흐르기 때문에, 배선 저항에 기인하는 전압 강하를 무시할 수 없게 되어, 정확한 온 전압의 측정이 곤란해진다. 그래서 본 실시 형태 1에서는, IGBT(Q1)의 이미터 단자(ET)와 전기적으로 접속되지만, 대전류가 흐르지 않는 전압 감지 단자로서 켈빈 단자(KT)를 설치하고 있는 것이다. 즉, 대전류를 흘리는 검사 시에 있어서, 켈빈 단자로부터 이미터 전극의 전압을 측정함으로써, 대전류의 영향을 받지 않고, IGBT(Q1)의 온 전압을 측정할 수 있다. 또한, 켈빈 단자(KT)는, 게이트 구동 출력용의 전기적으로 독립된 기준 핀으로서도 사용된다.
이상으로부터, 본 실시 형태 1에서의 반도체 칩(CHP1)에 의하면, 전류 검지 회로 및 온도 검지 회로 등을 포함하는 제어 회로와 접속할 수 있도록 구성되어 있으므로, 반도체 칩(CHP1)에 포함되는 IGBT(Q1)의 동작 신뢰성을 향상할 수 있다.
<IGBT의 디바이스 구조>
계속해서, IGBT(Q1)의 디바이스 구조에 대하여 설명한다. 도 7은, 본 실시 형태 1에서의 IGBT(Q1)의 디바이스 구조를 도시하는 단면도이다. 도 7에서, IGBT(Q1)는, 반도체 칩의 이면에 형성된 콜렉터 전극(CE)(콜렉터 전극 패드(CP))을 갖고, 이 콜렉터 전극(CE) 위에 p+형 반도체 영역(PR1)이 형성되어 있다. p+형 반도체 영역(PR1) 위에는 n+형 반도체 영역(NR1)이 형성되고, 이 n+형 반도체 영역(NR1) 위에 n-형 반도체 영역(NR2)이 형성되어 있다. 그리고, n-형 반도체 영역(NR2) 위에는 p형 반도체 영역(PR2)이 형성되고, 이 p형 반도체 영역(PR2)을 관통하여, n-형 반도체 영역(NR2)에 달하는 트렌치(TR)가 형성되어 있다. 또한, 트렌치(TR)에 정합하여 이미터 영역이 되는 n+형 반도체 영역(ER)이 형성되어 있다. 트렌치(TR)의 내부에는, 예를 들어 산화 실리콘막을 포함하는 게이트 절연막(GOX)이 형성되고, 이 게이트 절연막(GOX)을 통해 게이트 전극(GE)이 형성되어 있다. 이 게이트 전극(GE)은, 예를 들어 폴리실리콘막으로 형성되고, 트렌치(TR)를 매립하게 형성되어 있다.
이렇게 구성된 IGBT(Q1)에 있어서, 게이트 전극(GE)은, 도 4에 도시하는 게이트 전극 패드(GP)를 통해 게이트 단자(GT)와 접속되어 있다. 마찬가지로, 이미터 영역이 되는 n+형 반도체 영역(ER)은, 이미터 전극(EE)(이미터 전극 패드(EP))을 통해 이미터 단자(ET)와 전기적으로 접속되어 있다. 콜렉터 영역이 되는 p+형 반도체 영역(PR1)은, 반도체 칩의 이면에 형성되어 있는 콜렉터 전극(CE)과 전기적으로 접속되어 있다.
이렇게 구성되어 있는 IGBT(Q1)는, 파워 MOSFET의 고속 스위칭 특성 및 전압 구동 특성과, 바이폴라 트랜지스터의 저온 전압 특성을 겸비하고 있다.
또한, n+형 반도체 영역(NR1)은, 버퍼층이라고 불린다. 이 n+형 반도체 영역(NR1)은, IGBT(Q1)가 턴 오프하고 있을 때에, p형 반도체 영역(PR2)으로부터 n-형 반도체 영역(NR2) 내에 성장하는 공핍층이, n-형 반도체 영역(NR2)의 하층에 형성되어 있는 p+형 반도체 영역(PR1)에 접촉해버리는 펀치스루 현상을 방지하기 위하여 형성되어 있다. 또한, p+형 반도체 영역(PR1)으로부터 n-형 반도체 영역(NR2)으로의 홀 주입량의 제한 등의 목적을 위해, n+형 반도체 영역(NR1)이 형성되어 있다.
<IGBT의 동작>
이어서, 본 실시 형태 1에서의 IGBT(Q1)의 동작에 대하여 설명한다. 먼저, IGBT(Q1)가 턴 온하는 동작에 대하여 설명한다. 도 7에서, 게이트 전극(GE)과, 이미터 영역이 되는 n+형 반도체 영역(ER)의 사이에 충분한 정(正)의 전압을 인가함으로써, 트렌치 게이트 구조를 한 MOSFET가 턴 온한다. 이 경우, 콜렉터 영역을 구성하는 p+형 반도체 영역(PR1)과 n-형 반도체 영역(NR2)의 사이가 순바이어스되어, p+형 반도체 영역(PR1)으로부터 n-형 반도체 영역(NR2)에 정공 주입이 일어난다. 계속해서, 주입된 정공의 플러스 전하와 동일한 만큼의 전자가 n-형 반도체 영역(NR2)에 모인다. 이에 의해, n-형 반도체 영역(NR2)의 저항 저하가 일어나(전도도 변조), IGBT(Q1)는 온 상태가 된다.
온 전압에는, p+형 반도체 영역(PR1)과 n-형 반도체 영역(NR2)의 접합 전압이 가해지는데, n-형 반도체 영역(NR2)의 저항값이 전도도 변조에 의해 1자리 이상 저하되기 때문에, 온 저항의 대부분을 차지하게 되는 고내압에서는, 파워 MOSFET보다 IGBT(Q1)가 낮은 온 전압이 된다. 따라서, IGBT(Q1)는, 고내압화에 유효한 디바이스인 것을 알 수 있다. 즉, 파워 MOSFET에서는, 고내압화를 도모하기 위하여 드리프트층이 되는 에피택셜층의 두께를 두껍게 할 필요가 있는데, 이 경우, 온 저항도 상승하게 된다. 이에 반해, IGBT(Q1)에서는, 고내압화를 도모하기 위해서, n-형 반도체 영역(NR2)의 두께를 두껍게 해도, IGBT(Q1)의 온 동작 시에는 전도도 변조가 발생한다. 이로 인해, 파워 MOSFET보다 온 저항을 낮게 할 수 있는 것이다. 즉, IGBT(Q1)에 의하면, 파워 MOSFET와 비교하여, 고내압화를 도모하는 경우에도, 저 온 저항의 디바이스를 실현할 수 있는 것이다.
계속해서, IGBT(Q1)가 턴 오프하는 동작에 대하여 설명한다. 게이트 전극(GE)과, 이미터 영역이 되는 n+형 반도체 영역(ER)의 사이의 전압을 저하시키면, 트렌치 게이트 구조를 한 MOSFET가 턴 오프한다. 이 경우, p+형 반도체 영역(PR1)으로부터 n-형 반도체 영역(NR2)으로의 정공 주입이 정지하고, 이미 주입된 정공도 수명이 다해서 감소한다. 잔류하고 있는 정공은, p+형 반도체 영역(PR1)으로 직접 유출되어(테일 전류), 유출이 완료한 시점에서 IGBT(Q1)는 오프 상태가 된다. 이와 같이 하여 IGBT(Q1)를 온/오프 동작시킬 수 있다.
<프리휠 다이오드의 구조>
이어서, 도 8은, 다이오드(FWD)가 형성된 반도체 칩(CHP2)의 외형 형상을 도시하는 평면도이다. 도 8에서는, 반도체 칩(CHP2)의 주면(표면)이 나타나 있다. 도 8에 도시한 바와 같이, 본 실시 형태 1에서의 반도체 칩(CHP2)의 평면 형상은, 긴 변(LS2)과 짧은 변(SS2)을 갖는 직사각형 형상을 하고 있다. 그리고, 직사각형 형상을 한 반도체 칩(CHP2)의 표면에는, 직사각형 형상을 한 애노드 전극 패드(ADP)가 형성되어 있다. 한편, 도시는 하지 않지만, 반도체 칩(CHP2)의 표면과는 반대측의 이면 전체에 걸쳐, 직사각형 형상의 캐소드 전극 패드가 형성되어 있다.
계속해서, 다이오드(FWD)의 디바이스 구조에 대하여 설명한다. 도 9는, 다이오드(FWD)의 디바이스 구조를 도시하는 단면도이다. 도 9에서, 반도체 칩의 이면에는, 캐소드 전극(CDE)(캐소드 전극 패드(CDP))이 형성되어 있고, 이 캐소드 전극(CDE) 위에 n+형 반도체 영역(NR3)이 형성되어 있다. 그리고, n+형 반도체 영역(NR3) 위에 n-형 반도체 영역(NR4)이 형성되어 있고, n-형 반도체 영역(NR4) 위에 서로 이격된 p형 반도체 영역(PR3)이 형성되어 있다. p형 반도체 영역(PR3)의 사이에는, p-형 반도체 영역(PR4)이 형성되어 있다. p형 반도체 영역(PR3)과 p-형 반도체 영역(PR4) 위에는, 애노드 전극(ADE)(애노드 전극 패드(ADP))이 형성되어 있다. 애노드 전극(ADE)은, 예를 들어 알루미늄-실리콘으로 구성되어 있다.
<다이오드의 동작>
이렇게 구성된 다이오드(FWD)에 의하면, 애노드 전극(ADE)에 플러스 전압을 인가하고, 캐소드 전극(CDE)에 마이너스 전압을 인가하면, n-형 반도체 영역(NR4)과 p형 반도체 영역(PR3)의 사이의 pn 접합이 순바이어스되어 전류가 흐른다. 한편, 애노드 전극(ADE)에 마이너스 전압을 인가하고, 캐소드 전극(CDE)에 플러스 전압을 인가하면, n-형 반도체 영역(NR4)과 p형 반도체 영역(PR3)의 사이의 pn 접합이 역바이어스되어 전류가 흐르지 않는다. 이와 같이 하여, 정류 기능을 갖는 다이오드(FWD)를 동작시킬 수 있다.
<IGBT와 다이오드를 별도 칩에 형성하고 있는 이유>
상술한 바와 같이, 본 실시 형태 1에서는, IGBT(Q1)를 반도체 칩(CHP1)에 형성하고, 다이오드(FWD)를 반도체 칩(CHP2)에 형성하고 있다. 즉, 본 실시 형태 1에서는, IGBT(Q1)와 다이오드(FWD)를 별도 칩에 형성하고 있다. 그 이유에 대해서, 파워 MOSFET와 비교하면서 설명하기로 한다.
도 10은, 파워 MOSFET의 디바이스 구조와 회로 소자의 대응 관계를 도시하는 단면도이다. 도 10에 도시하는 파워 MOSFET의 디바이스 구조는, 도 7에 나타내는 IGBT(Q1)와 거의 마찬가지의 구성을 하고 있고, IGBT(Q1)의 구성 요소인 p+형 반도체 영역(PR1)을 제거하면, 도 10에 도시하는 파워 MOSFET(Q3)의 디바이스 구조가 된다. 이 파워 MOSFET(Q3)에서, IGBT(Q1)의 콜렉터 전극(CE)은 드레인 전극(DE)에 대응하고, 이 드레인 전극(DE)은 드레인 단자(DT)와 전기적으로 접속되어 있다. 또한, 파워 MOSFET(Q3)에서, IGBT(Q1)의 이미터 영역인 n+형 반도체 영역(ER)은 소스 영역인 n+형 반도체 영역(SR)에 대응하고, IGBT(Q1)의 이미터 전극(EE)은 소스 전극(SE)에 대응한다. 그리고, 파워 MOSFET(Q3)의 이미터 영역인 n+형 반도체 영역(SR)은, 소스 전극(SE)과 전기적으로 접속되고, 이 소스 전극(SE)은 소스 단자(ST)와 전기적으로 접속되어 있다. 또한, 파워 MOSFET(Q3)의 게이트 전극(GE)은 게이트 단자(GT)와 전기적으로 접속되어 있다.
이렇게 구성되어 있는 파워 MOSFET(Q3)는, 도 10에 도시한 바와 같이, 트렌치 게이트 구조를 포함하는 MOSFET(10)를 포함하고 있음과 함께, p형 반도체 영역(PR2)과 n-형 반도체 영역(NR2)에 의해 형성되는 pn 접합 다이오드를 포함하게 된다. 즉, 파워 MOSFET(Q3)에서는, 디바이스 구조상 MOSFET와 함께 기생적으로 pn 접합 다이오드도 형성되게 된다. 이 pn 접합 다이오드는, 파워 MOSFET와 일체적으로 형성되므로 바디 다이오드(11)라고 불린다. 즉, 파워 MOSFET(Q3)에서는, MOSFET(10)를 형성하면 필연적으로 바디 다이오드(11)도 형성되게 된다. 이로부터, 인버터 회로에 파워 MOSFET를 사용하는 경우, 파워 MOSFET에 내장하여 바디 다이오드(11)가 형성되게 되고, 이 바디 다이오드(11)가 프리휠 다이오드로서 기능하게 된다. 따라서, 인버터 회로에 파워 MOSFET를 사용하는 경우, 별도 칩으로 다이오드를 형성할 필요성은 없는 것이다.
한편, 도 11은, IGBT(Q1)의 디바이스 구조와 회로 소자의 대응 관계를 도시하는 도면이다. 도 11에서, IGBT(Q1)는, 트렌치 게이트 구조의 MOSFET(10)를 포함함과 함께, p형 반도체 영역(PR2)과 n-형 반도체 영역(NR2)과 p+형 반도체 영역(PR1)을 포함하는 PNP 바이폴라 트랜지스터(12)를 포함하게 된다. 즉, IGBT(Q1)에서는, 바디 다이오드(11) 대신에 PNP 바이폴라 트랜지스터(12)가 형성되게 된다. 이것은, 도 10에 도시하는 파워 MOSFET(Q3)에서는, p형 반도체 영역(PR2)과 n-형 반도체 영역(NR2)에 의해 바디 다이오드(11)가 필연적으로 형성되지만, IGBT(Q1)의 경우에는, 파워 MOSFET(Q3)의 디바이스 구조에 대하여 p+형 반도체 영역(PR1)이 추가되므로, 바디 다이오드(11)가 아니라, PNP 바이폴라 트랜지스터(12)가 형성되게 되는 것이다. 따라서, IGBT(Q1)에서는, 디바이스 구조상 필연적으로 바디 다이오드(11)는 형성되지 않기 때문에, 새롭게 프리휠 다이오드를 설치할 필요성이 발생하는 것이다.
여기서, IGBT(Q1)와 동일한 반도체 칩에 프리휠 다이오드로서 기능하는 다이오드(FWD)를 형성하는 것을 생각할 수 있다. 그런데, 이하에 나타내는 이유에 의해, 동일한 반도체 칩에 IGBT(Q1)와 다이오드(FWD)를 형성하지 않고, 각각 별도의 반도체 칩에 IGBT(Q1)와 다이오드(FWD)를 형성하고 있다.
다이오드(FWD)에서는, 스위칭 특성을 개선하기 위해서, 현 상황에서는, 전자선을 조사함으로써, 캐리어의 라이프 타임을 컨트롤하고 있다. 즉, 전자선을 조사함으로써 결정 결함이 생성되고, 이 결정 결함에 의해 캐리어의 소멸이 빨라지기 때문에, 다이오드(FWD)의 스위칭 특성이 개선되는 것이다. 마찬가지로, IGBT(Q1)에서도 특성을 개선하기 위해서, 전자선의 조사가 행하여진다. 단, 다이오드(FWD)에 대한 전자선 조사의 조건과, IGBT(Q1)에 대한 전자선 조사의 조건은 상이하다.
이때, 예를 들어 IGBT(Q1)와 다이오드(FWD)를 동일한 반도체 칩에 형성한 경우, 다이오드(FWD)의 스위칭 특성을 개선하기 위하여 전자선을 조사하면, IGBT(Q1)에도 동일 조건의 전자선 조사가 행하여지게 된다. 이 결과, 다이오드(FWD)의 특성 향상과 IGBT(Q1)의 특성 향상의 정합성을 도모하는 것이 곤란해진다. 반대로, 다이오드(FWD)의 특성 향상을 도모할 수는 있어도, IGBT(Q1)의 특성이 열화될 우려도 있다. 왜냐하면, IGBT(Q1)의 특성 향상을 위한 전자선 조사 조건과, 다이오드(FWD)의 특성 향상을 위한 전자선 조사 조건은 상이하기 때문이다.
이 점에 관하여, IGBT(Q1)와 다이오드(FWD)를 각각 별도의 반도체 칩에 형성하는 경우에는, IGBT(Q1)에 대한 전자선 조사의 조건과, 다이오드(FWD)에 대한 전자선 조사의 조건을 따로따로 설정할 수 있다. 바꿔 말하면, IGBT(Q1)와 다이오드(FWD)를 각각 별도의 반도체 칩에 형성하는 경우에는, IGBT(Q1)의 특성 향상의 관점에서 최적의 조건에서의 전자선 조사를 행할 수 있음과 함께, 다이오드(FWD)의 특성 향상의 관점에서 최적의 조건에서의 전자선 조사를 행할 수 있는 것이다. 즉, 본 실시 형태 1에서는, IGBT(Q1)의 특성 향상과 다이오드(FWD)의 특성 향상의 양립을 도모하는 관점에서, IGBT(Q1)와 다이오드(FWD)를 각각 별도의 반도체 칩에 형성하고 있는 것이다.
IGBT(Q1)의 경우에는, 애당초, 디바이스 구조상, 기생적으로 바디 다이오드가 형성되지 않으므로, 동일한 반도체 칩에 IGBT(Q1)와 다이오드(FWD)를 함께 형성한다는 인센티브가 작용하는 경우는 적다. 나아가, IGBT(Q1)의 특성 개선과 다이오드(FWD)의 특성 개선의 양립을 도모하는 관점에 착안하면, IGBT(Q1)와 다이오드(FWD)를 동일한 반도체 칩에 형성하는 것보다는, 각각 별도의 반도체 칩에 형성하는 것이 더 바람직하게 된다. 이상과 같은 이유에 의해, 본 실시 형태 1에서는, IGBT(Q1)와 다이오드(FWD)를 각각 별도의 반도체 칩에 형성하고 있는 것이다.
<실시 형태 1에서의 반도체 장치의 실장 구성>
이어서, 본 실시 형태 1에서의 반도체 장치의 실장 구성에 대하여 설명한다. 본 실시 형태 1에서의 반도체 장치는, 도 3에 도시하는 인버터 회로(INV)에 관한 것이고, 인버터 회로(INV)의 구성 요소가 되는 1개의 IGBT(Q1)와 1개의 다이오드(FWD)를 1 패키지화한 것이다. 즉, 본 실시 형태 1에서의 반도체 장치를 6개 사용함으로써, 3상 모터를 구동하는 3상의 인버터 회로(INV)가 되는 전자 장치(파워 모듈)가 구성되게 된다.
도 12는, 본 실시 형태 1에서의 반도체 장치(PAC1)의 외관 구성을 도시하는 평면도이다. 도 12에 도시한 바와 같이, 본 실시 형태 1에서의 반도체 장치(PAC1)는, 직사각형 형상을 한 수지를 포함하는 밀봉체(MR)를 갖는다. 이 밀봉체(MR)는, 도 12에 나타내는 상면과, 이 상면과는 반대측의 하면과, 그 두께 방향에 있어서 상면과 하면의 사이에 위치하는 제1 측면 및 제1 측면과 대향하는 제2 측면을 갖는다. 도 12에서는, 제1 측면을 구성하는 변(S1)이 도시되고, 제2 측면을 구성하는 변(S2)이 도시되어 있다. 또한, 밀봉체(MR)는, 제1 측면 및 제2 측면과 교차하는 제3 측면과, 제1 측면 및 제2 측면과 교차하고, 제3 측면과 대향하는 제4 측면을 갖는다. 도 12에서는, 제3 측면을 구성하는 변(S3)이 도시되어 있음과 함께, 제4 측면을 구성하는 변(S4)이 도시되어 있다.
여기서, 본 실시 형태 1에서의 반도체 장치(PAC1)에서는, 도 12에 도시한 바와 같이, 제1 측면으로부터 복수의 리드(LD1)의 각각의 일부분이 돌출되고, 또한, 제2 측면으로부터 복수의 리드(LD2)의 각각의 일부분이 돌출되어 있다. 이때, 리드(LD1)는 이미터 단자(ET)를 구성하고, 리드(LD2)는 신호 단자(SGT)를 구성하고 있다. 그리고, 이미터 단자(ET)를 구성하는 복수의 리드(LD1)의 각각의 폭은, 신호 단자(SGT)를 구성하는 복수의 리드(LD2)의 각각의 폭보다 크게 되어 있다. 바꿔 말하면, 본 실시 형태 1에서, 복수의 리드(LD1)를 통합하여 제1 리드(제1 리드군)라 칭하고, 복수의 리드(LD2)를 통합하여 제2 리드(제2 리드군)라 칭할 경우, 제1 리드의 밀봉체(MR)로부터 노출되어 있는 부분은, 복수의 부분(복수의 리드(LD1))으로 구성되고, 또한, 제2 리드의 밀봉체(MR)로부터 노출되어 있는 부분은, 복수의 부분(복수의 리드(LD2))으로 구성된다. 이때, 평면에서 보아, 제1 리드의 복수의 부분의 각각의 폭은, 복수의 리드(LD2)의 각각의 폭보다 넓다고 할 수도 있다. 이것은, 이미터 단자(ET)에는 대전류가 흐르기 때문에, 가능한 한 저항을 저감할 필요가 있는 것에 반해, 신호 단자(SGT)에는 미소한 전류밖에 흐르지 않는 것을 고려한 것이다.
계속해서, 본 실시 형태 1에서의 반도체 장치(PAC1)를 구성하는 밀봉체(MR)의 내부 구조에 대하여 설명한다. 도 13은, 본 실시 형태 1에서의 반도체 장치(PAC1)의 밀봉체(MR)의 내부 구조를 도시하는 도면이며, 도 13의 (a)가 평면도에 대응하고, 도 13의 (b)가 도 13의 (a)의 A-A선에서의 단면도에 대응한다.
우선, 도 13의 (a)에서, 밀봉체(MR)의 내부에는, 직사각형 형상의 칩 탑재부(TAB)가 배치되어 있다. 이 칩 탑재부(TAB)는, 방열 효율을 높이기 위한 히트 스프레더로서도 기능하며, 예를 들어 열전도율이 높은 구리를 주성분으로 하는 재료로 구성되어 있다. 여기서, 「주성분」이란, 부재를 구성하는 구성 재료 중, 가장 많이 포함되어 있는 재료 성분을 말하며, 예를 들어 「구리를 주성분으로 하는 재료」란, 부재의 재료가 구리를 가장 많이 포함하고 있는 것을 의미하고 있다. 본 명세서에서 「주성분」이라는 말을 사용하는 의도는, 예를 들어 부재가 기본적으로 구리로 구성되어 있지만, 그 밖에 불순물을 포함하는 경우를 배제하는 것이 아닌 것을 표현하기 위해 사용하고 있다.
칩 탑재부(TAB) 위에는, 예를 들어 고융점 땜납을 포함하는 도전성 접착재(ADH1)를 통해, IGBT가 형성된 반도체 칩(CHP1), 및 다이오드가 형성된 반도체 칩(CHP2)이 탑재되어 있다. 이때, 반도체 칩(CHP1) 및 반도체 칩(CHP2)이 탑재되어 있는 면을 칩 탑재부(TAB)의 제1 면이라 정의하고, 이 제1 면과 반대측의 면을 제2 면이라 정의한다. 이 경우, 반도체 칩(CHP1) 및 반도체 칩(CHP2)은, 칩 탑재부(TAB)의 제1 면 위에 탑재되어 있다고 하게 된다. 특히, 다이오드가 형성된 반도체 칩(CHP2)은, 반도체 칩(CHP2)의 이면에 형성된 캐소드 전극 패드가, 도전성 접착제(ADH1)를 통해, 칩 탑재부(TAB)의 제1 면과 접촉하도록 배치된다. 이 경우, 반도체 칩(CHP2)의 표면에 형성되어 있는 애노드 전극 패드(ADP)가 위를 향하게 된다. 한편, IGBT가 형성된 반도체 칩(CHP1)은, 반도체 칩(CHP1)의 이면에 형성된 콜렉터 전극(CE)(콜렉터 전극 패드(CP))(도 5 참조)이 도전성 접착제(ADH1)를 통해, 칩 탑재부(TAB)의 제1 면과 접촉하도록 배치된다. 이 경우, 반도체 칩(CHP1)의 표면에 형성되어 있는 이미터 전극 패드(EP) 및 복수의 전극 패드가 위를 향하게 된다. 따라서, 반도체 칩(CHP1)의 콜렉터 전극 패드(CP)와 반도체 칩(CHP2)의 캐소드 전극 패드는 칩 탑재부(TAB)를 통해 전기적으로 접속되게 된다.
또한, 도 13의 (a)에서, 칩 탑재부(TAB)의 평면적은, 반도체 칩(CHP1) 및 반도체 칩(CHP2)의 합계 평면적보다 크게 되어 있다. 그리고, 평면에서 보아, 칩 탑재부(TAB)의 반도체 칩(CHP1) 및 반도체 칩(CHP2)이 겹치지 않는 부분에는, 칩 탑재부(TAB)의 제1 면에서부터 제2 면에 걸쳐서 관통한 관통 구멍(TH)이 형성되어 있고, 이 관통 구멍(TH) 내에는, 밀봉체(MR)의 일부가 충전되어 있다.
계속해서, 도 13의 (a)에 도시한 바와 같이, 반도체 칩(CHP1)의 이미터 전극 패드(EP), 및 반도체 칩(CHP2)의 애노드 전극 패드(ADP) 위에는, 예를 들어 고융점 땜납을 포함하는 도전성 접착재(ADH2)를 통해, 도전성 부재인 클립(CLP)이 배치되어 있다. 그리고, 이 클립(CLP)은, 도전성 접착재(ADH2)를 통해, 이미터 단자(ET)와 접속되어 있다. 따라서, 반도체 칩(CHP1)의 이미터 전극 패드(EP)와 반도체 칩(CHP2)의 애노드 전극 패드(ADP)는, 클립(CLP)을 통해 이미터 단자(ET)와 전기적으로 접속되어 있게 된다. 이 클립(CLP)은, 예를 들어 구리를 주성분으로 하는 판상 부재로 구성된다. 즉, 본 실시 형태 1에서는, 반도체 칩(CHP1)의 이미터 전극 패드(EP)로부터 이미터 단자(ET)에 걸쳐 대전류가 흐르기 때문에, 대전류를 흘릴 수 있도록, 큰 면적을 확보할 수 있는 클립(CLP)을 사용하고 있다.
또한, 도 13의 (a)에 도시한 바와 같이, 반도체 칩(CHP1)의 표면에는, 복수의 전극 패드가 형성되어 있고, 이 복수의 전극 패드의 각각은, 도전성 부재인 와이어(W)에 의해, 신호 단자(SGT)와 전기적으로 접속되어 있다. 구체적으로, 복수의 전극 패드는, 게이트 전극 패드(GP), 온도 검지용 전극 패드(TCP), 온도 검지용 전극 패드(TAP), 전류 검지용 전극 패드(SEP), 켈빈 검지용 전극 패드(KP)를 포함하고 있다. 그리고, 게이트 전극 패드(GP)는, 신호 단자(SGT)의 하나인 게이트 단자(GT)와 와이어(W)로 전기적으로 접속되어 있다. 마찬가지로, 온도 검지용 전극 패드(TCP)는, 신호 단자(SGT)의 하나인 온도 검지용 단자(TCT)와 와이어(W)로 전기적으로 접속되고, 온도 검지용 전극 패드(TAP)는, 신호 단자(SGT)의 하나인 온도 검지용 단자(TAT)와 와이어(W)로 전기적으로 접속되어 있다. 또한, 전류 검지용 전극 패드(SEP)는, 신호 단자(SGT)의 하나인 전류 검지용 단자(SET)와 와이어(W)로 전기적으로 접속되고, 켈빈 검지용 전극 패드(KP)는, 켈빈 단자(KT)와 와이어(W)로 전기적으로 접속되어 있다. 이때, 와이어(W)는, 예를 들어 금, 구리 또는 알루미늄을 주성분으로 하는 도전 부재로 구성되어 있다.
여기서, 도 13의 (a)에 도시한 바와 같이, 평면에서 보아, 반도체 칩(CHP2)은, 이미터 단자(ET)와 반도체 칩(CHP1)의 사이에 위치하도록, 칩 탑재부(TAB)의 제1 면 위에 탑재되고, 또한, 반도체 칩(CHP1)은, 반도체 칩(CHP2)과 신호 단자(SGT)의 사이에 위치하도록, 칩 탑재부(TAB)의 제1 면 위에 탑재되어 있다.
바꿔 말하면, 이미터 단자(ET), 반도체 칩(CHP2), 반도체 칩(CHP1) 및 신호 단자(SGT)는, 제1 방향인 y 방향을 따라 배치되어 있다. 구체적으로는, 평면에서 보아, 반도체 칩(CHP2)은, 반도체 칩(CHP1)보다 이미터 단자(ET)에 근접하도록, 칩 탑재부(TAB)의 제1 면 위에 탑재되고, 또한, 반도체 칩(CHP1)은, 반도체 칩(CHP2)보다 신호 단자(SGT)에 근접하도록, 칩 탑재부(TAB)의 제1 면 위에 탑재되어 있게 된다.
그리고, 평면에서 보아, 게이트 전극 패드(GP)가 이미터 전극 패드(EP)보다 신호 단자(SGT)에 근접하도록, 반도체 칩(CHP1)은 칩 탑재부(TAB)의 제1 면 위에 탑재되어 있다. 더욱 상세히 설명하면, 평면에서 보아, 게이트 전극 패드(GP), 온도 검지용 전극 패드(TCP), 온도 검지용 전극 패드(TAP), 전류 검지용 전극 패드(SEP), 켈빈 검지용 전극 패드(KP)를 포함하는 복수의 전극 패드가 이미터 전극 패드(EP)보다 신호 단자(SGT)에 근접하도록, 반도체 칩(CHP1)은 칩 탑재부(TAB)의 제1 면 위에 탑재되어 있게 된다. 바꿔 말하면, 반도체 칩(CHP1)의 복수 전극 패드는, 평면에서 보아, 반도체 칩(CHP1)의 변 중, 신호 단자(SGT)에 가장 가까운 변을 따라 배치되어 있다고 할 수도 있다. 이때, 도 13의 (a)에 도시한 바와 같이, 평면에서 보아, 클립(CLP)은, 게이트 전극 패드(GP)를 포함하는 복수의 전극 패드 및 복수의 와이어(W) 중 어느 것과도 겹치지 않도록 배치되어 있다.
이렇게 내부 구성되어 있는 반도체 장치(PAC1)에서는, 반도체 칩(CHP1), 반도체 칩(CHP2), 칩 탑재부(TAB)의 일부, 이미터 단자(ET)의 일부, 복수의 신호 단자(SGT)의 각각의 일부, 클립(CLP) 및 와이어(W)가, 예를 들어 수지에 의해 밀봉됨으로써, 밀봉체(MR)가 구성되어 있다.
계속해서, 도 13의 (b)에서, 칩 탑재부(TAB)의 제1 면 위에는, 도전성 접착재(ADH1)를 통해, IGBT가 형성된 반도체 칩(CHP1)과, 다이오드가 형성된 반도체 칩(CHP2)이 탑재되어 있다. 그리고, 반도체 칩(CHP1)의 표면 위로부터 반도체 칩(CHP2)의 표면 위에 걸쳐, 도전성 접착제(ADH2)를 통해, 클립(CLP)이 배치되어 있다. 이 클립(CLP)은 또한, 이미터 단자(ET)와 도전성 접착재(ADH2)로 접속되어 있고, 이미터 단자(ET)의 일부는, 밀봉체(MR)로부터 노출되어 있다. 또한, 반도체 칩(CHP1)은, 이미터 단자(ET)와는 반대측에 배치된 신호 단자(SGT)와 와이어(W)로 접속되고, 신호 단자(SGT)의 일부도 밀봉체(MR)로부터 노출되어 있다.
여기서, 도 13의 (b)에 도시한 바와 같이, 칩 탑재부(TAB)의 제2 면은, 밀봉체(MR)의 하면으로부터 노출되어 있어, 이 노출되어 있는 칩 탑재부(TAB)의 제2 면이 콜렉터 단자(CT)가 된다. 그리고, 칩 탑재부(TAB)의 제2 면은, 반도체 장치(PAC1)를 배선 기판에 실장했을 때, 배선 기판 위에 형성된 배선과 납땜 가능한 면이 된다.
칩 탑재부(TAB) 위의 제1 면 위에는, 반도체 칩(CHP1)과 반도체 칩(CHP2)이 탑재되어 있고, 반도체 칩(CHP1)의 콜렉터 전극 패드와, 반도체 칩(CHP2)의 캐소드 전극 패드가 칩 탑재부(TAB)에 도전성 접착제(ADH1)를 통해 접촉하고 있다. 이로부터, 콜렉터 전극 패드와 캐소드 전극 패드는, 칩 탑재부(TAB)를 통해 전기적으로 접속되어 있게 되고, 결국, 콜렉터 단자(CT)와 전기적으로 접속되게 된다. 또한, 도 13의 (b)에 도시한 바와 같이, 칩 탑재부(TAB)의 두께는, 이미터 단자(ET)나 신호 단자(SGT)의 두께보다 두껍게 되어 있다.
이상과 같이 하여, 본 실시 형태 1에서의 반도체 장치(PAC1)가 실장 구성되어 있게 된다. 여기서, 본 실시 형태 1에서의 반도체 장치(PAC1)의 실장 구성에 관한 별도 표현에 대하여 설명한다.
예를 들어, 본 실시 형태 1에서의 반도체 장치(PAC1)는, 제1 외부 전극, 제2 외부 전극, 제3 외부 전극을 갖고, 제1 외부 전극과 제2 외부 전극에 끼워지게 배치된 반도체 칩(CHP1)과, 제1 외부 전극과 제2 외부 전극에 끼워지게 배치된 반도체 칩(CHP2)을 갖는다. 그리고, IGBT가 형성된 반도체 칩(CHP1) 및 다이오드가 형성된 반도체 칩(CHP2), 제1 외부 전극의 일부, 제2 외부 전극의 일부 및 제3 외부 전극의 일부가 밀봉체(MR)로 밀봉되어 있다.
이때, 반도체 칩(CHP1)의 이미터 전극 패드(EP)와 반도체 칩(CHP2)의 애노드 전극 패드(ADP)는, 제1 외부 전극의 제1 부분을 통해 전기적으로 접속되고, 반도체 칩(CHP1)의 게이트 전극 패드(GP)는, 제2 외부 전극과 전기적으로 접속되어 있다. 또한, 반도체 칩(CHP1)의 콜렉터 전극 패드와 반도체 칩(CHP2)의 캐소드 전극 패드는, 제3 외부 전극을 통해 전기적으로 접속된다.
또한, 제1 외부 전극의 제2 부분 및 제2 외부 전극은, 밀봉체(MR)로부터 노출되어, 평면에서 보아, 반도체 칩(CHP2)은, 반도체 칩(CHP1)과 제1 외부 전극의 제2 부분과의 사이에 위치하고, 또한, 반도체 칩(CHP1)은, 반도체 칩(CHP2)과 제2 외부 전극과의 사이에 위치한다.
이러한 표현으로 본 실시 형태 1에서의 반도체 장치(PAC1)의 실장 구성을 설명할 경우, 도 13의 (a) 및 도 13의 (b)에서, 제1 외부 전극은, 이미터 단자(ET)와 클립(CLP)을 조합한 구성 요소에 대응하고, 제2 외부 전극은, 신호 단자(SGT)와 와이어(W)를 조합한 구성 요소에 대응한다. 또한, 제3 외부 전극은, 콜렉터 단자(CT)가 되는 칩 탑재부(TAB)에 대응한다. 그리고, 제1 외부 전극의 제1 부분이 클립(CLP)에 대응하고, 제1 외부 전극의 제2 부분이 이미터 단자(ET)에 대응한다. 따라서, 본 실시 형태 1에서의 반도체 장치(PAC1)에 있어서, 제1 외부 전극의 제1 부분(클립(CLP))과 제2 부분(이미터 단자(ET))은 별체 구조이며, 또한, 제1 외부 전극의 제1 부분과 제2 부분은, 도전성 접착재(ADH2)를 통해 전기적으로 접속되어 있게 된다.
또한, 본 실시 형태 1에서의 반도체 장치(PAC1)에서는, 온 저항을 저감하는 관점에서, 칩 탑재부(TAB)와, 이 칩 탑재부(TAB) 위에 탑재되는 반도체 칩(CHP1)이나 반도체 칩(CHP2)과의 접속에 사용되는 도전성 접착재(ADH1)나, 반도체 칩(CHP1)이나 반도체 칩(CHP2)과 클립(CLP)과의 접속에 사용되는 도전성 접착재(ADH2), 땜납이 사용된다. 즉, 온 저항의 저감이 필요해지는 인버터 회로에 사용되는 반도체 장치(PAC1)에서는, 전기 전도율이 큰 땜납이 사용되고, 이에 의해, 온 저항을 저감하고 있다.
단, 본 실시 형태 1에서의 반도체 장치(PAC1)가 제품으로서 완성된 후에는, 회로 기판(실장 기판)에 실장된다. 이 경우, 반도체 장치(PAC1)와 실장 기판의 접속에는 땜납이 사용된다. 땜납에 의한 접속의 경우, 땜납을 용융시켜서 접속시키기 때문에, 가열 처리(리플로우)가 필요해진다.
여기서, 반도체 장치(PAC1)와 실장 기판의 접속에 사용되는 땜납과, 상술한 반도체 장치(PAC1)의 내부에서 사용되는 땜납이 동일한 재료일 경우, 반도체 장치(PAC1)와 실장 기판의 접속시에 가해지는 열처리(리플로우)에 의해, 반도체 장치(PAC1)의 내부에 사용되어 있는 땜납도 용융하게 된다. 이 경우, 땜납의 용융에 의한 체적 팽창으로 반도체 장치(PAC1)를 밀봉하고 있는 수지에 크랙이 발생하거나, 용융한 땜납이 외부로 누출되는 문제가 발생하게 된다.
이로부터, 반도체 장치(PAC1)의 내부에서는 고융점 땜납이 사용된다. 이 경우, 반도체 장치(PAC1)와 실장 기판의 접속시 가해지는 열처리(리플로우)에 의해, 반도체 장치(PAC1)의 내부에 사용되어 있는 고융점 땜납은 용융되지 않는다. 따라서, 고융점 땜납의 용융에 의한 체적 팽창으로 반도체 장치(PAC1)를 밀봉하고 있는 수지에 크랙이 발생하거나, 용융한 땜납이 외부로 누출되는 문제를 방지할 수 있다.
여기서, 반도체 장치(PAC1)와 실장 기판의 접속에 사용되는 땜납은, 예를 들어 Sn(주석)-은(Ag)-구리(Cu)로 대표되는 융점이 220℃ 정도의 땜납이 사용되고, 리플로우 시에, 반도체 장치(PAC1)는, 260℃ 정도까지 가열된다. 이로부터, 예를 들어 본 명세서에서 말하는 고융점 땜납이란, 260℃ 정도로 가열해도 용융하지 않는 땜납을 의도하고 있다. 대표적인 것을 들면, 예를 들어 융점이 300℃ 이상이고 리플로우 온도가 350℃ 정도고, Pb(납)을 90중량% 이상 포함한 땜납이다.
기본적으로, 본 실시 형태 1에서의 반도체 장치(PAC1)에서는, 도전성 접착재(ADH1)에 사용되는 고융점 땜납과, 도전성 접착재(ADH2)에 사용되는 고융점 땜납은 동일한 재료 성분인 것을 상정하고 있다. 단, 이에 한정하지 않고, 예를 들어 도전성 접착재(ADH1)를 구성하는 고융점 땜납과, 도전성 접착재(ADH2)를 구성하는 고융점 땜납을 상이한 재료 성분으로 구성할 수도 있다.
<실시 형태 1에서의 반도체 장치의 특징>
계속해서, 본 실시 형태 1에서의 반도체 장치(PAC1)의 특징점에 대하여 설명한다. 도 13의 (a)에서, 본 실시 형태 1에서의 제1 특징점은, 밀봉체(MR)의 변(S1)으로부터 이미터 단자(ET)가 돌출되어 있고, 또한, 밀봉체(MR)의 변(S2)으로부터 신호 단자(SGT)가 돌출되어 있는 점에 있다. 즉, 이미터 단자(ET)가 돌출되어 있는 밀봉체(MR)의 변과, 신호 단자(SGT)가 돌출되어 있는 밀봉체(MR)의 변이 상이한 점에 본 실시 형태 1에서의 제1 특징점이 있다. 더욱 상세하게는, 이미터 단자(ET)가 돌출되어 있는 밀봉체(MR)의 변과 대향하는 변으로부터, 신호 단자(SGT)가 돌출되어 있다. 이 경우, 예를 들어 이하에 나타내는 이점을 얻을 수 있다.
제1 이점은, 도 13의 (a)에 도시한 바와 같이, 이미터 단자(ET)를 밀봉체(MR)의 변(S1)에 걸쳐 배치할 수 있는 점이다. 즉, 본 실시 형태 1에서의 반도체 장치(PAC1)는, 예를 들어 수백 A의 대전류를 흘리는 인버터 회로에 적용하는 것을 상정하고 있다. 이로 인해, 대전류가 흐르는 이미터 단자(ET)에서의 전류 경로를 충분히 확보할 필요가 있다. 이 점에 관하여, 본 실시 형태 1에서는, 밀봉체(MR)의 1변인 변(S1)에 걸쳐 이미터 단자(ET)를 배치할 수 있다. 이것은, 이미터 단자(ET)에서의 전류 경로를 충분히 확보할 수 있는 것을 의미한다. 그 결과, 본 실시 형태 1에 의하면, 전류 경로가 되는 이미터 단자(ET)를 충분히 확보할 수 있기 때문에, 수백 A라는 대전류를 흘리는 인버터 회로에 적용하는 것이 가능하게 됨과 함께, 이미터 단자(ET)에서의 저항도 저감할 수 있다. 이에 의해, 본 실시 형태 1에 의하면, 인버터 회로에서의 직류 전력으로부터 교류 전력으로의 변환 효율도 향상할 수 있다. 즉, 본 실시 형태 1에서는, 이미터 단자(ET)가 돌출된 밀봉체(MR)의 변과, 신호 단자(SGT)가 돌출된 밀봉체(MR)의 변이 상이하기 때문에, 신호 단자(SGT)의 점유 스페이스를 고려하지 않고, 이미터 단자(ET)의 폭을 넓게 할 수 있는 것이다. 이로부터, 본 실시 형태 1에 의하면, 이미터 단자(ET)의 점유 면적을 충분히 확보할 수 있는 것에 기인하여, 대전류에 대응 가능하고, 또한, 저항 저감에 의한 소비 전력의 삭감에도 기여하는 고성능 반도체 장치(PAC1)를 제공할 수 있다.
이어서, 제2 이점은, 도 13의 (a)에 도시한 바와 같이, 이미터 단자(ET)와 신호 단자(SGT)가 서로 대향하는 변에 배치되어 있기 때문에, 클립(CLP)의 배치 위치에 제약을 받지 않고, 와이어(W)를 배치할 수 있는 점이다. 예를 들어, 도 13의 (a)에서, 다이오드가 형성되어 있는 반도체 칩(CHP2)의 표면 애노드 전극 패드(ADP)와, IGBT가 형성되어 있는 반도체 칩(CHP1)의 표면 이미터 전극 패드(EP)는, 밀봉체(MR)의 변(S1)측에 배치되어 있는 이미터 단자(ET)와 클립(CLP)으로 전기적으로 접속되어 있다. 한편, 반도체 칩(CHP1)의 표면에 형성되어 있는 복수의 전극 패드는, 밀봉체(MR)의 변(S2)측에 배치되어 있는 신호 단자(SGT)와 와이어(W)로 전기적으로 접속되어 있다. 따라서, 이미터 단자(ET)가 변(S1)측에 배치되고, 또한, 신호 단자(SGT)가 변(S2)측에 배치되어 있는 점에서, 이미터 단자(ET)와 접속하는 클립(CLP)과, 신호 단자(SGT)와 접속하는 와이어(W)는, 서로 제약을 받지 않고 배치할 수 있는 것이다.
특히, 반도체 칩(CHP1)에 있어서, 변(S1)측에 이미터 전극 패드(EP)를 배치하고, 또한, 변(S2)측에 복수의 전극 패드를 배치하도록, 이미터 전극 패드(EP)와 복수의 전극 패드를 레이아웃 구성하는 것과의 시너지 효과에 의해, 도 13의 (a)에 도시한 바와 같이, 클립(CLP)과 와이어(W)는, 서로 제약을 받지 않고 배치할 수 있다. 이것은, 예를 들어 신호 단자(SGT)와 복수의 전극 패드의 거리가 작아지도록 하여, 와이어(W)의 길이를 짧게 할 수 있는 것을 의미한다. 그 결과, 와이어(W)에 존재하는 기생 인덕턴스를 작게 할 수 있고, 이에 의해, 회로 동작의 안정성을 향상할 수 있다.
또한, 제3 이점은, 도 13의 (b)에 도시한 바와 같이, 밀봉체(MR)의 양측으로부터 리드(이미터 단자(ET) 및 신호 단자(SGT))가 돌출되게 되어, 반도체 장치(PAC1)를 배선 기판에 실장할 때의 실장 안정성이 향상되는 점이다. 상세하게는, 본 실시 형태 1에서의 반도체 장치(PAC1)는, 밀봉체(MR)로부터 돌출된 리드를 걸윙 형상으로 가공하고, 이 가공한 리드에 의해, 배선 기판의 단자와 전기적으로 접속한다. 따라서, 밀봉체(MR)의 양측으로부터 리드가 돌출되어 있는 구조의 경우, 밸런스가 좋고, 반도체 장치(PAC1)의 배선 기판에 대한 실장 안정성이 향상하고, 이에 의해, 반도체 장치(PAC1)의 실장시의 위치 정밀도의 향상 및 땜납 접속 신뢰성을 향상할 수 있다.
계속해서, 제4 이점은 특히, 수백 A라는 대전류 용도에서 현저해진다. 예를 들어, 도 13의 (a) 및 도 13의 (b)에서, 본 실시 형태 1에서의 반도체 장치(PAC1)에서는, 칩 탑재부(TAB)의 제2 면인 콜렉터 단자(CT)로부터, 반도체 칩(CHP1)의 내부에 형성된 IGBT→반도체 칩(CHP1)의 표면에 형성된 이미터 전극 패드(EP)→클립(CLP)→이미터 단자(ET)라는 전류 경로로 대전류가 흐른다. 여기서, 앙페르의 법칙에 의해, 전류가 흐르면 필연적으로 전류의 주위에 자계가 발생한다. 이 자계의 강도는, 전류의 크기가 커질수록 커진다. 따라서, 대전류를 흘릴수록 발생하는 자계가 커진다. 이때, 대전류가 흐르는 이미터 단자(ET)의 근방에 신호 단자(SGT)가 존재하는 경우, 신호 단자(SGT)에 자계의 영향이 미치게 된다. 구체적으로는, 발생한 자계에 기인하는 전자기 유도 노이즈가 신호 단자(SGT)에 인가되게 된다. 이 경우, 특히, 신호 단자(SGT) 중, 게이트 단자(GT)에 전자기 유도 노이즈가 가해지면, 예를 들어 설정값 이상의 전압이 IGBT의 게이트 전극에 인가되는 사태가 발생하고, 이에 의해 IGBT가 파괴될 우려가 있다. 또한, 게이트 단자(GT) 이외의 신호 단자(SGT)에 있어서도, 노이즈가 중첩됨으로써, 전류 검지 회로나 온도 검지 회로 등의 오동작을 일으킬 우려가 있다. 즉, 대전류가 흐르는 이미터 단자(ET)의 근방에 신호 단자(SGT)를 배치하면, 대전류에 기인하는 큰 자계에 의해 전자기 유도 노이즈도 커져, 신호 단자(SGT)에 악영향이 미치게 된다. 즉, 신호 단자(SGT)는, 미약한 전류 신호나 전압 신호가 전달되는 경로이므로, 대전류에서의 강한 자계에 의한 전자기 유도 노이즈의 영향을 최대한 억제할 필요가 있다.
이 점에 관하여, 본 실시 형태 1에서의 반도체 장치(PAC1)에서는, 상술한 제1 특징점에 의해, 대전류가 흐르는 이미터 단자(ET)와, 미약한 신호가 전달되는 신호 단자(SGT)는, 서로 대향하는 변에 배치되어 있고, 가장 이격되게 배치되어 있다. 따라서, 본 실시 형태 1에 의하면, 이미터 단자(ET)에 대전류가 흘러, 이 대전류에서 발생하는 큰 자계에 기인하는 전자기 유도 노이즈의 악영향이, 신호 단자(SGT)에 미치는 것을 억제할 수 있는 것이다. 이것은, 본 실시 형태 1에 의하면, 대전류를 취급하는 경우에도, 반도체 장치(PAC1)의 신뢰성을 향상할 수 있는 것을 의미하고 있다. 이 점이 제1 특징점에 의한 제4 이점이다.
또한, 제5 이점은, 신호 단자(SGT)도 밀봉체(MR)의 변(S2)에 걸쳐 배치할 수 있는 점이다. 예를 들어, 본 실시 형태 1에서의 반도체 장치(PAC1)에서는, 신호 단자(SGT)로서, 게이트 단자(GT), 온도 검지용 단자(TCT), 온도 검지용 단자(TAT), 전류 검지용 단자(SET) 및 켈빈 단자(KT)를 사용하고 있는데, 또 다른 신호 단자(SGT)의 추가도 용이하게 된다. 즉, 본 실시 형태 1에서의 제1 특징점에 의하면, 한층더 고성능화나 고신뢰성의 관점에서, 신호 단자(SGT)의 추가에 의한 다기능화도 도모하기 쉬워진다.
이어서, 본 실시 형태 1에서의 제2 특징점은, 예를 들어 도 13의 (a)에 도시한 바와 같이, 평면에서 보아, 이미터 단자(ET)와, IGBT가 형성된 반도체 칩(CHP1)의 사이에 위치하도록, 다이오드가 형성된 반도체 칩(CHP2)이 칩 탑재부(TAB)의 제1 면 위에 탑재되어 있는 점이다. 바꿔 말하면, 본 실시 형태 1에서의 제2 특징점은, IGBT가 형성된 반도체 칩(CHP1)보다 이미터 단자(ET)에 근접하도록, 다이오드가 형성된 반도체 칩(CHP2)이 배치되어 있다고 할 수도 있다.
이에 의해, 이하에 나타내는 이점을 얻을 수 있다. 즉, 본 실시 형태 1에서, 다이오드는, 부하에 포함되는 인덕턴스에 축적된 전기 에너지를 개방하기 위하여 환류 전류를 흘리는 기능을 갖고 있다. 이때, 부하로부터의 환류 전류는, 이미터 단자(ET)를 통해, 반도체 칩(CHP2)에 형성되어 있는 다이오드에 유입된다. 이 경우, 예를 들어 이미터 단자(ET)와, 다이오드가 형성된 반도체 칩(CHP2)의 사이의 거리가 길어지면, 이미터 단자(ET)와 다이오드의 사이를 연결하는 배선의 기생 인덕턴스가 커진다. 그 결과, 이 배선의 기생 인덕턴스에 의해, 이미터 단자(ET)로부터 다이오드로의 환류 전류의 유입이 저해되는 것이다. 즉, 기생 인덕턴스는, 가능한 한 전류의 변화를 일어나기 어렵게 하는 기능이 있으므로, 예를 들어 이미터 단자(ET)로부터 다이오드로 환류 전류가 흐르기 시작하려고 하는 것을 저해하게 된다. 따라서, 이미터 단자(ET)와 다이오드의 사이를 연결하는 배선의 기생 인덕턴스가 커지면, 다이오드로의 환류 전류의 유입이 발생하기 어려워지는 것이다.
이로부터, 환류 전류를 흘리기 위하여 다이오드를 설치했다고 해도, 이미터 단자(ET)와 다이오드를 연결하는 배선의 기생 인덕턴스가 커지면, 프리휠 다이오드로서의 기능이 충분히 발휘되지 않게 되는 것이다. 이로 인해, 이미터 단자(ET)와 다이오드를 연결하는 배선의 길이를 가능한 한 짧게 해서, 배선의 기생 인덕턴스를 저감하는 것이 요망되게 된다.
이 점에 관하여, 본 실시 형태 1에서는, 다이오드를 형성한 반도체 칩(CHP2)이 이미터 단자(ET)에 가까워지게 배치되어 있다. 이로 인해, 이미터 단자(ET)와 다이오드를 연결하는 배선의 길이가 짧아지고, 이에 의해, 배선의 기생 인덕턴스를 저감할 수 있다. 이에 의해, 본 실시 형태 1에 의하면, 이미터 단자(ET)로부터 다이오드로 환류 전류가 유입되기 쉬워져, 프리휠 다이오드로서의 기능을 충분히 발휘시킬 수 있는 것이다. 그 결과, 본 실시 형태 1에 의하면, 반도체 칩(CHP2)에 형성된 다이오드로의 환류 전류의 유입이 용이하게 되기 때문에, IGBT를 효과적으로 보호할 수 있다.
계속해서, 본 실시 형태 1에서의 제3 특징점은, 예를 들어 도 13의 (a)에 도시한 바와 같이, IGBT가 형성된 반도체 칩(CHP1), 및 다이오드가 형성된 반도체 칩(CHP2)이 직사각형 형상을 하고 있고, 직사각형 형상의 긴 변이, x 방향으로 연장되는 밀봉체(MR)의 변(S1)이나 변(S2)과 병행하도록, 반도체 칩(CHP1) 및 반도체 칩(CHP2)이 배치되어 있는 점에 있다. 이에 의해, 클립(CLP)의 x 방향의 폭을 크게 할 수 있어, 대전류에 대응 가능하게 된다. 또한, 클립(CLP)의 x 방향의 폭을 크게 함으로써, 클립(CLP)의 저항을 저감할 수 있고, 이에 의해, 이미터 단자(ET)와 반도체 칩(CHP1)과 반도체 칩(CHP2)의 접속 저항을 저감할 수도 있다.
즉, 본 실시 형태 1에서는, 반도체 칩(CHP1) 및 반도체 칩(CHP2)의 평면 형상을 직사각형 형상으로 함으로써, 반도체 칩(CHP1)이나 반도체 칩(CHP2)이 길이가 긴 변을 갖도록 구성하고 있다. 그리고, 본 실시 형태 1에서는, 길이가 긴 변을, 이미터 단자(ET)의 돌출 방향(y 방향)과 교차하도록, 반도체 칩(CHP1) 및 반도체 칩(CHP2)을 배치하고 있다. 이에 의해, 이미터 단자(ET)의 돌출 방향(y 방향)을 따르도록 클립(CLP)을 배치한 경우, 길이가 긴 변에 상당하는 분만큼, 클립(CLP)의 x 방향의 폭을 확대할 수 있다. 이것은, 본 실시 형태 1에 의하면, 밀봉체(MR)의 변(S1)에 걸쳐 배치되어 있는 이미터 단자(ET)뿐만 아니라, 클립(CLP)의 x 방향의 폭도 확대할 수 있는 것을 의미한다. 그 결과, 본 실시 형태 1에 의하면, 클립(CLP)으로부터 이미터 단자(ET)에 이르는 넓은 전류 경로를 확보할 수 있다. 이에 의해, 본 실시 형태 1에서의 반도체 장치(PAC1)가 대전류에 대응 가능하게 됨과 함께, 온 저항을 저감할 수 있다.
또한, 본 실시 형태 1에서는, 상술한 제3 특징점에 관련하여, 직사각형 형상을 한 반도체 칩(CHP1) 및 반도체 칩(CHP2)의 짧은 변이, 이미터 단자(ET)의 돌출 방향(y 방향)과 병행하도록, 반도체 칩(CHP1) 및 반도체 칩(CHP2)이 배치되게 된다. 그 결과, 본 실시 형태 1에 의하면, IGBT를 형성한 반도체 칩(CHP1)과 이미터 단자(ET)의 사이의 y 방향의 거리를 짧게 할 수 있게 된다. 바꿔 말하면, IGBT를 형성한 반도체 칩(CHP1)과 이미터 단자(ET)를 접속하는 클립(CLP)의 y 방향의 길이를 짧게 할 수 있다. 이로부터, 본 실시 형태 1에 의하면, IGBT를 형성한 반도체 칩(CHP1)과 이미터 단자(ET)의 사이의 거리를 작게 할 수 있으므로, 반도체 장치(PAC1)의 온 저항을 저감할 수 있다.
이상으로부터, 본 실시 형태 1에서의 제3 특징점에서는, 반도체 칩(CHP1) 및 반도체 칩(CHP2)의 평면 형상을 직사각형 형상으로 하는 것을 전제로 한다. 그리고, 직사각형의 긴 변을 전류가 흐르는 방향인 y 방향과 직교하는 x 방향을 따라서 배치함으로써, 클립(CLP)의 x 방향의 폭(전류가 흐르는 방향과 직교하는 방향)을 넓게 할 수 있다. 한편, 직사각형의 짧은 변은, 전류가 흐르는 방향인 y 방향을 따라서 배치되는 것이기 때문에, 클립(CLP)의 y 방향의 길이(전류가 흐르는 방향의 길이)를 짧게 할 수 있다. 즉, 본 실시 형태 1에서의 제3 특징점에 의하면, 클립(CLP)에 있어서, 전류가 흐르는 방향과 직교하는 x 방향의 폭을 넓게 할 수 있고, 또한, 전류가 흐르는 방향인 y 방향의 길이를 짧게 할 수 있기 때문에, 반도체 장치(PAC1)의 온 저항을 충분히 저감할 수 있는 것이다.
이어서, 본 실시 형태 1에서의 제4 특징점은, 예를 들어 도 13의 (a)에 도시한 바와 같이, 칩 탑재부(TAB)의 제1 면에서부터 제2 면에 걸쳐서 관통한 관통 구멍(TH)이 형성되어 있고, 이 관통 구멍(TH) 내에는, 밀봉체(MR)의 일부가 충전되어 있는 점에 있다. 즉, 본 실시 형태 1에서, 칩 탑재부(TAB)의 평면적은, 반도체 칩(CHP1) 및 반도체 칩(CHP2)의 합계 평면적보다 크게 되어 있다. 그리고, 평면에서 보아, 칩 탑재부(TAB)의 반도체 칩(CHP1) 및 반도체 칩(CHP2)이 겹치지 않는 부분에는, 관통 구멍(TH)이 형성되어 있고, 이 관통 구멍(TH) 내에는, 밀봉체(MR)의 일부가 충전되어 있다.
이에 의해, 본 실시 형태 1에 의하면, 관통 구멍(TH)에 충전된 밀봉체(MR)의 일부에 의한 앵커 효과에 의해, 밀봉체(MR)와 칩 탑재부(TAB)의 밀착 강도를 향상할 수 있다. 즉, 밀봉체(MR)는 수지로 구성되는 한편, 칩 탑재부(TAB)는 금속 재료로 구성되어 있어, 밀봉체(MR)와 칩 탑재부(TAB)는 상이한 재료로 구성되어 있게 된다. 이로 인해, 밀봉체(MR)와 칩 탑재부(TAB)의 박리가 발생할 우려가 있다. 이 점에 관하여, 본 실시 형태 1의 제4 특징점에 의하면, 칩 탑재부(TAB)에 관통 구멍(TH)을 형성하고, 이 관통 구멍(TH)의 내부에 밀봉체(MR)를 구성하는 수지를 충전하고 있다. 이 경우, 관통 구멍(TH)에 충전된 수지에 기인하는 앵커 효과에 의해, 칩 탑재부(TAB)와 밀봉체(MR)의 밀착 강도가 향상하기 때문에, 본 실시 형태 1에서의 칩 탑재부(TAB)와 밀봉체(MR)의 박리를 억제할 수 있다. 그 결과, 칩 탑재부(TAB)와 밀봉체(MR)의 박리에 기인하는 반도체 장치(PAC1)의 내부로의 이물이나 수분의 침입을 효과적으로 방지할 수 있다. 이상으로부터, 본 실시 형태 1에서의 제4 특징점에 의하면, 반도체 장치(PAC1)의 신뢰성을 향상할 수 있다.
계속해서, 본 실시 형태 1에서의 제5 특징점은, 예를 들어 도 13의 (b)에 도시한 바와 같이, 칩 탑재부(TAB)의 두께가, 이미터 단자(ET)나 신호 단자(SGT)를 구성하는 리드의 두께보다 두껍고, 또한, 칩 탑재부(TAB)의 제2 면(하면)이 밀봉체(MR)로부터 노출되어 있는 점에 있다. 이에 의해, 먼저, 칩 탑재부(TAB)의 제2 면이 밀봉체(MR)로부터 노출되어 있기 때문에, 반도체 장치(PAC1)의 방열 효율을 향상할 수 있다. 또한, 본 실시 형태 1에 의하면, 칩 탑재부(TAB)의 두께가 두껍게 되어 있기 때문에, 이 점으로부터도, 반도체 장치(PAC1)의 방열 효율을 향상할 수 있다. 또한, 칩 탑재부(TAB)의 두께가 두껍게 되어 있다는 것은, 칩 탑재부(TAB)의 체적이 크게 되어 있는 것을 의미하고, 이에 의해, 칩 탑재부(TAB)의 열용량이 커지는 것을 의미하고 있다. 이에 의해, 반도체 장치(PAC1)의 온도 상승을 억제할 수 있다. 즉, 본 실시 형태 1에서의 반도체 장치(PAC1)는, 칩 탑재부(TAB)가 밀봉체(MR)로부터 노출되어 있는 점과, 칩 탑재부(TAB)의 두께가 두껍게 되어 있는 점의 시너지 효과에 의해, 방열 효율의 향상과 열용량의 증대를 도모할 수 있다. 따라서, 본 실시 형태 1에서의 반도체 장치(PAC1)에 의하면, 방열 효율의 향상과 열용량의 증대에 의해, 발열에 기인하는 온도 상승을 억제할 수 있다. 그 결과, 본 실시 형태 1에서의 반도체 장치(PAC1)에 의하면, 내부 온도의 상승에 기인하는 소자의 파괴를 억제할 수 있고, 이에 의해, 반도체 장치(PAC1)의 신뢰성을 향상할 수 있다.
또한, 본 실시 형태 1에서의 반도체 장치(PAC1)에서는, 칩 탑재부(TAB)의 제2 면이 밀봉체(MR)로부터 노출되어 있고, 이 노출면이 콜렉터 단자(CT)로서도 기능한다. 이렇게 본 실시 형태 1에서는, 칩 탑재부(TAB)가, 반도체 칩(CHP1) 및 반도체 칩(CHP2)을 탑재하는 기능뿐만 아니라, 그 밖에, 방열 효율을 향상시키는 방열로서의 기능이나, 콜렉터 단자(CT)로서의 기능도 구비하고 있게 된다.
<변형예 1>
이어서, 본 실시 형태 1에서의 반도체 장치(PAC1)의 변형예 1에 대하여 설명한다. 도 14는, 본 변형예 1에서의 반도체 장치(PAC1)의 외관 구성을 도시하는 평면도이다. 또한, 도 15는, 본 변형예 1에서의 반도체 장치(PAC1)의 밀봉체(MR)의 내부 구조를 도시하는 도면이며, 도 15의 (a)가 평면도에 대응하고, 도 15의 (b)가 도 15의 (a)의 A-A선에서의 단면도에 대응한다.
도 14 및 도 15의 (a)에서, 밀봉체(MR)는, 상면과, 이 상면과는 반대측의 하면과, 그 두께 방향에 있어서 상면과 하면의 사이에 위치하는 제1 측면 및 제1 측면과 대향하는 제2 측면을 갖는다. 도 14 및 도 15의 (a)에서는, 제1 측면을 구성하는 변(S1)이 도시되고, 제2 측면을 구성하는 변(S2)이 도시되어 있다. 또한, 밀봉체(MR)는, 제1 측면 및 제2 측면과 교차하는 제3 측면과, 제1 측면 및 제2 측면과 교차하고, 제3 측면과 대향하는 제4 측면을 갖는다. 도 14 및 도 15의 (a)에서는, 제3 측면을 구성하는 변(S3)이 도시되어 있음과 함께, 제4 측면을 구성하는 변(S4)이 도시되어 있다.
여기서, 본 변형예 1에서의 반도체 장치(PAC1)의 특징은, 밀봉체(MR)의 측면으로부터 칩 탑재부(TAB)의 일부가 돌출되어 있는 점에 있다. 즉, 칩 탑재부(TAB)의 일부는, 밀봉체(MR)의 제3 측면 및 제4 측면으로부터 돌출되어 있는 점에 본 변형예 1의 특징이 있다.
이에 의해, 본 변형예 1에 의하면, 이하에 나타내는 이점을 얻을 수 있다. 예를 들어, 대전류를 측정하는 테스트 공정 등에 있어서, 밀봉체(MR)의 측면으로부터 노출되어 있는 칩 탑재부(TAB1)의 일부에 테스트 단자를 접촉시킬 수 있기 때문에, 테스트 공정에서의 콘택트성을 향상할 수 있다.
또한, 본 변형예 1에서의 반도체 장치(PAC1)에서는, 밀봉체(MR)로부터 칩 탑재부(TAB)의 일부를 돌출시키기 때문에, 밀봉체(MR) 자체의 사이즈가 작아진다. 이것은, 본 변형예 1에서의 반도체 장치(PAC1)의 패키지 사이즈(밀봉체(MR)의 사이즈)가 작아지는 것을 의미하고, 이에 의해, 반도체 장치(PAC1)의 실장 면적을 작게 할 수 있다.
또한, 본 변형예 1에서는, 밀봉체(MR)의 측면으로부터 칩 탑재부(TAB)의 일부가 돌출되고, 또한, 노출되어 있으므로, 이 부분에 땜납 필릿을 형성할 수 있다. 즉, 본 변형예 1에서의 반도체 장치(PAC1)에 의하면, 이미터 단자(ET)나 신호 단자(SGT)뿐만 아니라, 칩 탑재부(TAB)가 돌출되어 있는 부분도 땜납에 의해 배선 기판과 접속할 수 있다. 이로 인해, 반도체 장치(PAC1)의 배선 기판에 대한 실장 신뢰성을 향상할 수 있다. 이 점에 관해서, 또한, 반도체 장치(PAC1)의 실장 시에 있어서의 납땜의 외관 시인성도 향상할 수 있다.
<변형예 2>
계속해서, 본 실시 형태 1에서의 반도체 장치(PAC1)의 변형예 2에 대하여 설명한다. 도 16은, 본 변형예 2에서의 반도체 장치(PAC1)의 외관 구성을 도시하는 평면도이다. 또한, 도 17은, 본 변형예 2에서의 반도체 장치(PAC1)의 밀봉체(MR)의 내부 구조를 도시하는 도면이며, 도 17의 (a)가 평면도에 대응하고, 도 17의 (b)가 도 17의 (a)의 A-A선에서의 단면도에 대응한다.
여기서, 본 변형예 2에서의 반도체 장치(PAC1)의 특징은, 도 16 및 도 17의 (a)에 도시한 바와 같이, 이미터 단자(ET)와 신호 단자(SGT)의 각각의 개수가 삭감되어 있는 점에 있다. 이에 의해, 반도체 장치(PAC1)의 구성을 간략화할 수 있음과 함께, 제조 비용도 삭감할 수 있다. 즉, IGBT를 형성한 반도체 칩(CHP1)에 있어서, 기능을 삭감해도 되는 경우에는, 신호 단자(SGT)의 개수를 삭감할 수 있다. 또한, 본 변형예 2에서는, 이미터 단자(ET)의 개수를 삭감하고 있는데, 각각의 이미터 단자(ET)의 폭을 크게 함으로써, 대전류에 대응하는 것이 가능하게 된다.
또한, 도 12 및 도 13에 나타내는 실시 형태 1에서의 반도체 장치(PAC1), 도 14 및 도 15에 도시하는 변형예 1에서의 반도체 장치(PAC1), 도 16 및 도 17에 나타내는 변형예 2에서의 반도체 장치(PAC1)에 있어서는, 이미터 단자(ET)의 개수가, 신호 단자(SGT)의 개수와 동일하게 되어 있다. 단, 이에 한정하지 않고, 이미터 단자(ET)의 개수는, 신호 단자(SGT)의 개수보다 많거나 적어도 되고, 또한, 이미터 단자(ET)의 폭은, 반도체 장치(PAC1)에 흘리는 전류의 크기에 대응하여 적절히 설정할 수 있다.
<실시 형태 1에서의 전자 장치의 구성>
본 실시 형태 1에서의 반도체 장치는, 도 3에 도시하는 인버터 회로(INV)의 구성 요소가 되는 1개의 IGBT(Q1)와 1개의 다이오드(FWD)를 1 패키지화한 것이다. 이로부터, 본 실시 형태 1에서의 반도체 장치를 6개 사용함으로써, 3상의 인버터 회로(INV)가 되는 전자 장치(파워 모듈)가 구성되게 된다. 이하에, 이 전자 장치의 구성에 대해서 도면을 참조하면서 설명한다.
도 18은, 본 실시 형태 1에서의 전자 장치(EA)의 구성을 도시하는 도면이다. 특히, 도 18의 (a)은 본 실시 형태 1에서의 전자 장치(EA)의 구성을 도시하는 평면도이며, 도 18의 (b)는 도 18의 (a)의 지면 하측에서 본 측면도이다.
도 18의 (a)에 도시한 바와 같이, 본 실시 형태 1에서의 전자 장치(EA)는, 배선 기판(WB)을 구비하고 있고, 이 배선 기판(WB) 위에 6개의 반도체 장치(PAC1 내지 PAC6)가 탑재되어 있다.
배선 기판(WB)은, 예를 들어 절연 금속 기판(IMS: Insulated Metal Substrate)으로 구성되어 있다. 이 절연 금속 기판은, 예를 들어 알루미늄을 포함하는 Al 베이스 위에 수지 절연층이 형성되고, 이 수지 절연층 위에 배선을 구성하는 구리박을 갖고 있다. 그리고, 6개의 반도체 장치(PAC1 내지 PAC6)는, 절연 금속 기판의 표면에 형성되어 있는 구리박을 포함하는 배선과 땜납에 의해 접속되어 있다. 본 실시 형태 1에서는, 배선 기판(WB)으로서 절연 금속 기판을 사용함으로써, 열 저항을 저감할 수 있다. 왜냐하면, 절연 금속 기판에 의하면, 수지 절연층은 얇고, 또한, 열전도율이 높은 Al 베이스가 두껍게 되어 있으므로, 방열 효율의 향상을 도모할 수 있기 때문이다. 그 결과, 본 실시 형태 1에서의 전자 장치(EA)의 온도 상승을 억제할 수 있고, 이에 의해, 전자 장치(EA)의 신뢰성을 향상할 수 있다.
본 실시 형태 1에서의 전자 장치(EA)에서는, 예를 들어 도 18의 (a)에 도시한 바와 같이, 반도체 장치(PAC1)와 반도체 장치(PAC2)가 y 방향으로 배열하게 배치되고, 또한, 반도체 장치(PAC3)와 반도체 장치(PAC4)가 y 방향으로 배열하게 배치되고, 또한, 반도체 장치(PAC5)와 반도체 장치(PAC6)가 y 방향으로 배열하게 배치되어 있다.
이때, 반도체 장치(PAC1)가, 도 3에 도시하는 제1 레그(LG1)의 상부 아암을 구성하고, 반도체 장치(PAC2)가, 도 3에 도시하는 제1 레그(LG1)의 하부 아암을 구성한다. 마찬가지로, 반도체 장치(PAC3)가, 도 3에 도시하는 제2 레그(LG2)의 상부 아암을 구성하고, 반도체 장치(PAC4)가, 도 3에 도시하는 제2 레그(LG2)의 하부 아암을 구성한다. 또한, 반도체 장치(PAC5)가, 도 3에 도시하는 제3 레그(LG3)의 상부 아암을 구성하고, 반도체 장치(PAC6)가, 도 3에 도시하는 제3 레그(LG3)의 하부 아암을 구성한다.
그리고, 예를 들어 도 18의 (a) 또는 도 18의 (b)에 도시한 바와 같이, 반도체 장치(PAC1)와 반도체 장치(PAC3)와 반도체 장치(PAC5)가 x 방향으로 배열하게 배치되고, 반도체 장치(PAC2)와 반도체 장치(PAC4)와 반도체 장치(PAC6)가 x 방향으로 배열하게 배치되어 있다. 따라서, 본 실시 형태 1에서의 전자 장치(EA)에서는, 배선 기판(WB)의 하측에 x 방향을 따라 배열하여 배치된 3개의 반도체 장치(PAC1, PAC3, PAC5)의 각각은, 제1 레그(LG1) 내지 제3 레그(LG3)의 각각에서의 상부 아암의 구성 요소가 되는 한편, 배선 기판(WB)의 상측에 x 방향을 따라 배열하여 배치된 3개의 반도체 장치(PAC2, PAC4, PAC6)의 각각은, 제1 레그(LG1) 내지 제3 레그(LG3)의 각각에서의 하부 아암의 구성 요소가 된다.
이때, 예를 들어 반도체 장치(PAC1)와 반도체 장치(PAC2)에 착안하면, 평면에서 보아, 반도체 장치(PAC1) 및 반도체 장치(PAC2)는, 각각의 리드(LD1)끼리가 대향하도록 y 방향을 따라서 배치된다. 마찬가지로, 반도체 장치(PAC3) 및 반도체 장치(PAC4)는, 각각의 리드(LD1)끼리가 대향하도록 y 방향을 따라서 배치됨과 함께, 반도체 장치(PAC5) 및 반도체 장치(PAC6)도, 각각의 리드(LD1)끼리가 대향하도록 y 방향을 따라서 배치된다.
한편, 예를 들어 x 방향으로 배열하고 있는 반도체 장치(PAC1)와 반도체 장치(PAC3)와 반도체 장치(PAC5)에 착안하면, 평면에서 보아, 반도체 장치(PAC1)와 반도체 장치(PAC3)와 반도체 장치(PAC5)는, 각각의 리드(LD1)가 동일한 방향(+y 방향)을 향하도록 x 방향을 따라서 배치된다. 마찬가지로, 평면에서 보아, 반도체 장치(PAC2)와 반도체 장치(PAC4)와 반도체 장치(PAC6)는, 각각의 리드(LD1)가 동일한 방향(-y 방향)을 향하도록 x 방향을 따라서 배치되게 된다.
여기서, 예를 들어 도 18의 (a)에 도시한 바와 같이, 제1 방향인 y 방향에 있어서, +y 방향으로 돌출되어 있는 반도체 장치(PAC1)의 리드(LD1)(이미터 단자)는, 배선 기판(WB)의 배선(WL1)(U)과 전기적으로 접속되어 있다. 한편, -y 방향으로 돌출되어 있는 반도체 장치(PAC1)의 리드(LD2)(신호 단자)는, 배선 기판(WB)의 배선(WL2)과 전기적으로 접속되어 있다. 그리고, 반도체 장치(PAC1)의 하면(콜렉터 단자)은 배선 기판(WB)의 y 방향과 직교하는 x 방향으로 연장되는 배선(WL3)(P)과 전기적으로 접속되어 있다.
또한, 도 18의 (a)에서, 배선 기판(WB)에 형성되어 있는 배선(WL1)(U)은 반도체 장치(PAC2)의 하면(콜렉터 단자)과 전기적으로 접속되어 있다. 그리고, 반도체 장치(PAC2)의 리드(LD2)(신호 단자)는 +y 방향으로 돌출되어 있어, 배선 기판(WB)의 배선(WL2)과 전기적으로 접속되어 있다. 또한, 반도체 장치(PAC2)의 리드(LD1)(이미터 단자)는 -y 방향으로 돌출되어 있어, 배선 기판(WB)의 배선(WL4)(N1)과 전기적으로 접속되어 있다.
또한, 도 18의 (a)에서, 배선 기판(WB)의 배선(WL3)(P)은 반도체 장치(PAC3)의 하면(콜렉터 단자)과 전기적으로 접속되어 있다. 그리고, 반도체 장치(PAC3)의 리드(LD1)(이미터 단자)는 +y 방향으로 돌출되어 있어, 배선 기판(WB)의 배선(WL1)(V)과 전기적으로 접속되어 있다. 또한, 반도체 장치(PAC3)의 리드(LD2)(신호 단자)는 -y 방향으로 돌출되어 있어, 배선 기판(WB)의 배선(WL2)과 전기적으로 접속되어 있다.
또한, 도 18의 (a)에서, 배선 기판(WB)에 형성되어 있는 배선(WL1)(V)은 반도체 장치(PAC4)의 하면(콜렉터 단자)과 전기적으로 접속되어 있다. 그리고, 반도체 장치(PAC4)의 리드(LD2)(신호 단자)는 +y 방향으로 돌출되어 있어, 배선 기판(WB)의 배선(WL2)과 전기적으로 접속되어 있다. 또한, 반도체 장치(PAC4)의 리드(LD1)(이미터 단자)는 -y 방향으로 돌출되어 있어, 배선 기판(WB)의 배선(WL4)(N2)과 전기적으로 접속되어 있다.
또한, 도 18의 (a)에서, 배선 기판(WB)의 배선(WL3)(P)은 반도체 장치(PAC5)의 하면(콜렉터 단자)과 전기적으로 접속되어 있다. 그리고, 반도체 장치(PAC5)의 리드(LD1)(이미터 단자)는 +y 방향으로 돌출되어 있어, 배선 기판(WB)의 배선(WL1)(W)과 전기적으로 접속되어 있다. 또한, 반도체 장치(PAC5)의 리드(LD2)(신호 단자)는 -y 방향으로 돌출되어 있어, 배선 기판(WB)의 배선(WL2)과 전기적으로 접속되어 있다.
또한, 도 18의 (a)에서, 배선 기판(WB)에 형성되어 있는 배선(WL1)(W)은 반도체 장치(PAC6)의 하면(콜렉터 단자)과 전기적으로 접속되어 있다. 그리고, 반도체 장치(PAC6)의 리드(LD2)(신호 단자)는 +y 방향으로 돌출되어 있어, 배선 기판(WB)의 배선(WL2)과 전기적으로 접속되어 있다. 또한, 반도체 장치(PAC6)의 리드(LD1)(이미터 단자)는 -y 방향으로 돌출되어 있어, 배선 기판(WB)의 배선(WL4)(N3)과 전기적으로 접속되어 있다.
또한, 도 18의 (a)에 나타내는 배선(WL1)(U)은 도 3에 도시하는 3상 유도 모터(MT)의 U상과 전기적으로 접속되고, 도 18의 (a)에 나타내는 배선(WL1)(V)은 도 3에 도시하는 3상 유도 모터(MT)의 V상과 전기적으로 접속된다. 또한, 도 18의 (a)에 나타내는 배선(WL1)(W)은 도 3에 도시하는 3상 유도 모터(MT)의 W상과 전기적으로 접속되고, 도 18의 (a)에 나타내는 배선(WL2)은, 도 3에 도시하는 게이트 제어 회로(GC) 및 도시하지 않은 전류 검지 회로나 온도 검지 회로 등을 포함하는 제어 회로와 전기적으로 접속된다. 또한, 도 18의 (a)에 나타내는 배선(WL3)(P)은 도 3에 도시하는 정전위 단자(PT)와 전기적으로 접속되고, 도 18의 (a)에 나타내는 배선(WL4)(N1)과 배선(WL4)(N2)과 배선(WL4)(N3)은 도 3에 도시하는 부전위 단자(NT)와 전기적으로 접속된다. 이와 같이 하여, 본 실시 형태 1에서의 전자 장치(EA)(파워 모듈)가, 3상의 인버터 회로(INV)를 구성하도록 실장 구성되어 있음을 알 수 있다.
이어서, 도 19는, 도 18에 나타내는 전자 장치(EA)를 수지 케이스(CS)에 실장한 완성품(CPT)을 도시하는 도면이다. 특히, 도 19의 (a)는 완성품(CPT)의 구성을 도시하는 평면도이며, 도 19의 (b)는 도 19의 (a)의 지면 하측에서 본 측면도이다.
도 19에 도시한 바와 같이, 완성품(CPT)은, 전자 장치(EA)를 수지 케이스(CS)에 실장한 구성을 하고 있다. 그리고, 도 19에서, 배선(WL1)(U)은 버스 바(BB)(U)에 의해 단자(UT)와 접속되고, 배선(WL1)(V)은 버스 바(BB)(V)에 의해 단자(VT)와 접속되어 있다. 또한 배선(WL1)(W)은 버스 바(BB)(W)에 의해 단자(WT)와 전기적으로 접속되어 있다. 이때, 단자(UT)는, 3상 유도 모터의 U상과 전기적으로 접속되고, 단자(VT)는, 3상 유도 모터의 V상과 전기적으로 접속되고, 단자(WT)는, 3상 유도 모터의 W상과 전기적으로 접속되게 된다.
또한, 배선(WL3)(P)은 버스 바(BB)(P)에 의해 정전위 단자(PT)와 전기적으로 접속된다. 또한, 배선(WL4)(N1)과 배선(WL4)(N2)과 배선(WL4)(N3)은 버스 바(BB)(N)에 의해 부전위 단자(NT)와 전기적으로 접속된다.
또한, 배선(WL2)은, 접속 단자(CNT)와 접속되어 있고, 이 접속 단자(CNT)는, z 방향으로 절곡되어 있다. 그 결과, 예를 들어 도 19의 (b)에 도시한 바와 같이, z 방향으로 절곡된 접속 단자(CNT)는, 수지 케이스(CS)의 상방에 배치된 제어 기판(CB)을 관통하여 제어 기판(CB)과 접속되게 되어 있다. 이에 의해, 예를 들어 도 19에 나타내는 반도체 장치(PAC1 내지 PAC6)의 각각의 리드(LD2)(신호 단자)는 배선(WL2)→수직으로 절곡된 접속 단자→제어 기판(CB)과 접속됨으로써, 최종적으로, 제어 기판(CB)에 탑재된 반도체 칩을 포함하는 제어 회로와 전기적으로 접속되게 된다. 그 결과, 반도체 장치(PAC1 내지 PAC6)는, 제어 기판(CB) 위에 탑재된 제어 회로에 의해 제어되는 것을 알 수 있다. 또한, 도 19의 (b)에서 나타내고 있는 제어 기판(CB)은, 도 19의 (a)에서는, 하층의 구성 요소가 보이지 않게 되므로 생략하고 있다.
이상과 같이 하여, 본 실시 형태 1에서의 전자 장치(EA)(완성품(CPT))가 실장 구성되어 있게 된다.
<관련 기술 1에 대한 우위성>
계속해서, 본 실시 형태 1에서의 반도체 장치(PAC1) 및 전자 장치(EA)의 우위성을 관련 기술 1과 비교하면서 설명한다. 도 20은, 관련 기술 1에서의 반도체 장치(FRA1)에 있어서, 밀봉체(MR)의 내부 구성을 도시하는 도면이다. 특히, 도 20의 (a)은 관련 기술 1에 있어서의 반도체 장치(FRA1)에 있어서, 밀봉체(MR)의 내부 구성을 도시하는 평면도이며, 도 20의 (b)는 도 20의 (a)의 A-A선으로 절단한 단면도이다.
도 20의 (a)에 도시한 바와 같이, 관련 기술 1에서의 반도체 장치(FRA1)에서는, 평면에서 보아, 이미터 단자(ET)와, 다이오드가 형성된 반도체 칩(CHP2)의 사이에 위치하도록, IGBT가 형성된 반도체 칩(CHP1)이 칩 탑재부(TAB)의 제1 면 위에 탑재되어 있다. 바꿔 말하면, 관련 기술 1에서의 반도체 장치(FRA1)에서는, 다이오드가 형성된 반도체 칩(CHP2)보다 이미터 단자(ET)에 근접하도록, IGBT가 형성된 반도체 칩(CHP2)이 배치되어 있다.
그리고, 이렇게 구성되어 있는 관련 기술 1에서의 반도체 장치(FRA1)에서는, 도 20의 (a)에 도시한 바와 같이, 밀봉체(MR)의 변(S1)을 따라, 이미터 단자(ET)와 신호 단자(SGT)가 배치되어 있다. 즉, 관련 기술 1에서는, 이미터 단자(ET)와 신호 단자(SGT)가 동일한 변(S1)으로부터 돌출되도록 구성되어 있다.
(1) 이 경우, 관련 기술 1에 의하면, 이미터 단자(ET)와 신호 단자(SGT)가 동일 변에 배치되어 있기 때문에, 신호 단자(SGT)의 점유 스페이스를 확보하지 않으면 안되는 결과, 이미터 단자(ET)의 폭을 충분히 확보할 수 없다. 또한, 신호 단자(SGT)와 접속하는 와이어 본딩 영역을 확보할 필요가 있기 때문에, 이미터 단자(ET)와 전기적으로 접속되는 클립(CLP)의 폭도 충분히 확보할 수 없다. 이와 같이, 관련 기술 1에서는, 이미터 단자(ET)의 폭 및 클립(CLP)의 폭을 충분히 크게 할 수 없으므로, 전류 경로가 좁아진다. 이에 의해, 관련 기술 1에서의 반도체 장치(FRA1)에서는, 수백 A라는 대전류에 대응하는 것이 곤란해짐과 함께, 온 저항도 상승하기 때문에, 성능의 향상을 도모하는 것이 곤란해진다.
이에 반해, 본 실시 형태 1에서의 반도체 장치(PAC1)에 의하면, 도 13의 (a)에 도시한 바와 같이, 이미터 단자(ET)와 신호 단자(SGT)가 각각 별도의 변으로부터 돌출되도록 구성되어 있다. 이로 인해, 본 실시 형태 1에 의하면, 예를 들어 도 13의 (a)의 변(S1)에 걸쳐 이미터 단자(ET)를 배치할 수 있음과 함께, 클립(CLP)에 있어서도 와이어 본딩 영역과의 간섭을 생각할 필요가 없기 때문에, 클립(CLP)의 폭도 크게 할 수 있다. 즉, 본 실시 형태 1에서의 반도체 장치(PAC1)에서는, 이미터 단자(ET)의 폭과 클립(CLP)의 폭을 충분히 확보할 수 있다. 이로 인해, 수백 A라는 대전류에 대응 가능함과 함께, 온 저항도 저감할 수 있으므로, 대전류에 대응하면서 성능 향상을 도모할 수 있다(제1 우위성).
(2) 이어서, 관련 기술 1에서는, 도 20의 (a)에 도시한 바와 같이, IGBT가 형성된 반도체 칩(CHP1)의 복수 전극 패드와 신호 단자(SGT)를 와이어(W)로 전기적으로 접속하고 있다. 이때, 관련 기술 1에서는, 이미터 단자(ET)와 신호 단자(SGT)가 동일 변에 배치되어 있기 때문에, 이미터 단자(ET)와 접속되는 클립(CLP)을 피하도록, 복수의 전극 패드 및 와이어(W)를 배치할 필요가 있다. 즉, 관련 기술 1에서는, 클립(CLP)과 간섭하지 않도록, 복수의 전극 패드의 레이아웃 배치나, 와이어(W)의 배치를 고려할 필요가 있다. 그 결과, 복수의 전극 패드의 레이아웃 배치나 와이어(W)의 배치에 제약을 받게 되어, 전기적 특성이나 구조상에서 최적의 배치를 실현할 수 없게 된다.
이에 반해, 본 실시 형태 1에서의 반도체 장치(PAC1)에 의하면, 도 13의 (a)에 도시한 바와 같이, 이미터 단자(ET)와 신호 단자(SGT)가 서로 별도의 변으로부터 돌출되도록 구성되어 있다. 이로 인해, 본 실시 형태 1에 의하면, 이미터 단자(ET)와 접속되는 클립(CLP)에 의한 배치에 제한을 받지 않고, 자유롭게 복수의 전극 패드의 레이아웃 배치나 와이어(W)의 배치를 실현할 수 있다. 그 결과, 본 실시 형태 1에 의하면, 와이어(W)의 길이가 최단이 되도록, 복수의 전극 패드나 와이어(W)를 배치하는 것이 가능하게 되고, 이에 의해, 기생 인덕턴스의 저감으로 대표되는 전기적 특성을 향상할 수 있는 최적의 배치를 실현할 수 있는 효과를 얻을 수 있다(제2 우위성).
(3) 계속해서, 관련 기술 1에서는, 도 20의 (a) 및 도 20의 (b)에 도시한 바와 같이, 이미터 단자(ET)와 신호 단자(SGT)가 동일 변으로부터 돌출되어 있고, 또한, 대향하는 변으로부터는 리드가 돌출되지 않도록 구성되어 있다. 그 결과, 관련 기술 1에 의하면, 밀봉체(MR)의 편측으로부터 돌출된 리드(이미터 단자(ET) 및 신호 단자(SGT))에 의해서만, 배선 기판에 반도체 장치(FRA1)가 실장되게 된다. 이것은, 관련 기술 1에서의 실장 상태에서는, 밀봉체(MR) 중 리드가 돌출되지 않은 측의 부분이 떠버리는 경우도 생각할 수 있어, 실장 확실성이 저하되는 것이 우려된다. 즉, 관련 기술 1에서의 편측만의 실장 형태에서는, 기판 실장의 관점에서 불리하여, 실장시의 위치 정밀도나 땜납 접속 신뢰성의 관점에서 개선의 여지가 존재하게 된다.
이에 반해, 본 실시 형태 1에서의 반도체 장치(PAC1)에서는, 예를 들어 도 13의 (a)및 도 13의 (b)에 도시한 바와 같이, 밀봉체(MR)의 양측으로부터 리드(이미터 단자(ET) 및 신호 단자(SGT))가 돌출되게 되어, 반도체 장치(PAC1)를 배선 기판에 실장할 때의 실장 안정성이 향상된다. 즉, 본 실시 형태 1에서의 반도체 장치(PAC1)에 도시한 바와 같이 밀봉체(MR)의 양측으로부터 리드가 돌출되어 있는 구조의 경우, 밸런스가 좋고, 반도체 장치(PAC1)의 배선 기판에 대한 실장 안정성이 향상된다. 그 결과, 본 실시 형태 1에 의하면, 반도체 장치(PAC1)의 실장시의 위치 정밀도의 향상 및 땜납 접속 신뢰성을 향상할 수 있고, 이에 의해, 본 실시 형태 1에서의 반도체 장치(PAC1)의 실장 신뢰성이 향상된다(제3 우위성).
(4) 이어서, 도 21은, 관련 기술 1의 반도체 장치(FRA1)에 있어서, 대전류를 흘릴 때에 발생하는 전자기 유도 노이즈의 영향을 설명하는 도면이다. 도 21에서, 관련 기술 1에서의 반도체 장치(FRA1)에서는, 칩 탑재부(TAB)의 제2 면인 콜렉터 단자(CT)로부터, 반도체 칩(CHP1)의 내부에 형성된 IGBT→반도체 칩(CHP1)의 표면에 형성된 이미터 전극 패드→클립(CLP)→이미터 단자(ET)라는 전류 경로로 대전류가 흐른다. 여기서, 전류가 흐르면 필연적으로 전류의 주위에 자계가 발생한다. 이 자계의 강도는, 전류의 크기가 커질수록 커진다. 따라서, 대전류를 흘릴수록 발생하는 자계가 커진다. 이때, 관련 기술 1에서는, 이미터 단자(ET)와 신호 단자(SGT)가 동일 변에 배치되어 있기 때문에, 대전류가 흐르는 이미터 단자(ET)의 근방에 신호 단자(SGT)가 배치되게 된다. 이 경우, 신호 단자(SGT)에 자계의 영향이 미치게 된다.
구체적으로는, 도 21에 도시한 바와 같이, 관련 기술 1에서는, 이미터 단자(ET)의 근방에 신호 단자(SGT)가 배치되게 되기 때문에, 이미터 단자(ET)를 대전류가 흐름으로써 발생한 자계에 기인하는 전자기 유도 노이즈가 신호 단자(SGT)에 인가되게 된다. 이 경우, 특히 신호 단자(SGT) 중, 게이트 단자(GT)에 전자기 유도 노이즈가 가해지면, 예를 들어 설정값 이상의 전압이 IGBT의 게이트 전극에 인가되는 사태가 발생하고, 이에 의해 IGBT가 파괴될 우려가 있다. 또한, 게이트 단자(GT) 이외의 신호 단자(SGT)에서도 노이즈가 중첩됨으로써, 전류 검지 회로나 온도 검지 회로 등의 오동작을 일으킬 우려가 있다. 즉, 대전류가 흐르는 이미터 단자(ET)의 근방에 신호 단자(SGT)를 배치하는 관련 기술 1의 구성에서는, 대전류에 기인하는 큰 자계에 의해 전자기 유도 노이즈도 커져, 신호 단자(SGT)에 악영향이 미치게 된다.
이에 반해, 본 실시 형태 1에서의 반도체 장치(PAC1)에서는, 예를 들어 도 13의 (a)에 도시한 바와 같이, 대전류가 흐르는 이미터 단자(ET)와, 미약한 신호가 전달하는 신호 단자(SGT)는, 서로 대향하는 변에 배치되어 있고, 가장 이격되게 배치되어 있다. 따라서, 본 실시 형태 1에 의하면, 이미터 단자(ET)에 대전류가 흘러, 이 대전류에서 발생하는 큰 자계에 기인하는 전자기 유도 노이즈가 발생해도, 이 전자기 유도 노이즈의 악영향이 신호 단자(SGT)에 달하는 것을 억제할 수 있는 것이다. 즉, 본 실시 형태 1에서의 반도체 장치(PAC1)에 의하면, 이미터 단자(ET)와 신호 단자(SGT)가 대향하는 각각 별도의 변에 배치되어 있으므로, 대전류를 취급하는 경우에도, 대전류에서 발생하는 자계에 기인하는 전자기 유도 노이즈의 영향을 저감할 수 있고, 이에 의해, 본 실시 형태 1에서의 반도체 장치(PAC1)의 신뢰성을 향상할 수 있다(제4 우위성).
(5) 계속해서, 도 20의 (a)에 도시한 바와 같이, 관련 기술 1에서는, 평면에서 보아, 이미터 단자(ET)와, 다이오드가 형성된 반도체 칩(CHP2)의 사이에 위치하도록, IGBT가 형성된 반도체 칩(CHP1)이 칩 탑재부(TAB)의 제1 면 위에 탑재되어 있다. 바꿔 말하면, 관련 기술 1에서는, IGBT가 형성된 반도체 칩(CHP1)보다 이미터 단자(ET)로부터 이격되도록, 다이오드가 형성된 반도체 칩(CHP2)이 배치되어 있게 된다. 이것은, 이미터 단자(ET)와, 다이오드가 형성된 반도체 칩(CHP2)의 사이의 거리가 길어지는 것을 의미한다. 또한, 관련 기술 1에서는, 다이오드가 형성된 반도체 칩(CHP2)과 이미터 단자(ET)를 접속하는 클립(CLP)의 폭도 좁게 되어 있다.
이 경우, 이미터 단자(ET)와 다이오드의 사이를 연결하는 배선의 기생 인덕턴스가 커진다. 이에 의해, 이 배선의 기생 인덕턴스에 의해, 이미터 단자(ET)로부터 다이오드로의 환류 전류의 유입이 저해될 우려가 있다. 즉, 이미터 단자(ET)와 다이오드의 사이를 연결하는 배선의 기생 인덕턴스가 커지면, 다이오드로의 환류 전류의 유입이 발생하기 어려워지는 것이다.
이로부터, 관련 기술 1에서는, 환류 전류를 흘리기 위해 다이오드를 설치했다고 해도, 이미터 단자(E)와 다이오드를 연결하는 배선의 기생 인덕턴스가 커지기 때문에, 프리휠 다이오드로서의 기능이 충분히 발휘되지 않게 될 우려가 있다.
이에 반해, 본 실시 형태 1에서의 반도체 장치(PAC1)에서는, 도 13의 (a)에 도시한 바와 같이, 다이오드를 형성한 반도체 칩(CHP2)이 이미터 단자(ET)에 가까워지게 배치되어 있다. 이로 인해, 이미터 단자(ET)와 다이오드를 연결하는 배선의 길이가 짧아지고, 이에 의해, 배선의 기생 인덕턴스를 저감할 수 있다. 또한, 본 실시 형태 1에서의 반도체 장치(PAC1)에 의하면, 관련 기술 1에서의 반도체 장치(FRA1)보다 클립(CLP)의 폭도 크게 할 수 있으므로, 이러한 관점에서도, 이미터 단자(ET)와 다이오드를 연결하는 배선의 기생 인덕턴스를 저감할 수 있다.
그 결과, 본 실시 형태 1에서의 반도체 장치(PAC1)에 의하면, 이미터 단자(ET)로부터 다이오드로 환류 전류가 유입되기 쉬워져, 프리휠 다이오드로서의 기능을 충분히 발휘시킬 수 있는 것이다. 즉, 본 실시 형태 1에서의 반도체 장치(PAC1)에 의하면, 반도체 칩(CHP2)에 형성된 다이오드로의 환류 전류의 유입이 용이하게 되기 때문에, IGBT를 효과적으로 보호할 수 있다(제5 우위성).
(6) 이어서, 도 20의 (a)에 도시한 바와 같이, 관련 기술 1에서는, 다이오드를 형성한 반도체 칩(CHP2)보다, IGBT를 형성한 반도체 칩(CHP1)이 더 이미터 단자(ET)에 가까워지게 배치되어 있다. 이때, 대전류는, IGBT를 형성한 반도체 칩(CHP1)으로부터 이미터 단자(ET)에 흐른다. 이로부터, IGBT를 형성한 반도체 칩(CHP1)이 이미터 단자(ET)에 가까워지게 배치되어 있다는 것은, 언뜻 보면, 전류 경로의 온 저항을 저감할 수 있는 것처럼 생각된다. 그런데, 관련 기술 1에서는, 이미터 단자(ET)와 신호 단자(SGT)가 동일 변(변(S1))에 배치되는 것에 기인하여, 이미터 단자(ET)의 폭과 클립(CLP)의 폭이 좁아진다. 이것은, 클립(CLP)을 경유하여 이미터 단자(ET)에 흐르는 전류 경로의 온 저항이 커지는 것을 의미한다. 즉, 관련 기술 1에서는, 언뜻 보면, 전류 경로의 온 저항을 저감할 수 있는 것처럼 생각되지만, 실제로는, 온 저항의 저감 효과는 그다지 현재화하지 않는 것으로 생각할 수 있는 것이다.
이 점에 관하여, 본 실시 형태 1에서의 반도체 장치(PAC1)에서는, 도 13의 (a)에 도시한 바와 같이, 다이오드를 형성한 반도체 칩(CHP2)보다, IGBT를 형성한 반도체 칩(CHP1)이 더 이미터 단자(ET)로부터 이격되게 배치되어 있다. 따라서, 본 실시 형태 1에서의 반도체 장치(PAC1)에 의하면, 일견, 전류 경로의 온 저항이 커지는 것처럼 생각된다. 그런데, 본 실시 형태 1에서는, 도 13의 (a)에 도시한 바와 같이, 이미터 단자(ET)와 신호 단자(SGT)는, 서로 대향하는 변에 배치되어 있고, 변(S1)에 걸쳐 이미터 단자(ET)를 배치할 수 있음과 함께, 클립(CLP)의 폭도 관련 기술 1에 비해 크게 할 수 있다. 나아가, 다이오드를 형성한 반도체 칩(CHP2)보다, IGBT를 형성한 반도체 칩(CHP1)이 더 이미터 단자(ET)로부터 이격되게 배치되어 있다고는 해도, 반도체 칩(CHP1) 및 반도체 칩(CHP2)은 직사각형 형상을 하고 있고, 이미터 단자(ET)와 반도체 칩(CHP2)과 반도체 칩(CHP1)이 나열되어 있는 방향이 짧은 변 방향으로 되어 있다. 이로부터, 이미터 단자(ET)와, IGBT가 형성된 반도체 칩(CHP1)의 사이에, 다이오드가 형성된 반도체 칩(CHP2)이 배치된다고는 해도, 이미터 단자(ET)와, IGBT가 형성된 반도체 칩(CHP1)의 사이의 거리는 그다지 커지지 않는 것으로 생각된다.
이상으로부터, 이미터 단자(ET)를 변(S1)에 걸쳐 크게 형성할 수 있는 점, 클립(CLP)의 폭도 크게 형성할 수 있는 점, 및 반도체 칩(CHP1) 및 반도체 칩(CHP2)이 직사각형 형상을 하고 있고, 짧은 변 방향으로 배열하고 있는 점을 종합적으로 고려함으로써, 본 실시 형태 1에서의 반도체 장치(PAC1)에서는, 전류 경로의 온 저항을 저감할 수 있다고 생각할 수 있다(제6 우위성).
(7) 계속해서, 본 실시 형태 1에서의 전자 장치(EA)의 우위성에 대하여 설명한다. 도 22는, 관련 기술 1에서의 전자 장치(EA)(RA)의 구성을 도시하는 평면도이다. 도 22에서, 관련 기술 1에서의 전자 장치(EA)(RA)는, 배선 기판(WB) 위에 6개의 반도체 장치(FRA1 내지 FRA6)를 갖고 있다. 도 22에 도시한 바와 같이, 반도체 장치(FRA1, FRA3, FRA5)가 배선 기판(WB)의 y 방향의 상측에서, x 방향을 따라 배열하게 배치되고, 반도체 장치(FRA2, FRA4, FRA6)가 배선 기판(WB)의 y 방향의 하측에서, x 방향을 따라 배열하게 배치되어 있다.
이때, 관련 기술 1에서의 반도체 장치(FRA1 내지 FRA6)는, 도 22에 도시한 바와 같이, 동일한 변으로부터 리드(LD1)(이미터 단자)와 리드(LD2)(신호 단자)가 돌출되어 있다. 이로 인해, 관련 기술 1에서는, 리드(LD1)의 폭(x 방향의 폭)이 좁게 되어 있다. 그 결과, 관련 기술 1에서는, 리드(LD1)와 접속되는 배선(WL1)(U), 배선(WL1)(V), 배선(WL1)(W) 및 배선(WL4)(N)의 폭도 좁아진다. 또한, 관련 기술 1에서의 반도체 장치(FRA1 내지 FRA6)에서는, 동일한 변으로부터 리드(LD1)(이미터 단자)와 리드(LD2)(신호 단자)가 돌출되어 있는 것에 기인하여, 배선(WL1)(U), 배선(WL1)(V), 배선(WL1)(W) 및 배선(WL4)(N)의 배치도 복잡화되고, 배선 길이도 길어진다.
그 결과, 관련 기술 1에서의 전자 장치(EA)(RA) 전체로서 온 저항을 고려한 경우도, 배선(WL1)(U), 배선(WL1)(V), 배선(WL1)(W) 및 배선(WL4)(N)의 폭이 좁아지는 점과 길이가 길어지는 점에 의해, 온 저항이 커지는 것으로 생각된다.
이에 반해, 본 실시 형태 1에서의 전자 장치(EA)에서는, 도 18에 도시한 바와 같이, 이미터 단자(ET)와 신호 단자(SGT)는, 서로 대향하는 변에 배치되어 있다. 이 때문에, 예를 들어 도 18에 도시한 바와 같이, 각각의 리드(LD1)끼리가 대향하도록 반도체 장치(PAC1 내지 PAC6)를 배치함으로써, 배선(WL1)(U), 배선(WL1)(V) 및 배선(WL1)(W)의 배치가 간소화되어 배선 길이가 짧아진다. 또한, 본 실시 형태 1에서는, 이미터 단자(ET)와 신호 단자(SGT)가 서로 대향하는 변에 배치되어 있고, 변(S1)에 걸쳐 이미터 단자(ET)를 배치할 수 있기 때문에, 이 이미터 단자(ET)와 접속되는 배선(WL1)(U), 배선(WL1)(V) 및 배선(WL1)(W)의 폭도 크게 할 수 있다. 그 결과, 본 실시 형태 1에서는, 반도체 장치(PAC1 내지 PAC6) 자체에서의 온 저항도 저감할 수 있을 뿐 아니라 전자 장치(EA) 전체적으로 온 저항을 고려한 경우도, 배선(WL1)(U), 배선(WL1)(V) 및 배선(WL1)(W)의 배치 구성이 간소화되어 길이가 짧아짐과 함께, 배선(WL1)(U), 배선(WL1)(V) 및 배선(WL1)(W)의 각각의 폭이 커짐으로 인한 시너지 효과에 의해, 온 저항을 저감할 수 있는 것이다. 즉, 본 실시 형태 1에서의 전자 장치(EA)에 의하면, 개개의 반도체 장치(PAC1 내지 PAC6)의 전기적 특성뿐만 아니라, 전자 장치(EA) 전체로서의 전기적 특성도 향상할 수 있다(제7 우위성).
(8) 이어서, 관련 기술 1에서의 전자 장치(EA)(RA)에서는, 도 22에 도시한 바와 같이, 리드(LD1)(이미터 단자)의 폭이 좁아지는 것에 기인하여, 배선(WL1)(U), 배선(WL1)(V), 배선(WL1)(W) 및 배선(WL4)(N)의 폭이 좁아져, 배선 폭을 충분히 확보할 수 없게 된다. 이 경우, 이 배선에 대전류가 흐르면, 이 배선 폭이 좁은 영역에서의 온도 상승이 현저해진다. 즉, 이 배선 폭이 좁은 영역에서는, 반도체 장치(FRA1 내지 FRA6)로부터의 발열과, 배선 자체(구리박)의 발열이 겹쳐, 가장 온도가 고온이 되는 것으로 생각된다. 따라서, 가능한 한 배선 폭을 크게 하는 것이 요망된다.
이 점에 관하여, 본 실시 형태 1에서의 전자 장치(EA)에서는, 도 18에 도시한 바와 같이, 관련 기술 1에 비해, 이미터 단자(ET)와 접속되는 배선(WL1)(U), 배선(WL1)(V) 및 배선(WL1)(W)의 폭을 크게 할 수 있다. 이것은, 이 배선에 대전류가 흘러도, 비교적 온도 상승을 억제할 수 있는 것을 의미하고 있다. 그 결과, 본 실시 형태 1에 의하면, 전자 장치(EA)의 국소적인 온도 상승을 억제할 수 있다(제8 우위성).
(9) 또한, 도 22에 도시한 바와 같이, 관련 기술 1에서의 반도체 장치(FRA1 내지 FRA6)에서는, 동일한 변으로부터 리드(LD1)(이미터 단자)와 리드(LD2)(신호 단자)가 돌출되어 있는 것에 기인하여, 배선(WL1)(U), 배선(WL1)(V), 배선(WL1)(W) 및 배선(WL4)(N)의 배치도 복잡화되어, 배선 길이가 길어진다. 이로 인해, 관련 기술 1에서의 전자 장치(EA)(RA)에서는, 배선 기판(WB)의 사이즈가 커진다.
이에 반해, 도 18에 도시한 바와 같이, 본 실시 형태 1에서의 전자 장치(EA)에서는, 리드(LD1)(이미터 단자)와 리드(LD2)(신호 단자)는, 서로 대향하는 변에 배치되어 있다. 이 때문에, 예를 들어 도 18에 도시한 바와 같이, 각각의 리드(LD1)끼리가 대향하도록, 반도체 장치(PAC1 내지 PAC6)를 배치함으로써, 배선(WL1)(U), 배선(WL1)(V) 및 배선(WL1)(W)의 배치가 간소화되어, 배선 길이가 짧아진다.
또한, 도 19에 도시한 바와 같이, 각각의 리드(LD1)끼리가 대향하도록, 반도체 장치(PAC1 내지 PAC6)를 배치함으로써, 리드(LD2)는, 배선 기판(WB) 위에서 배치되지 않고, 배선 기판(WB)의 외측 테두리부로부터 접속 단자(CNT)에 의해 수직 방향(z 방향)으로 상승하는 실장 구조로 되어 있다. 따라서, 본 실시 형태 1에서의 전자 장치(EA)에서는, 신호 배선이 되는 배선(WL2)의 복잡화나 전력 배선이 되는 배선(WL1)(U), 배선(WL1)(V) 및 배선(WL1)(W) 등과의 교차는 존재하지 않는다.
이상으로부터, 본 실시 형태 1에서의 전자 장치(EA)에 의하면, 배선(WL1)(U), 배선(WL1)(V) 및 배선(WL1)(W)의 배치가 간소화되어서, 배선 길이가 짧아짐과 함께, 신호 배선이 되는 배선(WL2)의 복잡화나 전력 배선이 되는 배선(WL1)(U), 배선(WL1)(V) 및 배선(WL1)(W) 등과의 교차를 고려할 필요가 없어, 배선 레이아웃 구성의 간소화를 도모할 수 있다. 즉, 본 실시 형태 1에서의 전자 장치(EA)에 의하면, 배선 레이아웃 구성의 간소화를 도모할 수 있고, 이에 의해, 전자 장치(EA)로서의 소형화를 도모할 수 있다(제9 우위성).
<관련 기술 2에 대한 우위성>
(10) 계속해서, 본 실시 형태 1에서의 반도체 장치(PAC1)의 우위성을 관련 기술 2와 비교하면서 설명한다. 도 23은, 관련 기술 2에서의 반도체 장치(SRA)에 있어서, 밀봉체(MR)의 내부 구성을 도시하는 도면이다.
도 23에서, 관련 기술 2에서의 반도체 장치(SRA)는, IGBT가 형성된 반도체 칩(CHP1)과, 다이오드가 형성된 반도체 칩(CHP2)을 갖고, 다이오드가 형성된 반도체 칩(CHP2)이 이미터 단자(ET)에 가까워지도록 배치되어 있다. 따라서, 이 관련 기술 2에 의하면, 다이오드와 이미터 단자(ET)가 가까워짐으로써, 이미터 단자(ET)와 다이오드의 사이를 연결하는 배선의 기생 인덕턴스를 작게 할 수 있다고 생각된다. 단, 도 23에 도시한 바와 같이, 관련 기술 2에서는, 이미터 단자(ET)와 신호 단자(SGT)가 밀봉체(MR)의 동일한 변에 배치되어 있으므로, 이미터 단자(ET)의 폭이나 클립(CLP)의 폭은, 신호 단자(SGT)의 배치 스페이스를 확보할 필요성으로부터 제한된다. 즉, 관련 기술 2에서는, 이미터 단자(ET)의 폭이나 클립(CLP)의 폭을 충분히 확보할 수 없다.
이로부터, 관련 기술 2에서는, 가령 다이오드와 이미터 단자(ET)가 가까워지도록 배치되어 있어도, 이미터 단자(ET) 자체의 폭이 좁아지기 때문에, 이미터 단자(ET)와 다이오드의 사이를 연결하는 배선의 기생 인덕턴스를 효과적으로 저감할 수는 없는 것이다. 즉, 이미터 단자(ET)와 다이오드의 사이를 연결하는 배선의 기생 인덕턴스를 효과적으로 저감하기 위해서는, 이미터 단자(ET)와 다이오드의 배치 관계뿐만 아니라, 이미터 단자(ET)나 클립(CLP) 자체의 폭도 고려할 필요가 있는 것이다. 따라서, 관련 기술 2의 구성에서는, 이미터 단자(ET)와 다이오드의 사이를 연결하는 배선의 기생 인덕턴스를 효과적으로 저감하는 관점에서 충분하다고는 할 수 없는 것이다.
이 점에 관하여, 본 실시 형태 1에서의 반도체 장치(PAC1)에서는, 도 13의 (a)에 도시한 바와 같이, 다이오드를 형성한 반도체 칩(CHP2)이 이미터 단자(ET)에 가까워지도록 배치되어 있다. 이로 인해, 이미터 단자(ET)와 다이오드를 연결하는 배선의 길이가 짧아지고, 이에 의해, 배선의 기생 인덕턴스를 저감할 수 있다. 또한, 본 실시 형태 1에서의 반도체 장치(PAC1)에 의하면, 관련 기술 1에서의 반도체 장치(FRA1)보다 클립(CLP)의 폭도 크게 할 수 있으므로, 이러한 관점에서도, 이미터 단자(ET)와 다이오드를 연결하는 배선의 기생 인덕턴스를 저감할 수 있다. 또한, 본 실시 형태 1에서의 반도체 장치(PAC1)에 의하면, 이미터 단자(ET)와 신호 단자(SGT)가 대향하는 각각 별도의 변에 형성되어 있고, 이미터 단자(ET)의 폭을 변(S1)에 걸쳐 크게 할 수 있음과 함께, 이 이미터 단자(ET)와 전기적으로 접속되는 클립(CLP)의 폭도 크게 할 수 있다. 즉, 본 실시 형태 1에서는, 다이오드를 형성한 반도체 칩(CHP2)을 이미터 단자(ET)에 근접하도록 배치함과 함께, 이미터 단자(ET)나 클립(CLP) 자체의 폭도 관련 기술 2에 비해 크게 할 수 있다. 이렇게 본 실시 형태 1에서는, 이미터 단자(ET)와 다이오드의 배치 관계뿐만 아니라, 이미터 단자(ET)나 클립(CLP) 자체의 폭도 고려되어 있기 때문에, 이미터 단자(ET)와 다이오드의 사이를 연결하는 배선의 기생 인덕턴스를 효과적으로 저감할 수 있다.
그 결과, 본 실시 형태 1에서의 반도체 장치(PAC1)에 의하면, 이미터 단자(ET)로부터 다이오드로 환류 전류가 유입되기 쉬워져, 프리휠 다이오드로서의 기능을 충분히 발휘시킬 수 있는 것이다. 즉, 본 실시 형태 1에서의 반도체 장치(PAC1)에 의하면, 관련 기술 2에 비해, 반도체 칩(CHP2)에 형성된 다이오드로의 환류 전류의 유입이 용이하게 되기 때문에, IGBT를 효과적으로 보호할 수 있다(제10 우위성).
<실시 형태 1에서의 반도체 장치의 제조 방법>
이어서, 본 실시 형태 1에서의 반도체 장치의 제조 방법에 대해서 도면을 참조하면서 설명한다.
1. 기재(리드 프레임) 준비 공정
먼저, 도 24의 (a) 및 도 24의 (b)에 도시한 바와 같이, 리드 프레임(LF) 및 칩 탑재부(TAB)를 준비한다. 본 실시 형태 1에서는, 리드 프레임(LF)과 칩 탑재부(TAB)는, 별체로서 구성되어 있고, 리드 프레임(LF)과 칩 탑재부(TAB)는, 예를 들어 위치 결정용 지그를 사용하여, 리드 프레임(LF)과 칩 탑재부(TAB)의 위치 관계가 조정된다. 여기서, 도 24의 (b)에 도시한 바와 같이, 칩 탑재부(TAB)의 두께는, 리드 프레임(LF)의 두께보다 두껍게 되어 있다.
또한, 리드 프레임(LF)에는, 복수의 리드(LD1)와 복수의 리드(LD2)가 형성되어 있다. 또한, 칩 탑재부(TAB)에는, 칩 탑재부(TAB)의 제2 면(이면)으로부터 제1 면(표면)에 관통하도록 관통 구멍(TH)이 형성되어 있다.
2. 칩 탑재 공정
이어서, 도 24의 (a) 및 도 24의 (b)에 도시한 바와 같이, 칩 탑재부(TAB) 위에, 예를 들어 고융점 땜납을 포함하는 도전성 접착재(ADH1)를 형성한다. 구체적으로는, 예를 들어 땜납 인쇄법을 사용함으로써, 칩 탑재부(TAB) 위에 고융점 땜납을 포함하는 도전성 접착재(ADH1)를 인쇄한다.
여기에서 말하는 고융점 땜납이란, 260℃ 정도로 가열해도 용융하지 않는 땜납을 의도하고 있으며, 예를 들어 융점이 300℃ 이상이고 리플로우 온도가 350℃ 정도의 Pb(납)를 많이 포함한 Pb 리치 고융점 땜납을 들 수 있다.
계속해서, 칩 탑재부(TAB) 위에 IGBT가 형성된 반도체 칩(CHP1)과, 다이오드가 형성된 반도체 칩(CHP2)을 탑재한다. 이때, IGBT가 형성된 반도체 칩(CHP1)은, 리드(LD2)에 가까워지는 위치에 배치되고, 다이오드가 형성된 반도체 칩(CHP2)은, 리드(LD1)에 가까워지는 위치에 배치된다. 즉, 평면에서 보아, 리드(LD1)와 반도체 칩(CHP1)의 사이에 끼워지도록 반도체 칩(CHP2)이 탑재되고, 리드(LD2)와 반도체 칩(CHP2)의 사이에 끼워지도록 반도체 칩(CHP1)이 배치된다.
여기서, 다이오드가 형성된 반도체 칩(CHP2)에서는, 반도체 칩(CHP2)의 이면에 형성된 캐소드 전극 패드가, 도전성 접착재(ADH1)를 통해 칩 탑재부(TAB)와 접촉하도록 배치된다. 그 결과, 반도체 칩(CHP2)의 표면에 형성되어 있는 애노드 전극 패드(ADP)가 위를 향하게 된다.
한편, IGBT가 형성된 반도체 칩(CHP1)에서는, 반도체 칩(CHP1)의 이면에 형성된 콜렉터 전극 패드가, 도전성 접착재(ADH1)를 통해 칩 탑재부(TAB)와 접촉하도록 배치된다. 이에 의해, 반도체 칩(CHP2)의 캐소드 전극 패드와, 반도체 칩(CHP1)의 콜렉터 전극 패드는, 칩 탑재부(TAB)를 통해 전기적으로 접속되게 된다.
또한, 반도체 칩(CHP2)의 표면에 형성되어 있는 이미터 전극 패드(EP), 및 복수의 전극 패드인 게이트 전극 패드(GP), 온도 검지용 전극 패드(TCP), 온도 검지용 전극 패드(TAP), 전류 검지용 전극 패드(SEP), 켈빈 검지용 전극 패드(KP)는 위를 향하게 된다. 그리고, IGBT가 형성된 반도체 칩(CHP1)은, 이미터 전극 패드(EP)가 리드(LD1)측에 배치되고, 또한, 복수의 전극 패드가 리드(LD2)측에 배치되도록, 칩 탑재부(TAB) 위에 탑재되게 된다.
또한, IGBT가 형성된 반도체 칩(CHP1)과, 다이오드가 형성된 반도체 칩(CHP2)의 탑재 순서는, 반도체 칩(CHP1)이 먼저이고, 반도체 칩(CHP2)이 나중이어도 되고, 반도체 칩(CHP2)이 먼저이고, 반도체 칩(CHP1)이 나중이어도 된다.
3. 전기적 접속 공정
이어서, 도 25의 (a) 및 도 25의 (b)에 도시한 바와 같이, 반도체 칩(CHP2)의 애노드 전극 패드(ADP) 위에, 예를 들어 고융점 땜납을 포함하는 도전성 접착재(ADH2)를 형성한다. 그 후, 반도체 칩(CHP1)의 이미터 전극 패드(EP) 위에, 예를 들어 고융점 땜납을 포함하는 도전성 접착재(ADH2)를 형성한다. 또한, 도 25의 (a) 및 도 25의 (b)에 도시한 바와 같이, 리드(LD1)의 일부 영역 위에도, 예를 들어 고융점 땜납을 포함하는 도전성 접착재(ADH2)를 형성한다.
구체적으로는, 예를 들어 도포법을 사용함으로써, 반도체 칩(CHP1) 위, 반도체 칩(CHP2) 위 및 리드(LD1)의 일부 영역 위에도, 예를 들어 고융점 땜납을 포함하는 도전성 접착재(ADH2)를 도포한다. 이때 형성되는 도전성 접착재(ADH2)는, 상술한 도전성 접착재(ADH1)와 동일한 재료 성분이어도 되고, 상이한 재료 성분이어도 된다.
그 후, 도 25의 (a) 및 도 25의 (b)에 도시한 바와 같이, 리드(LD1) 위와, 반도체 칩(CHP2) 위와, 반도체 칩(CHP1) 위에 걸쳐서 클립(CLP)을 탑재한다.
이에 의해, 리드(LD1)와, 반도체 칩(CHP2)에 형성되어 있는 애노드 전극 패드(ADP)와, 반도체 칩(CHP1)에 형성되어 있는 이미터 전극 패드(EP)가 클립(CLP)에 의해 전기적으로 접속되게 된다.
계속해서, 예를 들어 고융점 땜납을 포함하는 도전성 접착재(ADH1) 및 고융점 땜납을 포함하는 도전성 접착재(ADH2)에 대하여 리플로우를 실시한다. 구체적으로는, 도전성 접착제(ADH1) 및 도전성 접착재(ADH2)를 포함하는 리드 프레임(LF)을, 예를 들어 350℃ 정도의 온도에서 가열한다. 이에 의해, 고융점 땜납을 포함하는 도전성 접착재(ADH1) 및 고융점 땜납을 포함하는 도전성 접착재(ADH2)를 용융시킬 수 있다.
그 후, 고융점 땜납에 포함되어 있는 플럭스를 제거하기 위해서, 플럭스 세정을 실시한다. 그리고, 그 후의 공정에서 행하여지는 와이어 본딩 공정에서의 와이어의 본딩 특성을 향상시키는 관점에서, 리드 프레임(LF1)의 표면에 대하여 플라즈마 처리를 실시함으로써, 리드 프레임(LF)의 표면을 청정화한다.
계속해서, 도 26의 (a) 및 도 26의 (b)에 도시한 바와 같이, 와이어 본딩 공정을 실시한다. 예를 들어, 도 26의 (a)에 도시한 바와 같이, 리드(LD2)와 게이트 전극 패드(GP)가 와이어(W)로 전기적으로 접속되고, 리드(LD2)와 온도 검지용 전극 패드(TCP)가 와이어(W)로 전기적으로 접속된다. 또한, 리드(LD2)와 온도 검지용 전극 패드(TAP)가 와이어(W)로 전기적으로 접속되고, 리드(LD2)와 전류 검지용 전극 패드(SEP)가 와이어(W)로 전기적으로 접속된다. 또한, 리드(LD2)와 켈빈 검지용 전극 패드(KP)가 와이어(W)로 전기적으로 접속된다. 이때, 본 실시 형태 1에서는, 리드(LD2)가, 클립(CLP)이 접속되고 있는 리드(LD1)와 반대측에 배치되어 있기 때문에, 클립(CLP)에 의한 간섭을 고려하지 않고, 와이어 본딩 공정을 실시할 수 있다.
4. 밀봉(몰드) 공정
이어서, 도 27의 (a) 및 도 27의 (b)에 도시한 바와 같이, 반도체 칩(CHP1), 반도체 칩(CHP2), 칩 탑재부(TAB)의 일부, 리드(LD1)의 일부, 복수의 리드(LD2)의 각각의 일부, 클립(CLP) 및 와이어(W2)를 밀봉하여 밀봉체(MR)를 형성한다.
이때, 밀봉체(MR)는 상면, 상면과는 반대측의 하면, 그 두께 방향에 있어서 상면과 하면의 사이에 위치하는 제1 측면 및 제1 측면과 대향하는 제2 측면을 갖는다. 도 27의 (a)에서는, 제1 측면의 변(S1)과, 제2 측면의 변(S2)이 도시되어 있다. 또한, 밀봉체(MR)에서는, 리드(LD1)가 밀봉체(MR)의 제1 측면(변(S1))으로부터 돌출되고, 또한, 복수의 리드(LD2)가 밀봉체(MR)의 제2 측면(변(S2))으로부터 돌출된다.
또한, 도 27의 (a) 및 도 27의 (b)에서는 도시되어 있지 않으나, 상술한 밀봉체(MR)의 하면으로부터는, 칩 탑재부(TAB)의 제2 면(이면)이 노출된다. 또한, 도 25의 (a)에 도시한 바와 같이, 칩 탑재부(TAB)의 평면적은, 반도체 칩(CHP1) 및 반도체 칩(CHP2)의 합계 평면적보다 크고, 평면에서 보아, 칩 탑재부(TAB)의 반도체 칩(CHP1) 및 반도체 칩(CHP2)이 겹치지 않는 부분에는, 제1 면(표면)에서부터 제2 면(이면)에 걸쳐서 관통된 관통 구멍(TH)이 형성되어 있다. 그리고, 관통 구멍(TH) 내는 밀봉체(MR)의 일부로 충전된다. 이에 의해, 본 실시 형태 1에 의하면, 관통 구멍(TH)에 매립된 수지에 의한 앵커 효과에 의해, 밀봉체(MR)와 칩 탑재부(TAB)의 밀착 강도가 향상된다.
또한, 본 실시 형태 1에서의 밀봉 공정에서는, 밀봉체(MR)의 측면으로부터 칩 탑재부(TAB)의 일부가 돌출되지 않도록 구성하고 있지만, 이에 한정하지 않고, 예를 들어 밀봉체(MR)의 측면으로부터 칩 탑재부(TAB)의 일부가 돌출되도록 밀봉체(MR)를 형성할 수도 있다. 즉, 이 경우, 밀봉체(MR)는, 도 27의 (a)에 도시한 바와 같이, 제1 측면(변(S1)) 및 제2 측면(변(S2))과 교차하는 제3 측면(변(S3))과, 제1 측면 및 제2 측면과 교차하고, 제3 측면과 대향하는 제4 측면(변(S4))을 갖고, 칩 탑재부(TAB)의 일부가 밀봉체(MR)의 제3 측면 및 제4 측면으로부터 돌출되도록 밀봉체(MR)를 형성해도 된다.
5. 외장 도금 공정
그 후, 도 28의 (a) 및 도 28의 (b)에 도시한 바와 같이, 밀봉체(MR)의 이면으로부터 노출되는 칩 탑재부(TAB), 리드(LD1)의 일부의 표면 및 리드(LD2)의 일부의 표면에 도체 막인 도금층(PF)(주석막)을 형성한다. 즉, 리드(LD1)의 밀봉체(MR)로부터 노출된 부분, 복수의 리드(LD)의 밀봉체(MR)로부터 노출된 부분 및 칩 탑재부(TAB)의 제2 면(이면)에 도금층(PF)을 형성한다.
6. 마킹 공정
그리고, 수지를 포함하는 밀봉체(MR)의 표면에 제품명이나 형 번호 등의 정보(마크)를 형성한다. 또한, 마크의 형성 방법으로서는, 인쇄 방식에 의해 인자하는 방법이나 레이저를 밀봉체의 표면에 조사함으로써 각인하는 방법을 사용할 수 있다.
7. 개편화 공정
계속해서, 복수의 리드(LD1)의 각각의 일부 및 복수의 리드(LD2)의 각각의 일부를 절단함으로써, 복수의 리드(LD1) 및 복수의 리드(LD2)를 리드 프레임(LF)으로부터 분리한다. 이에 의해, 도 29에 도시한 바와 같이, 본 실시 형태 1에서의 반도체 장치(PAC1)를 제조할 수 있다. 그 후, 복수의 리드(LD1) 각각 및 복수의 제2 리드(LD2)의 각각을 성형한다. 그리고, 예를 들어 전기적 특성을 테스트하는 테스트 공정을 실시한 후, 양품이라 판정된 반도체 장치(PAC1)가 출하된다.
<변형예>
본 실시 형태 1에서는, 도전성 접착재(ADH1) 및 도전성 접착재(ADH2)로서, 고융점 땜납을 사용하는 예에 대하여 설명했지만, 이에 한정하지 않고, 예를 들어 에폭시 수지 등의 재료를 바인더로 해서, 은 필러(Ag 필러)를 함유시킨 은 페이스트를 도전성 재료(ADH1) 및 도전성 재료(ADH2)에 사용해도 된다.
이하에, 도전성 재료(ADH1) 및 도전성 재료(ADH2)로서, 은 페이스트를 사용한 반도체 장치의 제조 방법에 대하여 도면을 참조하면서 설명한다.
먼저, 실시 형태 1과 마찬가지로, 리드 프레임(LF) 및 칩 탑재부(TAB)를 준비한다. 그 후, 도 30의 (a) 및 도 30의 (b)에 도시한 바와 같이, 칩 탑재부(TAB) 위에, 예를 들어 은 페이스트(AGP1)를 형성한다. 계속해서, 칩 탑재부(TAB) 위에IGBT가 형성된 반도체 칩(CHP1)과, 다이오드가 형성된 반도체 칩(CHP2)을 탑재한다.
이어서, 도 31의 (a) 및 도 31의 (b)에 도시한 바와 같이, 반도체 칩(CHP2)의 애노드 전극 패드(ADP) 위에, 예를 들어 은 페이스트(AGP2)를 형성한다. 그 후, 반도체 칩(CHP1)의 이미터 전극 패드(EP) 위에, 예를 들어 은 페이스트(AGP2)를 형성한다. 또한, 리드(LD1)의 일부 영역 위에도, 예를 들어 은 페이스트(AGP2)를 형성한다.
그 후, 도 31의 (a) 및 도 31의 (b)에 도시한 바와 같이, 리드(LD1) 위와, 반도체 칩(CHP2) 위와, 반도체 칩(CHP1) 위에 걸쳐서 클립(CLP)을 탑재한다. 그리고, 은 페이스트(AGP1) 및 은 페이스트(AGP2)에 대하여 베이크 처리를 실시한다.
이에 의해, 리드(LD1)와, 반도체 칩(CHP2)에 형성되어 있는 애노드 전극 패드(ADP)와, 반도체 칩(CHP1)에 형성되어 있는 이미터 전극 패드(EP)가 클립(CLP)에 의해 전기적으로 접속되게 된다.
이후의 공정은 실시 형태 1에서의 반도체 장치의 제조 방법과 마찬가지이다. 이상과 같이 하여, 본 변형예에서의 반도체 장치를 제조할 수 있다.
(실시 형태 2)
본 실시 형태 2에서는, 리드 프레임과 칩 탑재부가 기계적으로 체결되어 있는 구성예에 대하여 설명한다. 즉, 본 실시 형태 2에서는, 리드 프레임은 현수 리드를 갖고, 칩 탑재부와 현수 리드는, 기계적으로 체결되어 있는 점에 특징점이 있다. 또한, 리드 프레임에 설치되어 있는 현수 리드는, 리드 프레임을 절단하여 반도체 장치를 취득할 때 절단되어, 반도체 장치에는, 현수 리드의 절단 후의 잔해가 잔존하게 된다. 본 명세서에서는, 반도체 장치에 잔존하는 현수 리드의 절단 후의 잔해도, 표현의 편의상 「현수 리드」라고 칭하기로 한다.
도 32는, 본 실시 형태 2에서의 반도체 장치(PAC1)의 밀봉체(MR)의 내부 구조를 도시하는 도면이다. 도 32에 나타내는 본 실시 형태 2에서의 반도체 장치(PAC1)는, 도 13의 (a)에 나타내는 상기 실시 형태 1에서의 반도체 장치(PAC1)와 거의 마찬가지의 구성을 하고 있기 때문에, 상위점을 중심으로 설명하기로 한다.
도 32에 도시한 바와 같이, 본 실시 형태 2에서의 반도체 장치(PAC1)는, 칩 탑재부(TAB)와 기계적으로 체결되어 있는 현수 리드(HLD)가 밀봉체(MR)의 내부에 잔존하고 있다. 그리고, 이 현수 리드(HLD)의 선단부(절단부)가 밀봉체(MR)의 측면으로부터 노출되어 있다.
이하에, 이와 같이 구성되어 있는 본 실시 형태 2에서의 반도체 장치(PAC1)의 제조 방법에 대하여 도면을 참조하면서 설명한다.
1. 기재(리드 프레임) 준비 공정
먼저, 도 33에 도시한 바와 같이, 리드 프레임(LF) 및 칩 탑재부(TAB)를 준비한다. 이때, 본 실시 형태 2에서는, 리드 프레임(LF)과 칩 탑재부(TAB)는, 현수 리드(HLD)에 의해 기계적으로 체결되어 있다. 이로 인해, 본 실시 형태 2에서는, 리드 프레임(LF)과 칩 탑재부(TAB)의 사이의 위치 결정 지그를 사용할 필요가 없어지고, 리드 프레임(LF)과 칩 탑재부(TAB)의 사이의 위치 정렬이 불필요하게 되는 이점을 얻을 수 있다. 또한, 도시는 하지 않지만, 칩 탑재부(TAB)의 두께는, 리드 프레임(LF)의 두께보다 두껍게 되어 있다. 즉, 본 실시 형태 2에서는, 리드 프레임(LF)의 두께와, 칩 탑재부(TAB)의 두께가 상이하므로, 리드 프레임(LF)과 일체적으로 칩 탑재부(TAB)가 형성되어 있지 않고, 별체로 되어 있다. 단, 본 실시 형태 2에서는, 별체로서 구성되어 있는 리드 프레임(LF)과 칩 탑재부(TAB)를 현수 리드(HLD)로 기계적으로 체결함으로써, 제조 공정에서의 취급을 쉽게 하고 있다.
2. 칩 탑재 공정
이어서, 도 33에 도시한 바와 같이, 칩 탑재부(TAB) 위에, 예를 들어 고융점 땜납을 포함하는 도전성 접착재(ADH1)를 형성한다. 계속해서, 칩 탑재부(TAB) 위에 IGBT가 형성된 반도체 칩(CHP1)과, 다이오드가 형성된 반도체 칩(CHP2)을 탑재한다. 이때, IGBT가 형성된 반도체 칩(CHP1)은, 리드(LD2)에 가까워지는 위치에 배치되고, 다이오드가 형성된 반도체 칩(CHP2)은, 리드(LD1)에 가까워지는 위치에 배치된다. 즉, 평면에서 보아, 리드(LD1)와 반도체 칩(CHP1)의 사이에 끼워지도록 반도체 칩(CHP2)이 탑재되고, 리드(LD2)와 반도체 칩(CHP2)의 사이에 끼워지도록 반도체 칩(CHP1)이 배치된다.
3. 전기적 접속 공정
이어서, 도 34에 도시한 바와 같이, 반도체 칩(CHP2)의 애노드 전극 패드(ADP) 위에, 예를 들어 고융점 땜납을 포함하는 도전성 접착재(ADH2)를 형성한다. 그 후, 반도체 칩(CHP1)의 이미터 전극 패드(EP) 위에, 예를 들어 고융점 땜납을 포함하는 도전성 접착재(ADH2)를 형성한다. 또한, 도 34에 도시한 바와 같이, 리드(LD1)의 일부 영역 위에도, 예를 들어 고융점 땜납을 포함하는 도전성 접착재(ADH2)를 형성한다.
그 후, 도 34에 도시한 바와 같이, 리드(LD1) 위와, 반도체 칩(CHP2) 위와, 반도체 칩(CHP1) 위로 걸쳐서 클립(CLP)을 탑재한다.
이에 의해, 리드(LD1)와, 반도체 칩(CHP2)에 형성되어 있는 애노드 전극 패드(ADP)와, 반도체 칩(CHP1)에 형성되어 있는 이미터 전극 패드(EP)가 클립(CLP)에 의해 전기적으로 접속되게 된다.
계속해서, 예를 들어 고융점 땜납을 포함하는 도전성 접착재(ADH1) 및 고융점 땜납을 포함하는 도전성 접착재(ADH2)에 대하여 리플로우를 실시한다. 그 후, 고융점 땜납에 포함되어 있는 플럭스를 제거하기 위해서, 플럭스 세정을 실시한다. 그리고, 그 후의 공정에서 행하여지는 와이어 본딩 공정에서의 와이어의 본딩 특성을 향상시키는 관점에서, 리드 프레임(LF1)의 표면에 대하여 플라즈마 처리를 실시함으로써, 리드 프레임(LF)의 표면을 청정화한다.
계속해서, 도 35에 도시한 바와 같이, 와이어 본딩 공정을 실시한다. 예를 들어, 도 35에 도시한 바와 같이, 리드(LD2)와 게이트 전극 패드(GP)가 와이어(W)로 전기적으로 접속되고, 리드(LD2)와 온도 검지용 전극 패드(TCP)가 와이어(W)로 전기적으로 접속된다. 또한, 리드(LD2)와 온도 검지용 전극 패드(TAP)가 와이어(W)로 전기적으로 접속되고, 리드(LD2)와 전류 검지용 전극 패드(SEP)가 와이어(W)로 전기적으로 접속된다. 또한, 리드(LD2)와 켈빈 검지용 전극 패드(KP)가 와이어(W)로 전기적으로 접속된다.
4. 밀봉(몰드) 공정
이어서, 도 36에 도시한 바와 같이, 반도체 칩(CHP1), 반도체 칩(CHP2), 칩 탑재부(TAB)의 일부, 리드(LD1)의 일부, 복수의 리드(LD2)의 각각의 일부, 클립(CLP) 및 와이어(W2)를 밀봉하여 밀봉체(MR)를 형성한다.
5. 외장 도금 공정
그 후, 도 37에 도시한 바와 같이, 밀봉체(MR)의 이면으로부터 노출되는 칩 탑재부(TAB), 리드(LD1)의 일부 표면 및 리드(LD2)의 일부 표면에 도체 막인 도금층(PF)(주석막)을 형성한다. 즉, 리드(LD1)의 밀봉체(MR)로부터 노출된 부분, 복수의 리드(LD)의 밀봉체(MR)로부터 노출된 부분 및 칩 탑재부(TAB)의 제2 면(이면)에 도금층(PF)을 형성한다.
6. 마킹 공정
그리고, 수지를 포함하는 밀봉체(MR)의 표면에 제품명이나 형 번호 등의 정보(마크)를 형성한다. 또한, 마크의 형성 방법으로서는, 인쇄 방식에 의해 인자하는 방법이나 레이저를 밀봉체의 표면에 조사함으로써 각인하는 방법을 사용할 수 있다.
7. 개편화 공정
계속해서, 복수의 리드(LD1)의 각각의 일부 및 복수의 리드(LD2)의 각각의 일부를 절단함으로써, 복수의 리드(LD1) 및 복수의 리드(LD2)를 리드 프레임(LF)으로부터 분리한다. 이때, 리드 프레임(LF)과 칩 탑재부(TAB)를 접속하고 있는 현수 리드도 절단된다. 이에 의해, 도 38에 도시한 바와 같이, 본 실시 형태 2에서의 반도체 장치(PAC1)를 제조할 수 있다.
이때, 도 38에 도시한 바와 같이, 밀봉체(MR)의 측면으로부터 현수 리드(HLD)의 절단면이 노출된다. 이에 의해, 본 실시 형태 2에서의 반도체 장치의 제조 방법에 있어서, 리드 프레임(LF)과 칩 탑재부(TAB)가 현수 리드(HLD)로 체결되어 있었음을 알게 된다. 물론, 밀봉체(MR)의 내부를 보면, 도 32에 도시한 바와 같이, 칩 탑재부(TAB)의 네 코너에 현수 리드(HLD)와 칩 탑재부(TAB)를 기계적으로 체결한 흔적이 남게 된다. 그 후, 복수의 리드(LD1)의 각각 및 복수의 제2 리드(LD2)의 각각을 성형한다. 그리고, 예를 들어 전기적 특성을 테스트하는 테스트 공정을 실시한 후, 양품이라 판정된 반도체 장치(PAC1)가 출하된다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 종종 변경 가능한 것은 말할 필요도 없다.
상기 실시 형태는, 다음의 형태를 포함한다.
(부기 1)
(a) 제1 리드 및 복수의 제2 리드를 구비하는 리드 프레임을 준비하는 공정,
(b) 절연 게이트 바이폴라 트랜지스터를 구비하고, 이미터 전극 패드 및 게이트 전극 패드가 형성된 제1 표면과, 콜렉터 전극이 형성되고, 상기 제1 표면과는 반대측의 제1 이면을 갖는 제1 반도체 칩과, 다이오드를 구비하고, 애노드 전극 패드가 형성된 제2 표면과, 캐소드 전극이 형성되고, 상기 제2 표면과는 반대측의 제2 이면을 갖는 제2 반도체 칩을, 칩 탑재부의 제1 면 위에 탑재하는 공정,
(c) 상기 제1 반도체 칩의 상기 제1 표면 및 상기 제2 반도체 칩의 상기 제2 표면 위에 제1 도전성 부재를 배치하는 공정,
(d) 상기 제1 반도체 칩의 상기 콜렉터 전극과 상기 제2 반도체 칩의 캐소드 전극을 상기 칩 탑재부를 통해 전기적으로 접속하고, 또한, 상기 제1 반도체 칩의 상기 이미터 전극 패드, 상기 제2 반도체 칩의 상기 애노드 전극 패드 및 상기 제1 리드를 상기 제1 도전성 부재를 통해 전기적으로 접속하는 공정,
(e) 상기 (d) 공정 후, 상기 제1 반도체 칩의 상기 제1 표면 위에 형성된 상기 게이트 전극 패드와 상기 복수의 제2 리드 중 1개의 리드를 제2 도전성 부재를 통해 전기적으로 접속하는 공정,
(f) 상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 칩 탑재부의 일부, 상기 제1 리드의 일부, 상기 복수의 제2 리드의 각각의 일부, 상기 제1 도전성 부재 및 상기 제2 도전성 부재를 밀봉하는 밀봉체를 형성하는 공정,
을 갖고,
상기 (b) 공정은, 평면에서 보아, 상기 제2 반도체 칩이 상기 제1 리드와 상기 제1 반도체 칩의 사이에 위치하고, 또한, 상기 제1 반도체 칩이 상기 복수의 제2 리드와 상기 제2 반도체 칩의 사이에 위치하도록, 상기 칩 탑재부의 상기 제1 면 위에 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 탑재하는 반도체 장치의 제조 방법.
(부기 2)
부기 1에 기재된 반도체 장치의 제조 방법에 있어서,
상기 (f) 공정은, 상기 밀봉체가 상면, 상기 상면과는 반대측의 하면, 그 두께 방향에 있어서 상기 상면과 상기 하면의 사이에 위치하는 제1 측면 및 상기 제1 측면과 대향하는 제2 측면을 갖도록 행하고, 또한, 상기 제1 리드가 상기 밀봉체의 상기 제1 측면으로부터 돌출되고, 상기 복수의 제2 리드가 상기 밀봉체의 상기 제2 측면으로부터 돌출되게 행하는 반도체 장치의 제조 방법.
(부기 3)
부기 2에 기재된 반도체 장치의 제조 방법에 있어서,
상기 (f) 공정은, 상기 칩 탑재부의 상기 제1 면과는 반대측의 제2 면이 노출되도록 상기 밀봉체를 형성하는 반도체 장치의 제조 방법.
(부기 4)
부기 1에 기재된 반도체 장치의 제조 방법에 있어서,
상기 (b) 공정은, 도전성 접착재를 통해, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 상기 칩 탑재부의 상기 제1 면 위에 탑재하고,
상기 (c) 공정은, 상기 도전성 접착재를 통해, 상기 제1 도전성 부재를 상기 제1 반도체 칩의 상기 제1 표면 및 상기 제2 반도체 칩의 상기 제2 표면 위에 배치하고,
상기 (d) 공정은, 상기 도전성 접착재를 가열함으로써 행하는 반도체 장치의 제조 방법.
(부기 5)
부기 4에 기재된 반도체 장치의 제조 방법에 있어서,
상기 도전성 접착재는 땜납인 반도체 장치의 제조 방법.
(부기 6)
부기 1에 기재된 반도체 장치의 제조 방법에 있어서,
상기 밀봉체의 단면에서 보아, 상기 칩 탑재부의 두께는, 상기 제1 리드의 두께보다 두꺼운 반도체 장치의 제조 방법.
(부기 7)
부기 6에 기재된 반도체 장치의 제조 방법에 있어서,
상기 리드 프레임은 현수 리드를 갖고,
상기 칩 탑재부와 상기 현수 리드는, 기계적으로 체결되어 있는 반도체 장치의 제조 방법.
(부기 8)
부기 1에 기재된 반도체 장치의 제조 방법에 있어서,
상기 칩 탑재부의 평면적은, 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 합계 평면적보다 크고,
평면에서 보아, 상기 칩 탑재부의 상기 제1 반도체 칩 및 상기 제2 반도체 칩이 겹치지 않는 부분에는, 상기 제1 면에서부터 상기 제2 면에 걸쳐서 관통된 관통 구멍이 형성되고,
상기 (f) 공정은, 상기 관통 구멍 내가 상기 밀봉체의 일부로 충전되게 행하는 반도체 장치의 제조 방법.
(부기 9)
부기 3에 기재된 반도체 장치의 제조 방법에 있어서,
상기 밀봉체는, 상기 제1 측면 및 상기 제2 측면과 교차하는 제3 측면과, 상기 제1 측면 및 상기 제2 측면과 교차하고, 상기 제3 측면과 대향하는 제4 측면을 갖고,
상기 (f) 공정은, 상기 칩 탑재부의 일부가 상기 밀봉체의 상기 제3 측면 및 상기 제4 측면으로부터 돌출되게 행하는 반도체 장치의 제조 방법.
(부기 10)
부기 3에 기재된 반도체 장치의 제조 방법에 있어서,
(g) 상기 (f) 공정 후, 상기 제1 리드의 상기 밀봉체로부터 노출된 부분, 상기 복수의 제2 리드의 상기 밀봉체로부터 노출된 부분 및 상기 칩 탑재부의 상기 제2 면에 도금층을 형성하는 공정,
(h) 상기 (g) 공정 후, 상기 제1 리드의 일부 및 상기 복수의 제2 리드의 각각의 일부를 절단함으로써, 상기 제1 리드 및 상기 복수의 제2 리드를 상기 리드 프레임으로부터 분리하는 공정,
(i) 상기 (h) 공정 후, 상기 제1 리드 및 상기 복수의 제2 리드의 각각을 성형하는 공정
을 갖는 반도체 장치의 제조 방법.
10 : MOSFET 11 : 바디 다이오드
12 : PNP 바이폴라 트랜지스터 ADE : 애노드 전극
ADH1 : 도전성 접착재 ADH2 : 도전성 접착재
ADP : 애노드 전극 패드 AGP1 : 은 페이스트
AGP2 : 은 페이스트 BB(N) : 버스 바
BB(P) : 버스 바 BB(U) : 버스 바
BB(V) : 버스 바 BB(W) : 버스 바
CB : 제어 기판 CDE : 캐소드 전극
CDP : 캐소드 전극 패드 CE : 콜렉터 전극
CHP1 : 반도체 칩 CHP2 : 반도체 칩
CNT : 접속 단자 CP : 콜렉터 전극 패드
CS : 수지 케이스 CT : 콜렉터 단자
E : 직류 전원 EA : 전자 장치
EE : 이미터 전극 EP : 이미터 전극 패드
ER : n+형 반도체 영역 ET : 이미터 단자
FRA1 : 반도체 장치 FRA2 : 반도체 장치
FRA3 : 반도체 장치 FRA4 : 반도체 장치
FRA5 : 반도체 장치 FRA6 : 반도체 장치
FWD : 다이오드 GC : 게이트 제어 회로
GE : 게이트 전극 GOX : 게이트 절연막
GP : 게이트 전극 패드 GT : 게이트 단자
HLD : 현수 리드 INV : 인버터 회로
KP : 켈빈 검지용 전극 패드 KT : 켈빈 단자
LD1 : 리드 LD2 : 리드
LF : 리드 프레임 LG1 : 제1 레그
LG2 : 제2 레그 LG3 : 제3 레그
LS1 : 긴 변 LS2 : 긴 변
MR : 밀봉체 MT : 3상 유도 모터
NR1 : n+형 반도체 영역 NR2 : n-형 반도체 영역
NR3 : n+형 반도체 영역 NR4 : n-형 반도체 영역
NT : 부전위 단자 PAC1 : 반도체 장치
PAC2 : 반도체 장치 PAC3 : 반도체 장치
PAC4 : 반도체 장치 PAC5 : 반도체 장치
PAC6 : 반도체 장치 PR1 : p+형 반도체 영역
PR2 : p형 반도체 영역 PR3 : p형 반도체 영역
PR4 : p-형 반도체 영역 PT : 정 전위 단자
Q1 : IGBT Q2 : 검지용 IGBT
Q3 : 파워 MOSFET RT : 로터
SEP : 전류 검지용 전극 패드 SET : 전류 검지용 단자
SGT : 신호 단자 SRA : 반도체 장치
SS1 : 짧은 변 SS2 : 짧은 변
SW1 : 스위치 SW2 : 스위치
SW3 : 스위치 SW4 : 스위치
SW5 : 스위치 SW6 : 스위치
S1 : 변 S2 : 변
S3 : 변 S4 : 변
TAB : 칩 탑재부 TAP : 온도 검지용 전극 패드
TAT : 온도 검지용 단자 TCP : 온도 검지용 전극 패드
TCT : 온도 검지용 단자 TD : 온도 검지용 다이오드
TH : 관통 구멍 TR : 트렌치
UT : 단자 VT : 단자
W : 와이어 WB : 배선 기판
WL1(U) : 배선 WL1(V) : 배선
WL1(W) : 배선 WL2 : 배선
WL3(P) : 배선 WL4(N1) : 배선
WL4(N2) : 배선 WL4(N3) : 배선
WT : 단자

Claims (19)

  1. 제1 절연 게이트 바이폴라 트랜지스터를 구비하고, 이미터 전극 패드 및 게이트 전극 패드가 형성된 제1 표면과, 콜렉터 전극이 형성되고, 상기 제1 표면과는 반대측의 제1 이면을 갖는 제1 반도체 칩과,
    다이오드를 구비하고, 애노드 전극 패드가 형성된 제2 표면과, 캐소드 전극이 형성되고, 상기 제2 표면과는 반대측의 제2 이면을 갖는 제2 반도체 칩과,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩이 탑재된 제1 면과, 상기 제1 면과는 반대측의 제2 면을 갖는 칩 탑재부와,
    제1 리드와,
    상기 제1 리드와 전기적으로 접속된 제1 도전성 부재와,
    복수의 제2 리드와,
    상기 복수의 제2 리드 중 1개의 리드와 상기 제1 반도체 칩의 상기 제1 표면 위에 형성된 상기 게이트 전극 패드를 전기적으로 접속하는 제2 도전성 부재와,
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 칩 탑재부의 일부, 상기 제1 리드의 일부, 상기 복수의 제2 리드의 각각의 일부, 상기 제1 도전성 부재 및 상기 제2 도전성 부재를 밀봉하는 밀봉체
    를 갖고,
    상기 제1 반도체 칩의 상기 이미터 전극 패드와 상기 제2 반도체 칩의 상기 애노드 전극 패드는 상기 제1 도전성 부재를 통해 상기 제1 리드와 전기적으로 접속되고,
    상기 제1 반도체 칩의 상기 콜렉터 전극과 상기 제2 반도체 칩의 상기 캐소드 전극은 상기 칩 탑재부를 통해 전기적으로 접속되고,
    평면에서 보아, 상기 제2 반도체 칩은, 상기 제1 리드와 상기 제1 반도체 칩의 사이에 위치하도록, 상기 칩 탑재부의 상기 제1 면 위에 탑재되고, 또한, 상기 제1 반도체 칩은, 상기 제2 반도체 칩과 상기 복수의 제2 리드의 사이에 위치하도록, 상기 칩 탑재부의 상기 제1 면 위에 탑재되어 있는 반도체 장치.
  2. 제1항에 있어서,
    평면에서 보아, 상기 게이트 전극 패드가 상기 이미터 전극 패드보다 상기 복수의 제2 리드에 근접하도록, 상기 제1 반도체 칩은 상기 칩 탑재부의 상기 제1 면 위에 탑재되어 있는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 반도체 칩의 상기 제1 표면 위에는 복수의 전극 패드가 형성되고,
    상기 복수의 전극 패드의 각각은, 상기 복수의 제2 리드 중, 상기 게이트 전극 패드와 전기적으로 접속된 리드 이외의 복수의 리드와 복수의 제3 도전성 부재를 통해 전기적으로 접속되고,
    평면에서 보아, 상기 복수의 전극 패드가 상기 이미터 전극 패드보다 상기 복수의 제2 리드에 근접하도록, 상기 제1 반도체 칩은 상기 칩 탑재부의 상기 제1 면 위에 탑재되어 있는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 반도체 칩의 상기 게이트 전극 패드 및 상기 복수의 전극 패드는, 평면에서 보아, 상기 제1 반도체 칩의 변 중, 상기 복수의 제2 리드에 가장 가까운 변을 따라 배치되어 있는 반도체 장치.
  5. 제4항에 있어서,
    평면에서 보아, 상기 제1 도전성 부재는, 상기 게이트 전극 패드, 상기 복수의 전극 패드, 상기 제2 도전성 부재 및 상기 복수의 제3 도전성 부재 중 어느 것과도 겹치지 않고 있는 반도체 장치.
  6. 제4항에 있어서,
    상기 제1 도전성 부재는, 구리를 주요한 성분으로 하는 판상 부재이며,
    상기 제2 도전 부재 및 복수의 제3 도전 부재의 각각은, 금, 구리 또는 알루미늄을 주요한 성분으로 하는 금속 와이어인 반도체 장치.
  7. 제1항에 있어서,
    상기 밀봉체는, 상면, 상기 상면과는 반대측의 하면, 그 두께 방향에 있어서 상기 상면과 상기 하면의 사이에 위치하는 제1 측면 및 상기 제1 측면과 대향하는 제2 측면을 갖고,
    상기 제1 리드는, 상기 밀봉체의 상기 제1 측면으로부터 돌출되고,
    상기 복수의 제2 리드의 각각은, 상기 밀봉체의 상기 제2 측면으로부터 돌출되고,
    상기 칩 탑재부의 상기 제2 면은, 상기 밀봉체의 상기 하면으로부터 노출되어 있는 반도체 장치.
  8. 제7항에 있어서,
    상기 칩 탑재부의 평면적은, 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 합계 평면적보다 크고,
    평면에서 보아, 상기 칩 탑재부의 상기 제1 반도체 칩 및 상기 제2 반도체 칩이 겹치지 않는 부분에는, 상기 제1 면에서부터 상기 제2 면에 걸쳐서 관통된 관통 구멍이 형성되고,
    상기 관통 구멍 내에는, 상기 밀봉체의 일부가 충전되어 있는 반도체 장치.
  9. 제7항에 있어서,
    상기 밀봉체는, 상기 제1 측면 및 상기 제2 측면과 교차하는 제3 측면과, 상기 제1 측면 및 상기 제2 측면과 교차하고, 상기 제3 측면과 대향하는 제4 측면을 갖고,
    상기 칩 탑재부의 일부는, 상기 밀봉체의 상기 제3 측면 및 상기 제4 측면으로부터 돌출되어 있는 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 리드의 상기 밀봉체로부터 노출되어 있는 부분은, 복수의 부분으로 분할되고,
    평면에서 보아, 상기 제1 리드의 상기 복수의 부분의 각각의 폭은, 상기 복수의 제2 리드의 각각의 폭보다 넓은 반도체 장치.
  11. 제3항에 있어서,
    상기 제1 반도체 칩의 상기 복수의 전극 패드는, 상기 제1 반도체 칩의 온도를 검지하는 온도 검지 다이오드와 전기적으로 접속된 패드, 상기 제1 절연 게이트 바이폴라 트랜지스터의 과전류를 검지하는 제2 절연 게이트 바이폴라 트랜지스터와 전기적으로 접속된 패드 및 상기 제1 절연 게이트 바이폴라 트랜지스터의 이미터 전극과 전기적으로 접속된 패드를 포함하는 반도체 장치.
  12. 제7항에 있어서,
    상기 칩 탑재부의 상기 제2 면은, 상기 반도체 장치를 배선 기판에 실장했을 때, 상기 배선 기판 위에 형성된 배선과 납땜 가능한 면인 반도체 장치.
  13. 절연 게이트 바이폴라 트랜지스터를 구비하고, 이미터 전극 패드 및 게이트 전극 패드가 형성된 제1 표면과, 콜렉터 전극이 형성되고, 상기 제1 표면과는 반대측의 제1 이면을 갖는 제1 반도체 칩과,
    다이오드를 구비하고, 애노드 전극 패드가 형성된 제2 표면과, 캐소드 전극이 형성되고, 상기 제2 표면과는 반대측의 제2 이면을 갖는 제2 반도체 칩과,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩이 탑재된 제1 면과, 상기 제1 면과는 반대측의 제2 면을 갖는 칩 탑재부와,
    제1 리드와,
    상기 제1 리드와 전기적으로 접속된 제1 도전성 부재와,
    복수의 제2 리드와,
    상기 복수의 제2 리드 중 1개의 리드와 상기 제1 반도체 칩의 상기 제1 표면 위에 형성된 상기 게이트 전극 패드를 전기적으로 접속하는 제2 도전성 부재와,
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 칩 탑재부의 일부, 상기 제1 리드의 일부, 상기 복수의 제2 리드의 각각의 일부, 상기 제1 도전성 부재 및 상기 제2 도전성 부재를 밀봉하는 밀봉체
    를 갖고,
    상기 제1 반도체 칩의 상기 이미터 전극 패드와 상기 제2 반도체 칩의 상기 애노드 전극 패드는 상기 제1 도전성 부재를 통해 상기 제1 리드와 전기적으로 접속되고,
    상기 제1 반도체 칩의 상기 콜렉터 전극과 상기 제2 반도체 칩의 상기 캐소드 전극은 상기 칩 탑재부를 통해 전기적으로 접속되고,
    상기 제1 리드, 상기 제1 반도체 칩, 제2 반도체 칩 및 상기 복수의 제2 리드는, 제1 방향을 따라서 배치되고,
    평면에서 보아, 상기 제2 반도체 칩은, 상기 제1 반도체 칩보다 상기 제1 리드에 근접하도록, 상기 칩 탑재부의 상기 제1 면 위에 탑재되고, 또한, 상기 제1 반도체 칩은, 상기 제2 반도체 칩보다 상기 복수의 제2 리드에 근접하도록, 상기 칩 탑재부의 상기 제1 면 위에 탑재되어 있는 반도체 장치.
  14. 제1 외부 전극과,
    제2 외부 전극과,
    제3 외부 전극과,
    상기 제1 외부 전극과 상기 제2 외부 전극에 끼워지게 배치된 제1 반도체 칩과,
    상기 제1 외부 전극과 상기 제2 외부 전극에 끼워지게 배치된 제2 반도체 칩과,
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 제1 외부 전극의 일부, 상기 제2 외부 전극의 일부 및 상기 제3 외부 전극의 일부를 밀봉하는 밀봉체
    를 갖고,
    상기 제1 반도체 칩은, 절연 게이트 바이폴라 트랜지스터를 구비하고, 이미터 전극 패드 및 게이트 전극 패드가 형성된 제1 표면과, 콜렉터 전극이 형성되고, 상기 제1 표면과는 반대측의 제1 이면을 갖고,
    상기 제2 반도체 칩은, 다이오드를 구비하고, 애노드 전극 패드가 형성된 제2 표면과, 캐소드 전극이 형성되고, 상기 제2 표면과는 반대측의 제2 이면을 갖고,
    상기 제1 반도체 칩의 상기 이미터 전극 패드와 상기 제2 반도체 칩의 상기 애노드 전극 패드는, 상기 제1 외부 전극의 제1 부분을 통해 전기적으로 접속되고,
    상기 제1 반도체 칩의 상기 게이트 전극 패드는, 상기 제2 외부 전극과 전기적으로 접속되고,
    상기 제1 반도체 칩의 상기 콜렉터 전극과 상기 제2 반도체 칩의 상기 캐소드 전극 패드는, 상기 제3 외부 전극을 통해 전기적으로 접속되고,
    상기 제1 외부 전극의 제2 부분 및 상기 제2 외부 전극은, 상기 밀봉체로부터 노출되고,
    평면에서 보아, 상기 제2 반도체 칩은, 상기 제1 반도체 칩과 상기 제1 외부 전극의 상기 제2 부분의 사이에 위치하고, 또한, 상기 제1 반도체 칩은, 상기 제2 반도체 칩과 상기 제2 외부 전극의 사이에 위치하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제1 외부 전극의 상기 제1 부분과 상기 제2 부분은 별체 구조이며, 상기 제1 부분과 상기 제2 부분은, 도전성 접착재를 통해 전기적으로 접속되어 있는 반도체 장치.
  16. 주면에 복수의 배선이 형성된 배선 기판과,
    상기 배선 기판의 상기 주면 위에 탑재되고, 상기 복수의 배선의 각각과 전기적으로 접속된 제1 반도체 장치
    를 갖고,
    상기 제1 반도체 장치는,
    절연 게이트 바이폴라 트랜지스터를 구비하고, 이미터 전극 패드와 게이트 전극 패드가 형성된 제1 표면과, 콜렉터 전극이 형성되고, 상기 제1 표면과는 반대측의 제1 이면을 갖는 제1 반도체 칩과,
    다이오드를 구비하고, 애노드 전극 패드가 형성된 제2 표면과, 캐소드 전극이 형성되고, 상기 제2 표면과는 반대측의 제2 이면을 갖는 제2 반도체 칩과,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩이 탑재된 제1 면과, 상기 제1 면과는 반대측의 제2 면을 갖는 칩 탑재부와,
    제1 리드와,
    제2 리드와,
    상기 제1 리드와 전기적으로 접속된 제1 도전성 부재와,
    상기 제2 리드와 전기적으로 접속된 제2 도전성 부재와,
    상면, 상기 상면과는 반대측의 하면, 그 두께 방향에 있어서 상기 상면과 상기 하면의 사이에 위치하는 제1 측면 및 상기 제1 측면과 대향하는 제2 측면을 갖고, 상기 제1 반도체 칩, 제2 반도체 칩, 상기 칩 탑재부의 일부, 상기 제1 리드의 일부, 상기 제2 리드의 일부, 상기 제1 도전성 부재 및 상기 제2 도전성 부재를 밀봉하는 밀봉체를 갖고,
    상기 제1 반도체 칩의 상기 이미터 전극 패드와 상기 제2 반도체 칩의 상기 애노드 전극 패드는 상기 제1 도전성 부재를 통해 상기 제1 리드와 전기적으로 접속되고,
    상기 제1 반도체 칩의 상기 게이트 전극 패드와 상기 제2 리드는 상기 제2 도전성 부재를 통해 전기적으로 접속되고,
    상기 제1 반도체 칩의 상기 콜렉터 전극과 상기 제2 반도체 칩의 상기 캐소드 전극은 상기 칩 탑재부를 통해 전기적으로 접속되고,
    상기 제1 리드, 상기 제2 리드, 상기 제1 반도체 칩 및 상기 제2 반도체 칩은, 제1 방향을 따라서 배치되고,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩은, 상기 제1 리드와 상기 제2 리드의 사이에 배치되고,
    상기 제1 반도체 칩은, 상기 제2 반도체 칩보다 상기 제2 리드에 근접하도록, 또한, 상기 제2 반도체 칩은, 상기 제1 반도체 칩보다 상기 제1 리드에 근접하도록 상기 칩 탑재부의 상기 제1 면 위에 탑재되고,
    상기 제1 방향에 있어서, 상기 제1 리드는 상기 밀봉체의 상기 제1 측면으로부터 돌출되고, 또한, 상기 배선 기판의 제1 배선과 전기적으로 접속되고,
    상기 제1 방향에 있어서, 상기 제2 리드는 상기 밀봉체의 상기 제2 측면으로부터 돌출되고, 또한, 상기 배선 기판의 제2 배선과 전기적으로 접속되고,
    상기 칩 탑재부의 상기 제2 면은, 상기 배선 기판의 상기 제1 방향과는 직교하는 제2 방향으로 연장하는 제3 배선과 전기적으로 접속되어 있는 전자 장치.
  17. 제16항에 있어서,
    상기 배선 기판의 상기 주면 위에 상기 제1 반도체 장치와 동형의 제2 반도체 장치가 탑재되고,
    상기 배선 기판의 상기 제1 배선은, 상기 제2 반도체 장치의 상기 칩 탑재부의 상기 제2 면과 전기적으로 접속되어 있는 전자 장치.
  18. 제17항에 있어서,
    상기 배선 기판의 상기 주면 위에 상기 제1 반도체 장치와 동형의 제3 반도체 장치가 탑재되고,
    상기 배선 기판의 상기 제3 배선은, 상기 제3 반도체 장치의 상기 칩 탑재부의 상기 제2 면과 전기적으로 접속되어 있는 전자 장치.
  19. 제18항에 있어서,
    평면에서 보아, 상기 제1 반도체 장치 및 상기 제2 반도체 장치는, 각각의 상기 제1 리드끼리가 대향하도록 상기 제1 방향을 따라서 배치되고,
    평면에서 보아, 상기 제1 반도체 장치 및 상기 제3 반도체 장치는, 각각의 상기 제1 리드가 상기 제1 방향을 향하도록 상기 제2 방향을 따라서 배치되어 있는 전자 장치.
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