WO2020194480A1 - 半導体装置、リードフレーム及び電源装置 - Google Patents

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external terminal
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chips
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直人 内田
義政 小林
新井　寿和
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新電元工業株式会社
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Definitions

  • the present invention relates to a semiconductor device, a lead frame, and a power supply device.
  • Patent Document 1 a semiconductor device having a plurality of external terminals is known (see, for example, Patent Document 1).
  • FIG. 22 is a plan view showing a conventional semiconductor device 900.
  • the conventional semiconductor device 900 includes a plurality of external terminals T1 to T4, and has two first lead portions 910a and 910b and surface electrodes on the surface opposite to the surface facing the die pad, respectively. It is a bridge diode including chips ch1 to ch4 in which the above-mentioned is formed, two second lead portions 920a and 920b, and a resin 940.
  • the first lead portion 910a has die pads 912a and 912c, a first outer lead 914a constituting an external terminal T1, and a first inner lead 916a connecting the die pads 912a and 912c with the first outer lead 914a.
  • the 1 lead portion 910b has die pads 912b and 912d, a first outer lead 914b constituting the external terminal T4, and a first inner lead 916b connecting the die pads 912b and 912d with the first outer lead 914b.
  • the second lead portion 920a has a second outer lead 922a constituting the external terminal T2 and a second inner lead 924a connected to the surface electrodes of the chips ch1 and ch2 via the clip lead 930a.
  • the lead portion 920b has a second outer lead 922b constituting the external terminal T3 and a second inner lead 924b connected to the surface electrodes of the chips ch3 and ch4 via the clip lead 930b.
  • the resin 940 seals the die pads 912a, 912b, 912c, 912d, the first inner leads 916a, 916b, the chips ch1 to ch4, and the second inner leads 924a, 924b.
  • the semiconductor device related to the background technology since the cross section of the lead frame is large, the heat generated by the chip is easily transferred to the external terminal, and the junction temperature of the chip is easily lowered.
  • the amount of heat conducted from the chip to each external terminal tends to be biased, so that the specific external terminal tends to have a high temperature (the external terminal shown by the broken line in FIG. 7). (See T1 and T4.), There is a problem that a problem may occur in the connection portion between the external terminal and the board.
  • the present invention has been made to solve the above-mentioned problems, and provides a semiconductor device, a lead frame, and a power supply device capable of preventing a specific external terminal from becoming extremely hot when mounted.
  • the purpose is.
  • the semiconductor device of the present invention is a semiconductor device provided with a plurality of external terminals, and connects a die pad, a first outer lead constituting the external terminal, and the die pad and the first outer lead.
  • a first lead portion having a first inner lead, a chip mounted on the die pad and having a surface electrode formed on a surface opposite to the die pad side, a second outer lead constituting the external terminal, and
  • a second lead portion having a second inner lead connected to the surface electrode via a clip lead, and a resin that seals the die pad, the first inner lead, the chip, and the second inner lead.
  • a semiconductor device capable of attaching a heat radiating fin at a position adjacent to the resin, wherein at least one of the first inner lead and the second inner lead is provided with a predetermined outer surface from the chip. It is characterized in that a terminal temperature equalization structure is formed in which the amount of heat conduction conducted to the terminals is limited and the terminal temperatures of the plurality of external terminals are equalized.
  • the terminal temperature equalizing structure has a structure in which a notch or a hole is provided in at least one of the first inner lead and the second inner lead.
  • the notch or hole is provided at a position that bypasses the current path flowing through the first inner lead or the second inner lead.
  • the notch or hole is provided at a position where the current path flowing through the first inner lead or the second inner lead becomes a crank shape.
  • the thickness of the clip lead is preferably thinner than that of either the first lead portion or the second lead portion.
  • the thermal resistance between the external terminal and the chip connected to the external terminal is reduced by the chip.
  • the thermal resistance ⁇ between the external terminal and the external terminal is set, and when the external terminal is connected to two or more chips, the heat between the external terminal and each chip connected to the external terminal is set.
  • the thermal resistance ⁇ between the chip and the external terminal is equal.
  • the semiconductor device is preferably a bridge diode.
  • the semiconductor device is a semiconductor device in which the four external terminals are arranged in parallel, includes four chips as the chips, and two die pads as the first lead portion.
  • the two first lead portions include two first lead portions, each of which has a U-shaped portion formed by the first inner lead and the die pad, and the U-shaped portion is formed.
  • the die pads are staggered and arranged in a row along a predetermined direction, and each of the first inner leads of the two first lead portions has the notch or the hole. Is preferably provided.
  • a semiconductor device in which the three external terminals are arranged in parallel the chip includes two chips, and the die pad has one as the first lead portion.
  • the second lead portion is provided with two first lead portions, and one second lead portion is provided as the second lead portion, the first inner lead of the two first lead portions, and the second lead portion of the second lead portion. It is preferable that each of the two inner leads is provided with the notch or the hole.
  • a first semiconductor device including the five external terminals, including six chips as the chips, and two die pads formed as the first lead portion. It is provided with three lead portions, two second lead portions are provided as the second lead portion, and each of the second inner leads is placed on each of the first lead portions via the clip lead.
  • the notch is connected to any one of the three chips, and the first inner lead of the three first lead portions and the second inner lead of the two second lead portions are both connected. Alternatively, it is preferable that the hole is provided.
  • the lead frame of the present invention is characterized by being composed of a first lead portion and a second lead portion used in the semiconductor device according to any one of the above [1] to [11].
  • the power supply device of the present invention is characterized by including the semiconductor device according to any one of the above [1] to [11].
  • At least one of the first inner lead and the second inner lead limits the amount of heat conduction conducted from the chip to a predetermined external terminal. Since a terminal temperature equalization structure that equalizes the temperature of each terminal of a plurality of external terminals is formed, it is possible to prevent a bias in the amount of heat conduction from the chip to each external terminal. It is possible to prevent a specific external terminal from becoming hot. As a result, when the semiconductor device is mounted on the substrate, it is possible to prevent a defect from occurring in the connection portion between the specific external terminal and the substrate.
  • FIG. It is a figure which shows the semiconductor device 1 in Embodiment 1.
  • FIG. It is a figure which shows for demonstrating the lead frame LF1 which concerns on Embodiment 1.
  • FIG. It is a figure which shows for explaining the clip leads 30a, 30b in Embodiment 1.
  • FIG. It is a figure which shows for demonstrating the thermal resistance in the semiconductor device 1 which concerns on Embodiment 1.
  • FIG. It is a graph which shows the junction temperature in the semiconductor device which concerns on a comparative example and an Example. It is sectional drawing which shows the semiconductor device 2 which concerns on Embodiment 2.
  • FIG. It is a figure which shows for demonstrating the semiconductor device 3 which concerns on Embodiment 3.
  • FIG. 1 is a diagram showing the semiconductor device 1 in the first embodiment.
  • 1 (a) is a plan view of the semiconductor device 1
  • FIG. 1 (b) is a side sectional view of FIG. 1 (a)
  • FIG. 1 (c) shows a state in which the heat radiation fin 200 is attached to the semiconductor device 1.
  • FIG. 2 is a diagram shown for explaining the lead frame LF1 according to the first embodiment.
  • FIG. 2A is a plan view of the lead frame LF1
  • FIG. 2B is a side view of the lead frame LF1.
  • FIG. 3 is a diagram shown for explaining the clip lead 30 in the first embodiment.
  • FIG. 3A is a front view of the clip lead 30 and is a side view of the clip lead 30 of FIG. 3B.
  • FIG. 4 is a diagram showing a power supply device (power conversion circuit) using the semiconductor device 1 according to the first embodiment.
  • FIG. 4A is a diagram showing an equivalent circuit of a power supply device (power conversion circuit) using the semiconductor device 1
  • FIG. 4B is a diagram showing a lead frame LF1 of the semiconductor device 1.
  • FIG. 5 is a diagram shown for explaining the thermal resistance in the semiconductor device 1 according to the first embodiment.
  • FIG. 5A is a cross-sectional view shown to explain the thermal resistance of the semiconductor device 1
  • FIG. 5B is a diagram shown to explain the thermal resistance from the chip to the external terminals T1 and T3.
  • the semiconductor device 1 according to the first embodiment is a bridge diode in which four external terminals T1 to T4 are arranged in parallel at predetermined intervals.
  • the semiconductor device 1 according to the first embodiment includes first lead portions 10a, 10b, four chips ch1, ch2, ch3, ch4, second lead portions 20a, 20b, clip leads 30a, 30b, and a resin 40. , Notches 52a and 52b as a terminal temperature equalization structure are provided.
  • the lead frame LF1 is composed of the first lead portions 10a and 10b and the second lead portions 20a and 20b (see FIG. 2).
  • the semiconductor device 1 according to the first embodiment is applied to a power supply device (power conversion circuit) according to the first embodiment as shown in FIG. 4A.
  • a power supply device power conversion circuit
  • FIGS. 4A and 4B external terminals T2 and T3 are connected to an AC power supply, and the external terminal T1 becomes a + terminal and is an external terminal.
  • T4 becomes the-terminal.
  • the external terminal T2 becomes AC +
  • a current flows from the load through the path of the external terminal T4-chip ch4-external terminal T3-AC power supply-external terminal T2-chip ch1-external terminal T1 (dashed line arrow in FIG. 4). reference.).
  • the semiconductor device 1 is provided with a mounting hole 42 for mounting the heat radiation fin 200 in the central portion, and the chips ch2 and ch3 are provided from the front side (the front side of the paper surface in FIG. 1A). It penetrates between the and the back side (the back side of the paper surface in FIG. 1) (see FIG. 1 (c)). As a result, the heat radiation fin 200 can be attached to the semiconductor device 1 through the attachment hole 42.
  • the first lead portion 10a includes die pads 12a and 12c, a first outer lead 14a constituting an external terminal T1, and a first inner that connects the die pads 12a and 12c with the first outer lead 14a. It has a lead 16a.
  • the first outer lead 14a and the die pad 12a are arranged on substantially the same straight line, and the die pad 12a and the die pad 12c are spaced apart from each other in a direction perpendicular to the straight line on which the first outer lead 14a and the die pad 12a are arranged. It is arranged with an opening.
  • the first inner lead 16a linearly connects the first outer lead 14a and the die pad 12a, and is connected to the die pad 12c by branching from the middle and bending like a hook from there.
  • the die pad 12a, the first inner lead 16a, and the die pad 12c form a U-shaped portion.
  • a notch 52a as a terminal temperature equalizing structure is formed between the die pad 12a and the first outer lead 14a, and the current flowing from the chip ch1 is connected to the lower right side of the chip ch1. It passes through the first inner lead 16a and flows downward, bends in a crank shape in the middle, and flows toward the lower first outer lead 14a (see the arrow in FIG. 2). That is, the notch 52b is provided at a position where the current path flowing through the first inner lead 16a is bypassed and at a position where the current path flowing through the first inner lead 16a bends like a crank. Details of the terminal temperature equalization structure will be described later.
  • the first lead portion 10b includes die pads 12b and 12d, a first outer lead 14b constituting an external terminal T4, and a first inner lead connecting the die pads 12b and 12d with the first outer lead 14b. It has a lead 16b.
  • the first outer lead 14b and the die pad 12d are arranged on substantially the same straight line, and the die pad 12b and the die pad 12d are spaced apart from each other in a direction perpendicular to the straight line on which the first outer lead 14b and the die pad 12d are arranged. It is arranged with an opening.
  • the first inner lead 16b linearly connects the first outer lead 14b and the die pad 12d, and is connected to the die pad 12b from there. That is, the first lead portion 10b is formed in a claw shape. In the first inner lead 16a, the die pad 12b, the first inner lead 16b, and the die pad 12d form a U-shaped portion.
  • a notch 52b as a terminal temperature equalizing structure is formed between the die pad 12d and the first outer lead 14b, and the current flowing from the chip ch4 is connected to the lower left side of the chip ch4. It passes through the first inner lead 16b and flows downward, bends in a crank shape in the middle, and flows toward the lower first outer lead 14b (see the arrow in FIG. 2). That is, the notch 52b is provided at a position that bypasses the current path flowing through the first inner lead 16b, and is provided at a position where the first inner lead 16b bends like a crank.
  • Chips ch1 to ch4 are diodes mounted on die pads 12a to 12d, respectively, on which surface electrodes (anode electrode and cathode electrode) are formed on the die pad side and the side opposite to the die pad side, respectively.
  • the chips are arranged at predetermined intervals because it is possible to prevent a specific location or a specific external terminal from becoming hot.
  • the second lead portion 20a is connected to the second outer lead 22a constituting the external terminal T2 and the surface electrodes of the chips ch1 and ch2 via the clip lead 30a. It has 24a.
  • the second lead portion 20b has a second outer lead 22b constituting the external terminal T3 and a second inner lead 24b connected to the surface electrodes of the chips ch3 and ch4 via the clip lead 30b.
  • the clip leads 30a and 30b are made by bending a metal flat plate. As shown in FIG. 3, the clip leads 30a and 30b have chip joining surfaces 32 and 34 to be joined to the tip and an inner lead connecting portion 36 to be connected to the second inner lead. The thickness of the clip leads 30a and 30b is thinner than any of the first lead portions 10a and 10b and the second lead portions 20a and 20b.
  • the resin 40 seals the die pads 12a to 12d, the first inner leads 16a and 16b, the chips ch1 to ch4, the second inner leads 24a and 24b, and the clip leads 30a and 30b.
  • the resin an appropriate resin can be used.
  • the terminal temperature equalization structure will be described in detail.
  • the terminal temperature equalization structure has notches 52a and 52b in the first inner leads 16a and 16b, limits the amount of heat conduction conducted from the chip to predetermined external terminals (external terminals T1 and T4), and limits the amount of heat conduction to the external terminals T1. Equalize the temperature of each terminal of ⁇ T4.
  • the first route is a route transmitted to the heat radiation fin 200 via the die pad 12 and the resin 40 (resin and a screw for attaching the heat radiation fin), and the second route is a route through the die pad 12 and the first inner lead 16. It is a route transmitted to the first outer lead 14 via the route, and the third route is a route transmitted from the surface electrode to the second outer lead 22 via the clip lead 30.
  • the heat generated from the chip ch is transmitted to the heat radiation fin 200, and the heat QF is discharged from the heat radiation fin 200 to the outside.
  • a semiconductor element (chip) having a large rated current it is necessary to increase the cross-sectional area of the first lead portion 10 and the second lead portion 20 in order to conduct a large current, and heat is generated from the external terminal. It becomes easier to transmit to (outer lead).
  • the first outer lead 14 of the first lead portion 10 on which the chip ch is mounted has a large amount of heat transfer and tends to become hot.
  • the terminal temperature equalization structure includes the thermal resistance ⁇ ji of the first inner lead 16 toward the first outer lead 14, the thermal resistance ⁇ ji of the second inner lead 24 toward the second outer lead 22, and the thermal resistance of the clip lead 30.
  • the terminal temperature with each outer end will be described.
  • the first outer leads 14a and 14b (external terminals T1 and T4) are likely to become hot because two chips are mounted on the first lead portions 10a and 10b, respectively.
  • Notches 52a and 52b are formed in the first inner leads 16a and 16b connected to the above to increase the thermal resistance ⁇ ji and limit the amount of heat conduction conducted to the external terminals T1 and T4.
  • the amount of heat conduction transmitted to the first outer leads 14a and 14b (external terminals T1 and T4) is reduced, and the heat conduction transmitted to the other external terminals T2 and T3 (second outer leads 22a and 22b) is reduced.
  • the temperature of each terminal of each external terminal T1 to T4 can be equalized.
  • the total thermal resistance between the external terminal and each chip connected to the external terminal is calculated as "the chip and the external terminal. If the “thermal resistance ⁇ between the chips” is set, the “thermal resistance ⁇ between the chip and the external terminal” of each external terminal becomes equal.
  • the “thermal resistance ⁇ between the chip and the external terminal” of each external terminal is as follows.
  • the external terminal T1 is connected to the chips ch1 and ch3 via the first inner lead 16a, so that the “thermal resistance ⁇ between the chip and the external terminal” in the external terminal T1 Is the sum of the thermal resistance ⁇ ji1-1 of the first inner lead 16a from the chip ch1 to the first outer lead 14a and the thermal resistance ⁇ ji1-3 of the first inner lead 16a from the chip ch3 to the first outer lead 14a. Is.
  • the external terminal T2 is connected to the chips ch1 and ch2 via the clip lead 30a and the second inner lead 24a. Therefore, the "thermal resistance ⁇ between the chip and the external terminal" in the external terminal T2 is the thermal resistance until the heat generated from ch1 is transferred to the external terminal T2, and the heat generated from ch2 is transferred to the external terminal T2. It is the sum of the thermal resistance until it is completed.
  • the thermal resistance until the heat generated from ch1 is transferred to the external terminal T2 is the sum of the thermal resistance ⁇ jc1-1 of the clip lead 30a and the thermal resistance ⁇ ji2-1 of the second inner lead, and the heat generated from ch2.
  • the thermal resistance until is transmitted to the external terminal T2 is the sum of the thermal resistance ⁇ jc1-2 of the clip lead 30a and the thermal resistance ⁇ ji2-2 of the second inner lead.
  • the external terminal T3 is connected to the chips ch3 and ch4 via the clip lead 30b and the second inner lead 24b. Therefore, the "thermal resistance ⁇ between the chip and the external terminal" in the external terminal T3 is the thermal resistance until the heat generated from ch3 is transferred to the external terminal T3, and the heat generated from ch4 is transferred to the external terminal T3. It is the sum of the thermal resistance until it is done.
  • the thermal resistance until the heat generated from ch3 is transferred to the external terminal T3 is the sum of the thermal resistance ⁇ jc2-3 of the clip lead 30b and the thermal resistance ⁇ ji2-3 of the second inner lead, and the heat generated from ch4.
  • the thermal resistance until is transmitted to the external terminal T3 is the sum of the thermal resistance ⁇ jc2-4 of the clip lead 30a and the thermal resistance ⁇ ji2-4 of the second inner lead.
  • the “thermal resistance ⁇ between the chip and the external terminal” in the external terminal T4 is the first outer lead from the chip ch2. It is the sum of the thermal resistance ⁇ ji1-2 of the first inner lead 16b up to 14b and the thermal resistance ⁇ ji1-4 of the first inner lead 16b from the chip ch4 to the first outer lead 14b.
  • FIG. 6 is a diagram showing a lead frame LF2 of a semiconductor device according to a background technique.
  • FIG. 6A is a front view of the lead frame LF2
  • FIG. 6B is a side view of the lead frame LF2.
  • FIG. 7 is a graph showing the terminal temperature of the semiconductor device according to the comparative example and the embodiment.
  • Test Example 1 is a test example showing that "the semiconductor device of the present invention can prevent a specific external terminal from becoming extremely hot when mounted".
  • the semiconductor device according to the comparative example is the same as the semiconductor device 1 according to the first embodiment except that the first inner lead is not formed with a notch as a terminal temperature equalizing structure. It is a semiconductor device having a similar configuration (see FIG. 6).
  • the semiconductor device according to the embodiment is a semiconductor device having the same configuration as the semiconductor device 1 according to the first embodiment.
  • FIG. 8 is a graph showing the junction temperature in the semiconductor device according to the comparative example and the embodiment.
  • the test example is a test example showing that "the semiconductor device of the present invention has a junction temperature of each chip lower than the reference temperature and can efficiently release heat generated from each chip".
  • the junction temperature is lower than the reference temperature for all the chips, and further, the junction temperature is lower than the semiconductor device according to the comparative example.
  • the semiconductor device of the above can efficiently release the heat generated from each chip, and the junction temperature of each chip can be kept below the reference temperature.
  • the first inner leads 16a and 16b have chips ch1 to ch4. Since the terminal temperature equalizing structure for equalizing the amount of heat conduction to the external terminals T1 to T4 of the heat generated in the above is formed, the heat generated from the chips ch1 to ch4 is heated to the external terminals T1 to T4. It is possible to prevent the amount of conduction from being biased, and it is possible to prevent specific external terminals (particularly T1 and T4) from becoming hot. As a result, when the semiconductor device 1 is mounted on the substrate, it is possible to prevent a defect from occurring in the connection portion between the specific external terminal and the substrate.
  • the first inner leads 16a and 16b have terminal temperatures that equalize the amount of heat conducted to the external terminals T1 to T4 of the heat generated by the chips ch1 to ch4. Since the equalizing structure is formed, when the heat radiating fin 200 is attached to the semiconductor device 1, the amount of heat conduction in which the heat generated from each chip is transferred to the first outer leads 14a and 14b is reduced, and the resin is formed. It is possible to increase the amount of heat conduction transmitted to the heat radiating fins 200 attached to the positions adjacent to the resin 40 via the 40. As a result, the heat generated from the chips can be efficiently released to the outside, and the junction temperature of each chip can be kept below the reference temperature.
  • the terminal temperature equalizing structure since the terminal temperature equalizing structure has notches 52a and 52b in the first inner leads 16a and 16b, the thermal resistance from the chip ch1 to the first outer lead 14a , And the thermal resistance from the chips ch3 and ch4 to the first outer lead 14b can be increased. Therefore, the heat generated from each chip is reduced in the amount of heat conduction to the first outer leads 14a and 14b, and is also transferred to the heat radiating fins 200 attached to the positions adjacent to the resin 40 via the resin 40. The amount of heat conduction can be increased. As a result, the heat generated from the chips can be efficiently released to the outside, and the junction temperature of each chip can be lowered (see FIG. 8).
  • the terminal temperature equalizing structure since the terminal temperature equalizing structure has notches 52a and 52b in the first inner leads 16a and 16b, a plurality of chips are mounted and the temperature tends to be high.
  • the thermal resistance of the first outer leads 14a and 14b of the lead portion can be increased. Therefore, since the amount of heat transfer to each external terminal can be uniformly transferred, the terminal temperature of each external terminal can be equalized.
  • the notches 52a and 52b are provided at positions that bypass the current path flowing through the first inner leads 16a and 16b, so that the notch 52a and 52b have a relatively simple configuration. 1
  • the thermal resistance of the inner leads 16a and 16b can be increased. Therefore, the amount of heat conduction of the heat generated from each chip to the first outer leads 14a and 14b is reduced, and the heat transferred to the heat radiating fins 200 attached to the positions adjacent to the resin 40 via the resin 40 is reduced.
  • the amount of conduction can be increased. As a result, the heat generated from the chips can be efficiently released to the outside, and the junction temperature of each chip can be lowered.
  • the notches 52a and 52b are provided at positions where the current paths flowing through the first inner leads 16a and 16b are in a crank shape, so that the current paths are long.
  • the thermal resistance of the first inner leads 16a and 16b becomes larger. Therefore, it is possible to further prevent heat generated from the chips ch1 to ch4 (particularly ch1, ch2, ch4) from being transferred to the external terminals T1 and T4 more than necessary.
  • the thermal resistance ⁇ between the chips ch1 to ch4 and the external terminals T1 to T4 of the external terminals T1 to T4 are equal, they are generated from the chips ch1 to ch4.
  • the amount of heat conduction to each of the external terminals T1 to T4 is less likely to be biased, and it is possible to prevent specific external terminals (particularly T1 and T4) from becoming hot.
  • the thickness of the clip leads 30a and 30b is thinner than that of both the first lead portions 10a and 10b and the second lead portions 20a and 20b, so that the chips ch1 to ch4
  • the thermal resistance from to the external terminals T2 and T3 increases.
  • it becomes difficult for the heat generated from the chip to be transferred to the external terminals T2 and T3 it is possible to prevent the terminal temperature of the external terminals T2 and T3 from rising, and the heat generated by that amount is transferred through the heat radiation fins. Since it is released to the outside, the heat generated from the chip can be released to the outside more efficiently.
  • the bridge diode is suitable for a power supply device such as a converter or an inverter that easily generates heat.
  • the semiconductor device 1 is a semiconductor device in which four external terminals T1 to T4 are arranged in parallel, and four chips ch1 to ch4 are provided as chips as a first lead portion.
  • the first lead portion 10a is provided with two first lead portions 10a and 10b each having two die pads, and the first lead portion 10a has a portion formed in a U shape by the first inner lead 16a and the die pads 12a and 12c, and has a second die pad.
  • the 1-lead portion 10b has a U-shaped portion formed by the first inner lead 16b and the die pads 12b and 12d, the U-shaped portions are alternately combined, and each die pad is predetermined.
  • the first inner leads 16a and 16b of the two first lead portions 10a and 10b have notches 52a and 52b as a terminal temperature equalizing structure, which are arranged in a row along the direction of Since it is provided, a bridge diode can be formed in a relatively compact package, and the distance between the chip and the external terminal is short, so that the resistance of the inner lead can be reduced and a large current can flow. Moreover, since the notch as a terminal temperature equalization structure is provided, it is possible to prevent a specific external terminal from becoming hot.
  • FIG. 9 is a cross-sectional view showing the semiconductor device 2 according to the second embodiment.
  • the semiconductor device 2 according to the second embodiment basically has the same configuration as the semiconductor device 1 according to the first embodiment, but the configuration of the terminal temperature equalization structure is different from that of the semiconductor device 1 according to the first embodiment. different.
  • the die pad 12 has a recess 54 provided so as to be located on the side where the heat radiation fin 200 is attached with respect to the first inner lead 16 when viewed in cross section (see FIG. 9).
  • the semiconductor device 2 according to the second embodiment has a terminal temperature equalization structure structure different from that of the semiconductor device according to the first embodiment, but is similar to the semiconductor device 1 according to the first embodiment. Since the first inner lead 16 and the die pad 12 are formed with a terminal temperature equalizing structure that equalizes the amount of heat conducted to the external terminals of the chip ch, each of the heat generated from the chip ch is formed. It is possible to prevent the amount of heat conduction to the external terminal from being biased, and it is possible to prevent the specific external terminal from becoming hot. As a result, when the semiconductor device is mounted on the substrate, it is possible to prevent a defect from occurring in the connection portion between the specific external terminal and the substrate.
  • the die pad 12 when the heat radiating fin 200 is attached, the die pad 12 is provided so as to be located on the heat radiating fin 200 side of the first inner lead 16 when viewed in cross section. Since it has 54, the thermal resistance between the chip ch and the heat radiating fin 200 becomes smaller, and the heat generated in the chip ch is more easily discharged from the heat radiating fin 200.
  • the semiconductor device 1 according to the first embodiment Since the semiconductor device 2 according to the second embodiment has the same configuration as the semiconductor device 1 according to the first embodiment except for the configuration of the terminal temperature equalization structure, the semiconductor device 1 according to the first embodiment has. It has the corresponding effect among the effects.
  • FIG. 10 is a diagram shown for explaining the semiconductor device 3 according to the third embodiment.
  • FIG. 10A is a diagram showing a usage state of the semiconductor device 3
  • FIG. 10B is a diagram showing an internal structure of the semiconductor device 3.
  • FIG. 11 is a diagram shown for explaining the lead frame LF3 according to the third embodiment.
  • the semiconductor device 3 according to the third embodiment basically has the same configuration as the semiconductor device 1 according to the first embodiment, but the semiconductor device 1 according to the first embodiment is provided with five external terminals. Not the case.
  • the semiconductor device 4 according to the fourth embodiment is a three-phase bridge diode in which five external terminals T5 to T9 are arranged (see FIGS. 10 and 11).
  • first lead portion 10c three first lead portions (first lead portion 10c) having two die pads formed as the first lead portion 10 are provided. 10d, 10e), the second lead portions 20d and 20e are provided, and the second inner lead 24d is the chip ch5 and the first lead portion of the first lead portion 10c via the clip lead 30c.
  • the chip ch6 of the 10d and the chip ch7 of the first lead portion 10e are connected, and the second inner lead 24e is connected to the chip ch8 of the first lead portion 10c and the chip ch9 of the first lead portion 10d via the clip lead 30d.
  • the first inner leads 16c, 16d, 16e, and the second inner leads 24c, 24d are all connected to the chip ch10 of the first lead portion 10e, and the notch 52c as a terminal temperature equalizing structure, 52d, 52e, 52f and 52g are provided, respectively.
  • the "thermal resistance ⁇ between the chip and the external terminal" of each external terminal T5 to T9 becomes equal.
  • the semiconductor device 3 according to the third embodiment is different from the semiconductor device according to the first embodiment in that five external terminals are arranged, but the first inner leads 16c, 16d, 16e, and Since the second inner leads 24c and 24d are formed with a terminal temperature equalizing structure for equalizing the amount of heat conducted to each external terminal of the heat generated by the chip, each external terminal of the heat generated from the chip is formed. It is possible to prevent a bias in the amount of heat conduction to the device, and it is possible to prevent a specific external terminal from becoming hot. As a result, when the semiconductor device is mounted on the substrate, it is possible to prevent a defect from occurring in the connection portion between the specific external terminal and the substrate.
  • the semiconductor device 3 according to the third embodiment has the same configuration as the semiconductor device 1 according to the first embodiment except that five external terminals are arranged, the semiconductor device 3 according to the first embodiment has the same configuration. It has the corresponding effect among the effects of 1.
  • FIG. 12 is a diagram shown for explaining the semiconductor device 4 according to the fourth embodiment.
  • the semiconductor device 4 according to the fourth embodiment basically has the same configuration as the semiconductor device 1 according to the first embodiment, but the semiconductor device 1 according to the first embodiment is provided with three external terminals. Not the case.
  • the semiconductor device 4 according to the fourth embodiment is a bridge diode in which three external terminals T10 to T12 are arranged in parallel.
  • two chips ch11 and ch6 are provided as chips, and as the first lead portion, a first lead portion 10f having a die pad 12f and a first lead portion 10g having a die pad 12g are used.
  • the second lead portion 20e is provided, and the two first lead portions 10f and 10g of the first inner leads 16f and 16g have notches 52h1 and 52h2 as a terminal temperature equalizing structure. It is provided. At this time, the "thermal resistance ⁇ between the chip and the external terminal" of each of the external terminals T10 to T12 becomes equal.
  • the semiconductor device 4 according to the fourth embodiment is different from the semiconductor device according to the first embodiment in that three external terminals are arranged, but is different from the case of the semiconductor device 1 according to the first embodiment.
  • the first inner leads 16f and 16g are formed with cutouts 52h1 and 52h2 as a terminal temperature equalizing structure for equalizing the amount of heat conduction to each external terminal of the heat generated by the chip. It is possible to prevent a bias in the amount of heat conduction from the chip to each external terminal, and it is possible to prevent a specific external terminal from becoming hot. As a result, when the semiconductor device is mounted on the substrate, it is possible to prevent a defect from occurring in the connection portion between the specific external terminal and the substrate.
  • the semiconductor device 4 according to the fourth embodiment has the same configuration as the semiconductor device 1 according to the first embodiment except that three external terminals are arranged, the semiconductor device 4 according to the first embodiment has the same configuration. It has the corresponding effect among the effects of 1.
  • a rectangular notch is formed as the notch, but the present invention is not limited to this.
  • a notch having an R-shaped corner portion may be formed as the notch (see FIGS. 13 and 14).
  • the notch is formed in the lateral direction from the outer side surface of the first inner lead, but the present invention is not limited thereto.
  • the notch may be formed laterally from the inner side surface of the first inner lead (see FIG. 16), or the vertical direction of the first inner lead (direction parallel to the direction in which the outer lead extends). ) (See FIGS. 14 and 15).
  • a notch is formed as a terminal temperature equalizing structure, but the present invention is not limited to this.
  • Holes may be formed as a terminal temperature equalization structure.
  • the shape of the hole may be rectangular (see FIG. 18), circular (see FIGS. 17 and 19), or any other appropriate shape.
  • the number of holes may be one or a plurality (see FIGS. 19 and 21).
  • the notch and the hole may be combined (see FIG. 20).
  • a structure other than a notch or a hole for example, a structure in which only a predetermined portion of the inner lead is thin, a structure in which the inner lead is bent in the height direction, etc. may be formed.
  • the present invention has been applied to a bridge diode as a semiconductor device, but the present invention is not limited thereto.
  • the present invention may be applied to appropriate semiconductor devices such as MOSFETs, IGBTs, various diodes, thyristors, and triacs as semiconductor devices.
  • T1, T2, T3, T4 T5, T6, T7, T8, T9, T10, T11 ...
  • External terminals ch, ch1, ch2, ch3, ch4, ch5, ch6, ch7, ch8, ch9, ch10, ch11, ch12 ... Chips

Abstract

本発明の半導体装置１は、複数の外部端子Ｔ１～Ｔ４が設けられた半導体装置であって、ダイパッド１２ａ～１２ｄ、第１アウターリード１４ａ，１４ｂ、及び、第１インナーリード１６ａ，１６ｂを有する第１リード部１０ａ，１０ｂと、チップｃｈ１～ｃｈ４と、第２アウターリード２２ａ，２２ｂ、及び、第２インナーリード２４ａ，２４ｂを有する第２リード部２０ａ，２０ｂと、樹脂４０とを備え、第１インナーリード１６ａ，１６ｂ、第２インナーリード２４ａ，２４ｂ及びダイパッド１２ａ～１２ｄのうちの少なくともいずれかには、チップｃｈ１～ｃｈ４から所定の外部端子Ｔ１，Ｔ４へ伝導する熱伝導量を制限し、複数の外部端子Ｔ１～Ｔ４の各端子温度を均等化する端子温度均等化構造が形成されているが形成されていることを特徴とする。　本発明の半導体装置１によれば、実装したときに特定の外部端子が著しく高温になることを防ぐことが可能となる。

Description

半導体装置、リードフレーム及び電源装置
　本発明は、半導体装置、リードフレーム及び電源装置に関する。
　従来、複数の外部端子を備える半導体装置が知られている（例えば、特許文献１参照。）。
　図２２は、従来の半導体装置９００を示す平面図である。
　従来の半導体装置９００は、図２２に示すように、複数の外部端子Ｔ１～Ｔ４を備え、２つの第１リード部９１０ａ，９１０ｂと、ダイパッドと対向する面とは反対側の面にそれぞれ表面電極が形成されたチップｃｈ１～ｃｈ４と、２つの第２リード部９２０ａ、９２０ｂと、樹脂９４０とを備えるブリッジダイオードである。
　第１リード部９１０ａは、ダイパッド９１２ａ、９１２ｃ、外部端子Ｔ１を構成する第１アウターリード９１４ａ、及び、ダイパッド９１２ａ、９１２ｃと第１アウターリード９１４ａとを接続する第１インナーリード９１６ａを有し、第１リード部９１０ｂは、ダイパッド９１２ｂ、９１２ｄ、外部端子Ｔ４を構成する第１アウターリード９１４ｂ、及び、ダイパッド９１２ｂ、９１２ｄと第１アウターリード９１４ｂとを接続する第１インナーリード９１６ｂを有する。
　第２リード部９２０ａは、外部端子Ｔ２を構成する第２アウターリード９２２ａ、及び、チップｃｈ１、ｃｈ２の表面電極とクリップリード９３０ａを介して接続されている第２インナーリード９２４ａを有し、第２リード部９２０ｂは、外部端子Ｔ３を構成する第２アウターリード９２２ｂ、及び、チップｃｈ３、ｃｈ４の表面電極とクリップリード９３０ｂを介して接続されている第２インナーリード９２４ｂを有する。
　樹脂９４０は、ダイパッド９１２ａ，９１２ｂ，９１２ｃ，９１２ｄ、第１インナーリード９１６ａ，９１６ｂ、チップｃｈ１～ｃｈ４及び第２インナーリード９２４ａ，９２４ｂを封止する。
実開昭６０－６２５３号公報
　ところで、近年、大電流を使用した電子機器の普及に伴い、定格電流の大きい半導体素子（チップ）を使用した半導体装置が求められている。このような定格電流の大きい半導体素子を使用した半導体装置においては、リードフレーム（第１リード部及び第２リード部）の断面積を大きくして大電流を導通可能とすることが考えられる（以下、背景技術に係る半導体装置という。図６参照。）。
　背景技術に係る半導体装置によれば、リードフレームの断面積が大きいため、チップで発生する熱を外部端子に伝達しやすく、チップのジャンクション温度が低下しやすくなる。
　しかしながら、背景技術に係る半導体装置においては、チップから発生する熱の各外部端子への熱伝導量に偏りが生じやすくなるため、特定の外部端子が高温になりやすく(図７の破線の外部端子Ｔ１，Ｔ４参照。)、当該外部端子と基板との接続部分に不具合が生じるおそれがある、という問題がある。
　そこで、本発明は上記した問題を解決するためになされたものであり、実装したときに特定の外部端子が著しく高温になることを防ぐことが可能な半導体装置、リードフレーム及び電源装置を提供することを目的とする。
［１］本発明の半導体装置は、複数の外部端子が設けられた半導体装置であって、ダイパッド、前記外部端子を構成する第１アウターリード、及び、前記ダイパッドと前記第１アウターリードとを接続する第１インナーリードを有する第１リード部と、前記ダイパッドに搭載され、前記ダイパッド側とは反対側の面に表面電極が形成されたチップと、前記外部端子を構成する第２アウターリード、及び、前記表面電極とクリップリードを介して接続されている第２インナーリードを有する第２リード部と、前記ダイパッド、前記第１インナーリード、前記チップ及び前記第２インナーリードを封止する樹脂とを備え、前記樹脂と隣り合う位置に放熱フィンを取り付け可能な半導体装置であって、前記第１インナーリード、及び、前記第２インナーリードのうちの少なくともいずれかには、前記チップから所定の前記外部端子へ伝導する熱伝導量を制限し、複数の前記外部端子の各端子温度を均等化する端子温度均等化構造が形成されていることを特徴とする。
［２］本発明の半導体装置において、前記端子温度均等化構造は、前記第１インナーリード及び前記第２インナーリードのうちの少なくとも一方に切り欠き又は穴が設けられた構造を有することが好ましい。
［３］本発明の半導体装置において、前記切り欠き又は穴は、前記第１インナーリード又は前記第２インナーリードを流れる電流経路を迂回させる位置に設けられていることが好ましい。
［４］本発明の半導体装置において、前記切り欠き又は穴は、前記第１インナーリード又は前記第２インナーリードを流れる電流経路がクランク状になる位置に設けられていることが好ましい。
［５］本発明の半導体装置において、前記クリップリードの厚さは、前記第１リード部及び前記第２リード部のどちらよりも薄いことが好ましい。
［６］本発明の半導体装置において、前記外部端子が１つの前記チップと接続されている場合には、当該外部端子と当該外部端子に接続されている前記チップとの間の熱抵抗を、チップと外部端子との間の熱抵抗θとし、前記外部端子が２以上の前記チップと接続されている場合には、当該外部端子と当該外部端子に接続されている前記各チップとの間の熱抵抗の総和を、チップと外部端子との間の熱抵抗θとしたときに、前記各外部端子の、前記チップと外部端子との間の前記熱抵抗θはそれぞれ等しいことが好ましい。
［７］本発明の半導体装置において、断面から見て前記ダイパッドが前記第１インナーリードよりも前記放熱フィンを取り付ける側に位置するように設けられた凹部を有することが好ましい。
［８］本発明の半導体装置において、前記半導体装置は、ブリッジダイオードであることが好ましい。
［９］本発明の半導体装置において、４つの前記外部端子が並列に配置された半導体装置であって、前記チップとして、４つのチップを備え、前記第１リード部として、前記ダイパッドを２つ有する第１リード部を２つ備え、２つの前記第１リード部は、前記第１インナーリード及び前記ダイパッドでＵ字状に構成された部分をそれぞれ有し、当該Ｕ字状に構成された部分が互い違いに組み合わされ、かつ、各ダイパッドが所定の方向に沿って一列になるように配置されており、前記２つの第１リード部の前記第１インナーリードにはいずれも、前記切り欠き又は前記穴が設けられていることが好ましい。
［１０］本発明の半導体装置において、３つの前記外部端子が並列に配置された半導体装置であって、前記チップとして、２つのチップを備え、前記第１リード部として、前記ダイパッドを１つ有する第１リード部を２つ備え、前記第２リード部として、１つの前記第２リード部を備え、前記２つの第１リード部の前記第１インナーリード、及び、前記第２リード部の前記第２インナーリードにはいずれも、前記切り欠き又は前記穴が設けられていることが好ましい。
［１１］本発明の半導体装置において、５つの前記外部端子を備える半導体装置であって、前記チップとして、６つのチップを備え、前記第１リード部として、前記ダイパッドが２つ形成された第１リード部を３つ備え、前記第２リード部として、第２リード部を２つ備え、前記各第２インナーリードは、前記クリップリードを介して、前記各第１リード部に載置された２つの前記チップのうちのいずれかと接続されており、前記３つの第１リード部の前記第１インナーリード、及び、２つの前記第２リード部の前記第２インナーリードにはいずれも、前記切り欠き又は前記穴が設けられていることが好ましい。
［１２］本発明のリードフレームは、上記［１］～［１１］のいずれかに記載の半導体装置に用いられる第１リード部及び第２リード部で構成されることを特徴とする。
［１３］本発明の電源装置は、上記［１］～［１１］のいずれかに記載の半導体装置を備えることを特徴とする。
　本発明の半導体装置、リードフレーム及び電源装置によれば、第１インナーリード、及び、第２インナーリードのうちの少なくともいずれかには、チップから所定の外部端子へ伝導する熱伝導量を制限し、複数の外部端子の各端子温度を均等化する端子温度均等化構造が形成されているため、チップから発生する熱の各外部端子への熱伝導量に偏りが生じることを防ぐことができ、特定の外部端子が高温になることを防ぐことができる。その結果、半導体装置を基板に実装したときに、特定の外部端子と基板との接続部分に不具合が生じることを防ぐことができる。
実施形態１における半導体装置１を示す図である。 実施形態１に係るリードフレームＬＦ１を説明するために示す図である。 実施形態１におけるクリップリード３０ａ、３０ｂを説明するために示す図である。 実施形態１に係る半導体装置１を用いた電力変換回路（電源装置）を示す回路図である。 実施形態１に係る半導体装置１における熱抵抗を説明するために示す図である。 背景技術に係る半導体装置９００のリードフレームＬＦ２を示す図である。 比較例及び実施例に係る半導体装置における端子温度を示すグラフである。 比較例及び実施例に係る半導体装置におけるジャンクション温度を示すグラフである。 実施形態２に係る半導体装置２を示す断面図である。 実施形態３に係る半導体装置３を説明するために示す図である。 実施形態３に係るリードフレームＬＦ３を説明するために示す図である。 実施形態４に係る半導体装置４を説明するために示す図である。 変形例１に係る半導体装置のリードフレームＬＦ４を説明するために示す図である。 変形例２に係る半導体装置のリードフレームＬＦ５を説明するために示す図である。 変形例３に係る半導体装置のリードフレームＬＦ６を説明するために示す図である。 変形例４に係る半導体装置のリードフレームＬＦ７を説明するために示す図である。 変形例５に係る半導体装置のリードフレームＬＦ８を説明するために示す図である。 変形例６に係る半導体装置のリードフレームＬＦ９を説明するために示す図である。 変形例７に係る半導体装置のリードフレームＬＦ１０を説明するために示す図である。 変形例８に係る半導体装置のリードフレームＬＦ１１を説明するために示す図である。 変形例９に係る半導体装置のリードフレームＬＦ１２を説明するために示す図である。 従来の半導体装置９００を示す断面図である。
　以下、本発明の半導体装置、クリップリード及び電源装置について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。
［実施形態１］
１．実施形態１に係る半導体装置１及びリードフレームＬＦ１の構成
　図１は、実施形態１における半導体装置１を示す図である。図１（ａ）は半導体装置１の平面図であり、図１（ｂ）は図１（ａ）の側断面図であり、図１（ｃ）は半導体装置１に放熱フィン２００を取り付けた状態を示す図である。図２は、実施形態１に係るリードフレームＬＦ１を説明するために示す図である。図２（ａ）はリードフレームＬＦ１の平面図であり、図２（ｂ）はリードフレームＬＦ１の側面図である。図３は、実施形態１におけるクリップリード３０を説明するために示す図である。図３（ａ）はクリップリード３０の正面図であり、図３（ｂ）のクリップリード３０の側面図である。図４は、実施形態１に係る半導体装置１を用いた電源装置（電力変換回路）を示す図である。図４（ａ）は半導体装置１を用いた電源装置（電力変換回路）の等価回路を示す図であり、図４（ｂ）は半導体装置１のリードフレームＬＦ１を示す図である。図５は、実施形態１に係る半導体装置１における熱抵抗を説明するために示す図である。図５（ａ）は半導体装置１の熱抵抗を説明するために示す断面図であり、図５（ｂ）はチップから外部端子Ｔ１，Ｔ３までの熱抵抗を説明するために示す図である。
　実施形態１に係る半導体装置１は、図１及び図２に示すように、４つの外部端子Ｔ１～Ｔ４が所定の間隔で並列に配置されたブリッジダイオードである。実施形態１に係る半導体装置１は、第１リード部１０ａ，１０ｂと、４つのチップｃｈ１、ｃｈ２、ｃｈ３、ｃｈ４と、第２リード部２０ａ，２０ｂと、クリップリード３０ａ，３０ｂと、樹脂４０と、端子温度均等化構造としての切り欠き５２ａ，５２ｂとを備える。なお、第１リード部１０ａ、１０ｂと、第２リード部２０ａ、２０ｂとでリードフレームＬＦ１を構成する（図２参照。）。
　実施形態１に係る半導体装置１は、図４（ａ）に示すような、実施形態１に係る電源装置（電力変換回路）に適用される。実施形態１に係る半導体装置１は、図４（ａ）及び図４（ｂ）に示すように、外部端子Ｔ２，Ｔ３が交流電源と接続されており、外部端子Ｔ１が＋端子となり、外部端子Ｔ４が－端子となる。外部端子Ｔ２が交流の＋となるときには、負荷から外部端子Ｔ４－チップｃｈ４－外部端子Ｔ３－交流電源―外部端子Ｔ２－チップｃｈ１－外部端子Ｔ１の経路で電流が流れる（図４の一点鎖線矢印参照。）。また、外部端子Ｔ２が交流の－端子となるときには、負荷から外部端子Ｔ４－チップｃｈ２－外部端子Ｔ２－交流電源―外部端子Ｔ３－チップｃｈ３－外部端子Ｔ１の経路で電流が流れる（図４の実線矢印参照。）。
　このため、第１リード部１０ａに載置されているチップｃｈ１、ｃｈ３が同時にオンすることはなく、第１リード部１０ｂに載置されているチップｃｈ２、ｃｈ４が同時にオンすることもない。すなわち、１つの第１リード部に載置されている複数のチップが同時にオンされることはない。
　半導体装置１においては、図１に示すように、中央部に放熱フィン２００を取り付けるための取付穴４２が設けられており、正面側（図１（ａ）の紙面手前側）からチップｃｈ２とｃｈ３との間を貫通して背面側（図１の紙面奥側）に向かって貫通している（図１（ｃ）参照。）。これにより、取付穴４２を通して放熱フィン２００を半導体装置１に取り付けることができる。
　第１リード部１０ａは、図２に示すように、ダイパッド１２ａ，１２ｃ、外部端子Ｔ１を構成する第１アウターリード１４ａ、及び、ダイパッド１２ａ、１２ｃと第１アウターリード１４ａとを接続する第１インナーリード１６ａを有する。第１アウターリード１４ａ及びダイパッド１２ａとは略同一直線上に配置されており、ダイパッド１２ａとダイパッド１２ｃとは、第１アウターリード１４ａ及びダイパッド１２ａが配置される直線とは垂直な方向に所定の間隔をあけて配置されている。
　第１インナーリード１６ａは、第１アウターリード１４ａとダイパッド１２ａとを直線的に接続するとともに、中途から枝分かれしてそこから鉤状に折れ曲がってダイパッド１２ｃと接続されている。第１インナーリード１６ａにおいて、ダイパッド１２ａ、第１インナーリード１６ａ及びダイパッド１２ｃとでＵ字状に構成された部分を形成している。
　第１インナーリード１６ａにおいて、ダイパッド１２ａと第１アウターリード１４ａとの間に端子温度均等化構造としての切り欠き５２ａが形成されており、チップｃｈ１から流れる電流は、チップｃｈ１の右下側で接続されている第１インナーリード１６ａを通過して下に向かって流れ、中途でクランク状に折れ曲がって下側の第１アウターリード１４ａに向かって流れる（図２の矢印参照。）。
　すなわち、切り欠き５２ｂは、第１インナーリード１６ａを流れる電流経路を迂回させる位置、かつ、第１インナーリード１６ａを流れる電流経路がクランク状に折れ曲がる位置に設けられている。端子温度均等化構造についての詳細は後述する。
　第１リード部１０ｂは、図２に示すように、ダイパッド１２ｂ，１２ｄ、外部端子Ｔ４を構成する第１アウターリード１４ｂ、及び、ダイパッド１２ｂ、１２ｄと第１アウターリード１４ｂとを接続する第１インナーリード１６ｂを有する。第１アウターリード１４ｂ及びダイパッド１２ｄとは略同一直線上に配置されており、ダイパッド１２ｂとダイパッド１２ｄとは、第１アウターリード１４ｂ及びダイパッド１２ｄが配置される直線とは垂直な方向に所定の間隔をあけて配置されている。
　第１インナーリード１６ｂは、第１アウターリード１４ｂとダイパッド１２ｄとを直線的に接続するとともに、そこからダイパッド１２ｂと接続されている。すなわち、第１リード部１０ｂは鉤爪状に構成されている。第１インナーリード１６ａにおいて、ダイパッド１２ｂ、第１インナーリード１６ｂ及びダイパッド１２ｄとでＵ字状に構成された部分を形成している。
　第１インナーリード１６ｂにおいて、ダイパッド１２ｄと第１アウターリード１４ｂとの間に端子温度均等化構造としての切り欠き５２ｂが形成されており、チップｃｈ４から流れる電流は、チップｃｈ４の左下側で接続されている第１インナーリード１６ｂを通過して下に向かって流れ、中途でクランク状に折れ曲がって下側の第１アウターリード１４ｂに向かって流れる（図２の矢印参照。）。
　すなわち、切り欠き５２ｂは、第１インナーリード１６ｂを流れる電流経路を迂回させる位置に設けられており、かつ、第１インナーリード１６ｂがクランク状に折れ曲がる位置に設けられている。
　チップｃｈ１～ｃｈ４は、ダイパッド１２ａ～１２ｄにそれぞれ搭載され、ダイパッド側及び、ダイパッド側とは反対側にそれぞれ表面電極（アノード電極及びカソード電極）が形成されているダイオードである。各チップが所定の間隔で配置されているのは、特定の箇所や特定の外部端子が高温になることを防ぐことができるからである。
　第２リード部２０ａは、図１に示すように、外部端子Ｔ２を構成する第２アウターリード２２ａ、及び、チップｃｈ１、ｃｈ２の表面電極とクリップリード３０ａを介して接続されている第２インナーリード２４ａを有する。
　第２リード部２０ｂは、外部端子Ｔ３を構成する第２アウターリード２２ｂ、及び、チップｃｈ３、ｃｈ４の表面電極とクリップリード３０ｂを介して接続されている第２インナーリード２４ｂを有する。
　クリップリード３０ａ、３０ｂは、金属製の平板を折り曲げてなる。クリップリード３０ａ、３０ｂは、図３に示すように、チップと接合するチップ接合面３２，３４と、第２インナーリードと接続するインナーリード接続部３６とを有する。クリップリード３０ａ、３０ｂの厚さは、第１リード部１０ａ，１０ｂ及び第２リード部２０ａ，２０ｂのいずれよりも薄い。
　樹脂４０は、ダイパッド１２ａ～１２ｄ、第１インナーリード１６ａ，１６ｂ、チップｃｈ１～ｃｈ４及び第２インナーリード２４ａ，２４ｂ、クリップリード３０ａ、３０ｂを封止する。樹脂は適宜の樹脂を用いることができる。
　端子温度均等化構造について、詳細に説明する。
　端子温度均等化構造は、第１インナーリード１６ａ、１６ｂに切り欠き５２ａ、５２ｂを有し、チップから所定の外部端子（外部端子Ｔ１，Ｔ４）へ伝導する熱伝導量を制限し、外部端子Ｔ１～Ｔ４の各端子温度を均等化する。
　図５（ａ）に示すように、各チップから発生する熱は、大きく３つのルートで外部に放出される。１つめのルートは、ダイパッド１２、樹脂４０（樹脂及び放熱フィン取付用のねじ）を介して放熱フィン２００へ伝達されるルートであり、２つめのルートは、ダイパッド１２及び第１インナーリード１６を介して第１アウターリード１４へ伝達されるルートであり、３つめのルートは、表面電極からクリップリード３０を介して第２アウターリード２２へ伝達されるルートである。
　ここで、チップｃｈから発する熱の多くが放熱フィン２００に伝達され、放熱フィン２００から熱ＱＦが外部へ放出される。しかし、定格電流の大きい半導体素子（チップ）を使用した場合には、大電流を導通するために第１リード部１０及び第２リード部２０の断面積を大きくする必要があり、熱が外部端子（アウターリード）に伝達しやすくなる。特に、チップｃｈが搭載されている第１リード部１０の第１アウターリード１４は熱伝達量が大きくなり、高温になりやすくなる。このため、端子温度均等化構造は、第１アウターリード１４に向かう第１インナーリード１６の熱抵抗θｊｉや第２アウターリード２２に向かう第２インナーリード２４の熱抵抗θｊｉやクリップリード３０の熱抵抗θｊｃを大きくしてチップｃｈから外部端子に熱ＱＬが伝達することを制限し、その分の熱を放熱フィンに伝達して外部に放出することを促している。
　次に、各外部端との端子温度について説明する。
　実施形態１においては、端子温度均等化構造は、第１リード部１０ａ、１０ｂにそれぞれ２つのチップが搭載されることで、高温になりやすい第１アウターリード１４ａ、１４ｂ（外部端子Ｔ１，Ｔ４）に接続される第１インナーリード１６ａ、１６ｂに切り欠き５２ａ、５２ｂを形成して熱抵抗θｊｉを大きくして外部端子Ｔ１，Ｔ４へ伝導する熱伝導量を制限する。これにより、第１アウターリード１４ａ、１４ｂ（外部端子Ｔ１，Ｔ４）に伝達される熱伝導量を小さくし、他の外部端子Ｔ２，Ｔ３（第２アウターリード２２ａ、２２ｂ）に伝達される熱伝導量とバランスをとることができる。その結果、各外部端子Ｔ１～Ｔ４の各端子温度を均等化することができる。
　このとき、外部端子が２以上のチップと接続されている場合には、当該外部端子と当該外部端子に接続されている各チップとの間の熱抵抗の総和を、「チップと外部端子との間の熱抵抗θ」とすると、各外部端子の「チップと外部端子との間の熱抵抗θ」はそれぞれ等しくなる。各外部端子の「チップと外部端子との間の熱抵抗θ」は以下のようになる。
　外部端子Ｔ１は、図５（ｂ）に示すように、チップｃｈ１及びｃｈ３から第１インナーリード１６ａを介して接続されているため、外部端子Ｔ１における「チップと外部端子との間の熱抵抗θ」は、チップｃｈ１から第１アウターリード１４ａまでの第１インナーリード１６ａの熱抵抗θｊｉ１-１と、チップｃｈ３から第１アウターリード１４ａまでの第１インナーリード１６ａの熱抵抗θｊｉ１-３との総和である。
　外部端子Ｔ２は、クリップリード３０ａ及び第２インナーリード２４ａを介してチップｃｈ１及びｃｈ２と接続されている。従って、外部端子Ｔ２における「チップと外部端子との間の熱抵抗θ」は、ｃｈ１から発生する熱が外部端子Ｔ２に伝達するまでの熱抵抗、及びｃｈ２から発生する熱が外部端子Ｔ２に伝達するまでの熱抵抗の総和となる。
　ｃｈ１から発生する熱が外部端子Ｔ２に伝達するまでの熱抵抗は、クリップリード３０ａの熱抵抗θｊｃ１－１、及び、第２インナーリードの熱抵抗θｊｉ２－１の総和であり、ｃｈ２から発生する熱が外部端子Ｔ２に伝達するまでの熱抵抗は、クリップリード３０ａの熱抵抗θｊｃ１－２、及び、第２インナーリードの熱抵抗θｊｉ２－２の総和である。
　外部端子Ｔ３は、図５（ｂ）に示すように、クリップリード３０ｂ及び第２インナーリード２４ｂを介してチップｃｈ３及びｃｈ４と接続されている。従って、外部端子Ｔ３における「チップと外部端子との間の熱抵抗θ」は、ｃｈ３から発生する熱が外部端子Ｔ３に伝達するまでの熱抵抗、及びｃｈ４から発生する熱が外部端子Ｔ３に伝達するまでの熱抵抗の総和となる。
　ｃｈ３から発生する熱が外部端子Ｔ３に伝達するまでの熱抵抗は、クリップリード３０ｂの熱抵抗θｊｃ２－３、及び、第２インナーリードの熱抵抗θｊｉ２－３の総和であり、ｃｈ４から発生する熱が外部端子Ｔ３に伝達するまでの熱抵抗は、クリップリード３０ａの熱抵抗θｊｃ２－４、及び、第２インナーリードの熱抵抗θｊｉ２－４の総和である。
　外部端子Ｔ４は、チップｃｈ２及びｃｈ４から第１インナーリード１６ｂを介して接続されているため、外部端子Ｔ４における「チップと外部端子との間の熱抵抗θ」は、チップｃｈ２から第１アウターリード１４ｂまでの第１インナーリード１６ｂの熱抵抗θｊｉ１-２と、チップｃｈ４から第１アウターリード１４ｂまでの第１インナーリード１６ｂの熱抵抗θｊｉ１-４との総和である。
２．試験例
＜試験例１＞
　図６は、背景技術に係る半導体装置のリードフレームＬＦ２を示す図である。図６（ａ）はリードフレームＬＦ２の正面図であり、図６（ｂ）はリードフレームＬＦ２の側面図である。図７は、比較例及び実施例に係る半導体装置の端子温度を示すグラフである。
　試験例１は、「本発明の半導体装置は、実装したときに特定の外部端子が著しく高温になることを防ぐことが可能であること」を示す試験例である。
（１）比較例及び実施例
　比較例に係る半導体装置は、第１インナーリードに端子温度均等化構造としての切り欠きが形成されていない点以外の点については実施形態１に係る半導体装置１と同様の構成を有する半導体装置である（図６参照。）。
　実施例に係る半導体装置は、実施形態１に係る半導体装置１と同様の構成を有する半導体装置である。
（２）シミュレーション方法
　比較例及び実施例のそれぞれについて、シミュレーションで熱解析を行い各外部端子の端子温度を得た。
（３）評価結果
　図７に示すように、比較例に係る半導体装置においては、外部端子Ｔ２，Ｔ３（第２アウターリード）については、端子温度が基準温度（１００℃）を下回った。一方、外部端子Ｔ１，Ｔ４（第１アウターリード）については、端子温度が基準温度（１００℃）を上回った（図７破線参照。）。
　これに対して、実施例に係る半導体装置においては、すべての外部端子Ｔ１，Ｔ２，Ｔ３，Ｔ４について、基準温度を下回った（図７実線参照。）。
　このことから、比較例に係る半導体装置においては、特定の外部端子Ｔ１，Ｔ４の端子温度が著しく高温になるため、「実装したときに特定の外部端子が著しく高温になることを防ぐこと」が難しいことがわかった。これに対して、実施例に係る半導体装置においては、すべての外部端子Ｔ１～Ｔ４の端子温度が基準温度以下となったため、「実装したときに特定の外部端子が著しく高温になることを防ぐこと」ができることがわかった。
＜試験例２＞
　図８は、比較例及び実施例に係る半導体装置におけるジャンクション温度を示すグラフである。
　試験例は、「本発明の半導体装置は、各チップのジャンクション温度が基準温度以下となり、各チップから発生する熱を効率よく放出することができる」ことを示す試験例である。
（１）比較例及び実施例
　比較例及び実施例に係る半導体装置はそれぞれ、試験例１で用いた比較例及び実施例に係る半導体装置と同様のものを用いる。
（２）シミュレーション方法
　比較例及び実施例のそれぞれについて、シミュレーションで熱解析を行い各チップのジャンクション温度を得た。
（３）評価結果
　図８に示すように、比較例に係る半導体装置においては、すべてのチップについて、ジャンクション温度が基準温度よりも下回った（図８破線参照。）。また、実施例に係る半導体装置においても、すべてのチップについて、ジャンクション温度が基準温度よりも下回り、さらには、すべてのチップについて、比較例に係る半導体装置よりもジャンクション温度が下回った（図８実線参照。）。
　このことから、実施例に係る半導体装置においては、すべてのチップについて、ジャンクション温度が基準温度よりも下回り、さらには、比較例に係る半導体装置よりもジャンクション温度が下回っていることから、「本発明の半導体装置は、各チップから発生する熱を効率よく放出することができ、各チップのジャンクション温度を基準温度以下とすることができる」ことがわかった。
３．実施形態１に係る半導体装置１、リードフレームＬＦ１及び電源装置の効果
　実施形態１に係る半導体装置１、リードフレームＬＦ１及び電源装置によれば、第１インナーリード１６ａ，１６ｂには、チップｃｈ１～ｃｈ４で発生する熱の各外部端子Ｔ１～Ｔ４への熱伝導量を均等化する端子温度均等化構造が形成されているため、チップｃｈ１～ｃｈ４から発生する熱の各外部端子Ｔ１～Ｔ４への熱伝導量に偏りが生じることを防ぐことができ、特定の外部端子（特にＴ１，Ｔ４）が高温になることを防ぐことができる。その結果、半導体装置１を基板に実装したときに、特定の外部端子と基板との接続部分に不具合が生じることを防ぐことができる。
　また、実施形態１に係る半導体装置１によれば、第１インナーリード１６ａ，１６ｂには、チップｃｈ１～ｃｈ４で発生する熱の各外部端子Ｔ１～Ｔ４への熱伝導量を均等化する端子温度均等化構造が形成されているため、放熱フィン２００を半導体装置１に取り付けたときに、各チップから発生する熱が第１アウターリード１４ａ，１４ｂへ伝達される熱伝導量を小さくするとともに、樹脂４０を介して樹脂４０と隣り合う位置に取り付けられた放熱フィン２００へ伝達される熱伝導量を大きくすることができる。その結果、チップから発生する熱を効率よく外部に放出することができ、各チップのジャンクション温度を基準温度以下とすることができる。
　また、実施形態１に係る半導体装置１によれば、端子温度均等化構造は、第１インナーリード１６ａ，１６ｂに切り欠き５２ａ、５２ｂを有するため、チップｃｈ１から第１アウターリード１４ａまでの熱抵抗、及び、チップｃｈ３、ｃｈ４から第１アウターリード１４ｂまでの熱抵抗を大きくすることができる。従って、各チップから発生する熱が第１アウターリード１４ａ，１４ｂへ伝達される熱伝導量を小さくするとともに、樹脂４０を介して樹脂４０と隣り合う位置に取り付けられた放熱フィン２００へ伝達される熱伝導量を大きくすることができる。その結果、チップから発生する熱を効率よく外部に放出することができ、各チップのジャンクション温度を下げることができる（図８参照。）。
　また、実施形態１に係る半導体装置１によれば、端子温度均等化構造は、第１インナーリード１６ａ，１６ｂに切り欠き５２ａ、５２ｂを有するため、チップが複数搭載されて高温になりやすい第１リード部の第１アウターリード１４ａ、１４ｂまでの熱抵抗を大きくすることができる。従って、各外部端子に伝達する熱伝達量を均等に伝達できることから、各外部端子の端子温度を均等化することができる。
　また、実施形態１に係る半導体装置１によれば、切り欠き５２ａ、５２ｂは、第１インナーリード１６ａ、１６ｂを流れる電流経路を迂回させる位置に設けられているため、比較的簡単な構成で第１インナーリード１６ａ、１６ｂの熱抵抗を大きくすることができる。従って、各チップから発生する熱が第１アウターリード１４ａ，１４ｂへ伝達される熱伝導量を小さくするとともに、樹脂４０を介して樹脂４０と隣り合う位置に取り付けられる放熱フィン２００へ伝達される熱伝導量を大きくすることができる。その結果、チップから発生する熱を効率よく外部に放出することができ、各チップのジャンクション温度を下げることができる。
　また、実施形態１に係る半導体装置によれば、切り欠き５２ａ、５２ｂは、第１インナーリード１６ａ、１６ｂを流れる電流経路がクランク状になる位置に設けられているため、電流経路が長くなり、第１インナーリード１６ａ、１６ｂの熱抵抗がより大きくなる。従って、チップｃｈ１～ｃｈ４（特にｃｈ１、ｃｈ２、ｃｈ４）から発生する熱が各外部端子Ｔ１，Ｔ４に必要以上に伝達されることをより一層防ぐことができる。
　また、実施形態１に係る半導体装置によれば、各外部端子Ｔ１～Ｔ４の、チップｃｈ１～ｃｈ４と外部端子Ｔ１～Ｔ４との間の熱抵抗θはそれぞれ等しいため、チップｃｈ１～ｃｈ４から発生する熱の各外部端子Ｔ１～Ｔ４への熱伝導量に偏りが生じ難くなり、特定の外部端子（特にＴ１，Ｔ４）が高温になることを防ぐことができる。
　また、実施形態１に係る半導体装置１によれば、クリップリード３０ａ，３０ｂの厚さは、第１リード部１０ａ，１０ｂ及び第２リード部２０ａ，２０ｂのどちらよりも薄いため、チップｃｈ１～ｃｈ４から外部端子Ｔ２，Ｔ３までの熱抵抗が大きくなる。その結果、チップから発生する熱が外部端子Ｔ２、Ｔ３に伝達され難くなり、外部端子Ｔ２，Ｔ３の端子温度が高くなることを防ぐことができ、かつ、その分の熱を放熱フィンを介して外部に放出することになるため、チップから発生する熱をより効率的に外部に放出することができる。
　また、実施形態１に係る半導体装置１によれば、発熱しやすいコンバータやインバータ等の電源装置に好適なブリッジダイオードとなる。
　また、実施形態１に係る半導体装置１によれば、４つの外部端子Ｔ１～Ｔ４が並列に配置された半導体装置であって、チップとして、４つのチップｃｈ１～ｃｈ４を備え、第１リード部として、ダイパッドをそれぞれ２つ有する２つの第１リード部１０ａ、１０ｂを備え、第１リード部１０ａは、第１インナーリード１６ａ及びダイパッド１２ａ，１２ｃでＵ字状に構成された部分を有するとともに、第１リード部１０ｂは、第１インナーリード１６ｂ及びダイパッド１２ｂ，１２ｄでＵ字状に構成された部分を有し、当該Ｕ字状に構成された部分が互い違いに組み合わされ、かつ、各ダイパッドが所定の方向に沿って一列になるように配置されており、２つの第１リード部１０ａ，１０ｂの第１インナーリード１６ａ，１６ｂにはいずれも、端子温度均等化構造としての切り欠き５２ａ，５２ｂが設けられているため、比較的小型化されたパッケージ内にブリッジダイオードを形成することができ、かつ、チップと外部端子との間が短く、インナーリードの抵抗を小さくして大電流を流すことができ、かつ、端子温度均等化構造としての切り欠きが設けられているため、特定の外部端子が高温になることを防ぐことができる。
［実施形態２］
　図９は、実施形態２に係る半導体装置２を示す断面図である。
　実施形態２に係る半導体装置２は、基本的には実施形態１に係る半導体装置１と同様の構成を有するが、端子温度均等化構造の構成が実施形態１に係る半導体装置１の場合とは異なる。実施形態２に係る半導体装置２において、断面から見てダイパッド１２が第１インナーリード１６よりも放熱フィン２００を取り付ける側に位置するように設けられた凹部５４を有する（図９参照。）。
　このように、実施形態２に係る半導体装置２は、端子温度均等化構造の構成が実施形態１に係る半導体装置の場合とは異なるが、実施形態１に係る半導体装置１の場合と同様に、第１インナーリード１６及びダイパッド１２には、チップｃｈで発生する熱の各外部端子への熱伝導量を均等化する端子温度均等化構造が形成されているため、チップｃｈから発生する熱の各外部端子への熱伝導量に偏りが生じることを防ぐことができ、特定の外部端子が高温になることを防ぐことができる。その結果、半導体装置を基板に実装したときに、特定の外部端子と基板との接続部分に不具合が生じることを防ぐことができる。
　また、実施形態２に係る半導体装置２によれば、放熱フィン２００を取り付けたときに、断面から見てダイパッド１２が第１インナーリード１６よりも放熱フィン２００側に位置するように設けられた凹部５４を有するため、チップｃｈと放熱フィン２００との間の熱抵抗がより小さくなり、チップｃｈで発生した熱をより一層放熱フィン２００から放出しやすくなる。
　なお、実施形態２に係る半導体装置２は、端子温度均等化構造の構成以外の点においては実施形態１に係る半導体装置１と同様の構成を有するため、実施形態１に係る半導体装置１が有する効果のうち該当する効果を有する。
［実施形態３］
　図１０は、実施形態３に係る半導体装置３を説明するために示す図である。図１０（ａ）は半導体装置３の使用状態を示す図であり、図１０（ｂ）は半導体装置３の内部構造を示す図である。図１１は、実施形態３に係るリードフレームＬＦ３を説明するために示す図である。
　実施形態３に係る半導体装置３は、基本的には実施形態１に係る半導体装置１と同様の構成を有するが、５つの外部端子が配置されている点で実施形態１に係る半導体装置１の場合とは異なる。実施形態４に係る半導体装置４は、５つの外部端子Ｔ５～Ｔ９が配置された三相ブリッジダイオードである（図１０及び図１１参照。）。
　実施形態３に係る半導体装置３においては、チップとして、６つのチップｃｈ５～ｃｈ１０を備え、第１リード部１０として、ダイパッドが２つ形成された第１リード部を３つ（第１リード部１０ｃ、１０ｄ、１０ｅ）備え、第２リード部として、第２リード部２０ｄ、２０ｅを備え、第２インナーリード２４ｄは、クリップリード３０ｃを介して、第１リード部１０ｃのチップｃｈ５、第１リード部１０ｄのチップｃｈ６、第１リード部１０ｅのチップｃｈ７と接続されており、第２インナーリード２４ｅは、クリップリード３０ｄを介して、第１リード部１０ｃのチップｃｈ８、第１リード部１０ｄのチップｃｈ９、第１リード部１０ｅのチップｃｈ１０と接続されており、第１インナーリード１６ｃ、１６ｄ、１６ｅ、及び、第２インナーリード２４ｃ,２４ｄにはいずれも、端子温度均等化構造としての切り欠き５２ｃ、５２ｄ、５２ｅ、５２ｆ、５２ｇがそれぞれ設けられている。
　このとき、各外部端子Ｔ５～Ｔ９の「チップと外部端子との間の熱抵抗θ」はそれぞれ等しくなる。
　このように、実施形態３に係る半導体装置３は、５つの外部端子が配置されている点で実施形態１に係る半導体装置の場合とは異なるが、第１インナーリード１６ｃ、１６ｄ、１６ｅ、及び、第２インナーリード２４ｃ,２４ｄには、チップで発生する熱の各外部端子への熱伝導量を均等化する端子温度均等化構造が形成されているため、チップから発生する熱の各外部端子への熱伝導量に偏りが生じることを防ぐことができ、特定の外部端子が高温になることを防ぐことができる。その結果、半導体装置を基板に実装したときに、特定の外部端子と基板との接続部分に不具合が生じることを防ぐことができる。
　なお、実施形態３に係る半導体装置３は、５つの外部端子が配置されている点以外の点においては実施形態１に係る半導体装置１と同様の構成を有するため、実施形態１に係る半導体装置１が有する効果のうち該当する効果を有する。
［実施形態４］
　図１２は、実施形態４に係る半導体装置４を説明するために示す図である。なお、図１２においては、クリップリード及びチップの記載を省略している。
　実施形態４に係る半導体装置４は、基本的には実施形態１に係る半導体装置１と同様の構成を有するが、３つの外部端子が配置されている点で実施形態１に係る半導体装置１の場合とは異なる。実施形態４に係る半導体装置４は、図１２に示すように、３つの外部端子Ｔ１０～Ｔ１２が並列に配置されたブリッジダイオードである。
　実施形態４に係る半導体装置４においては、チップとして、２つのチップｃｈ１１、ｃｈ６を備え、第１リード部として、ダイパッド１２ｆを有する第１リード部１０ｆ、及びダイパッド１２ｇを有する第１リード部１０ｇを備え、第２リード部として、１つの第２リード部２０ｅを備え、２つの第１リード部１０ｆ、１０ｇの第１インナーリード１６ｆ、１６ｇには端子温度均等化構造としての切り欠き５２ｈ１，５２ｈ２が設けられている。
　このとき、各外部端子Ｔ１０～Ｔ１２の「チップと外部端子との間の熱抵抗θ」はそれぞれ等しくなる。
　このように、実施形態４に係る半導体装置４は、３つの外部端子が配置されている点で実施形態１に係る半導体装置の場合とは異なるが、実施形態１に係る半導体装置１の場合と同様に、第１インナーリード１６ｆ,１６ｇには、チップで発生する熱の各外部端子への熱伝導量を均等化する端子温度均等化構造としての切り欠き５２ｈ１,５２ｈ２が形成されているため、チップから発生する熱の各外部端子への熱伝導量に偏りが生じることを防ぐことができ、特定の外部端子が高温になることを防ぐことができる。その結果、半導体装置を基板に実装したときに、特定の外部端子と基板との接続部分に不具合が生じることを防ぐことができる。
　なお、実施形態４に係る半導体装置４は、３つの外部端子が配置されている点以外の点においては実施形態１に係る半導体装置１と同様の構成を有するため、実施形態１に係る半導体装置１が有する効果のうち該当する効果を有する。
　以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記実施形態において記載した材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
（２）上記各実施形態においては、切り欠きとして矩形の切り欠きが形成されているが、本発明はこれに限定されるものではない。切り欠きとしてコーナー部がＲ形状の切り欠きが形成されていてもよい（図１３及び図１４参照。）。
（３）上記各実施形態においては、切り欠きが第１インナーリードの外側の側面から横方向に向かって形成されているが、本発明はこれに限定されるものではない。切り欠きが第１インナーリードの内側の側面から横方向に向かって形成されていてもよいし（図１６参照。）、第１インナーリードの縦方向（アウターリードが延在する方向と平行な方向）に形成されていてもよい（図１４及び図１５参照。）。
（４）上記各実施形態においては、端子温度均等化構造として切り欠きが形成されているが、本発明はこれに限定されるものではない。端子温度均等化構造として穴が形成されていてもよい。この場合、穴の形状は矩形でもよいし（図１８参照。）、円形でもよいし（図１７及び図１９参照。）、その他適宜の形状でよい。また、穴の数も１個であってもよいし、複数個あってもよい（図１９及び２１参照。）。さらには、切り欠きと穴が組み合わされていてもよい（図２０参照。）。また、端子温度均等化構造として、切り欠きや穴以外の構造（例えば、インナーリードの所定の部分だけ薄い構造や、チップの高さ方向に折り曲げられた構造等）が形成されていてもよい。
（５）上記各実施形態においては、本発明を、半導体装置として、ブリッジダイオードに適用したが、本発明はこれに限定されるものではない。本発明を、半導体装置として、ＭＯＳＦＥＴ，ＩＧＢＴ，各種ダイオード、サイリスタ、トライアック等適宜の半導体装置に適用してもよい。
　１，２，３，４，９００…半導体装置、１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈ１，１０ｈ２，１０ｉ１，１０ｉ２，１０ｊ１，１－ｊ２、１０ｋ１，１０ｋ２，１０ｌ１，１０ｌ２，１０ｍ１，１０ｍ２，１０ｎ１，１０ｎ２，１０о１，１０о２，１０ｐ１，１０ｐ２，９１０ａ，９１０ｂ…第１リード部、１２，１２ａ，１２ｂ，１２ｃ，１２ｄ，９１２ａ，９１２ｂ,９１２ｃ,９１２ｄ…ダイパッド、１４，１４ａ，１４ｂ、４ａ、９１４ｂ…第１アウターリード、１６，１６ａ，１６ｂ,１６ｃ,１６ｄ，１６ｅ、９１６ａ，９１６ｂ…第１インナーリード、２０，２０ａ，２０ｂ,２０ｃ,２０ｄ,２０ｅ，２０ｈ１，２０ｈ２，２０ｉ１，２０ｉ２，２０ｊ１，２０ｊ２，２０ｋ１，２０ｋ２，２０ｌ１，２０ｌ２，２０ｍ１，２０ｍ２，２０ｎ１，２０ｎ２，２０о１，２０о２，２０ｐ１，２０ｐ２，９２０ａ，９２０ｂ…第２リード部、２２，２２ａ，２２ｂ，９２２ａ，９２２ｂ…第２アウターリード、２４，２４ａ，２４ｂ，９２４ａ，９２４ｂ…第２インナーリード、３０，３０ａ，３０ｂ，３０ｃ,９３０ａ，９３０ｂ…クリップリード、４０…樹脂、５２ａ，５２ｂ，５２ｃ，５２ｄ，５２ｅ,５２ｆ、５２ｇ、５２ｈ１，５２ｈ２，５２ｉ１，５２ｉ２，５２ｊ１，５２ｊ２，５２ｋ１，５２ｋ２，５２ｌ１，５２ｌ２，５２ｍ１，５２ｍ２…切り欠き、５４…凹部、５６ａ１，５６ａ２，５６ｂ１，５６ｂ２，５６ｘｃ１，５６ｃ２，５６ｄ１，５６ｄ２，５６ｅ１，５６ｅ２，５６ｆ１，５６ｆ２…穴、２００…放熱フィン、ＬＦ１，ＬＦ２，ＬＦ３、ＬＦ４，ＬＦ５、ＬＦ６，ＬＦ７，ＬＦ８，ＬＦ９、ＬＦ１０、ＬＦ，１１，ＬＦ１２…リードフレーム、Ｔ１、Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ９，Ｔ１０，Ｔ１１…外部端子、ｃｈ，ｃｈ１，ｃｈ２，ｃｈ３，ｃｈ４，ｃｈ５，ｃｈ６，ｃｈ７，ｃｈ８，ｃｈ９，ｃｈ１０，ｃｈ１１，ｃｈ１２…チップ

Claims (13)

  1. 　複数の外部端子が設けられた半導体装置であって、
    　ダイパッド、前記外部端子を構成する第１アウターリード、及び、前記ダイパッドと前記第１アウターリードとを接続する第１インナーリードを有する第１リード部と、
    　前記ダイパッドに搭載され、前記ダイパッド側とは反対側の面に表面電極が形成されたチップと、
    　前記外部端子を構成する第２アウターリード、及び、前記表面電極とクリップリードを介して接続されている第２インナーリードを有する第２リード部と、
    　前記ダイパッド、前記第１インナーリード、前記チップ及び前記第２インナーリードを封止する樹脂とを備え、
    　前記樹脂と隣り合う位置に放熱フィンを取り付け可能な半導体装置であって、
    　前記第１インナーリード、及び、前記第２インナーリードのうちの少なくともいずれかには、前記チップから所定の前記外部端子へ伝導する熱伝導量を制限し、前記複数の外部端子の各端子温度を均等化する端子温度均等化構造が形成されていることを特徴とする半導体装置。
  2. 　前記端子温度均等化構造は、前記第１インナーリード及び前記第２インナーリードのうちの少なくとも一方に設けられた切り欠き又は穴を有することを特徴とする請求項１に記載の半導体装置。
  3. 　前記切り欠き又は穴は、前記第１インナーリード又は前記第２インナーリードを流れる電流経路を迂回させる位置に設けられていることを特徴とする請求項２に記載の半導体装置。
  4. 　前記切り欠き又は穴は、前記第１インナーリード又は前記第２インナーリードを流れる前記電流経路がクランク状になる位置に設けられていることを特徴とする請求項３に記載の半導体装置。
  5. 　前記クリップリードの厚さは、前記第１リード部及び前記第２リード部のどちらよりも薄いことを特徴とする請求項１～４のいずれかに記載の半導体装置。
  6. 　前記外部端子が１つの前記チップと接続されている場合には、
    　当該外部端子と当該外部端子に接続されている前記チップとの間の熱抵抗を、前記チップと前記外部端子との間の熱抵抗θとし、
    　前記外部端子が２以上の前記チップと接続されている場合には、
    　当該外部端子と当該外部端子に接続されている前記各チップとの間の熱抵抗の総和を、前記チップと前記外部端子との間の熱抵抗θとしたときに、
    　前記各外部端子の、前記チップと前記外部端子との間の前記熱抵抗θはそれぞれ等しいことを特徴とする請求項１～５のいずれかに記載の半導体装置。
  7. 　断面から見て前記ダイパッドが前記第１インナーリードよりも前記放熱フィンを取り付ける側に位置するように設けられた凹部を有することを特徴とする請求項１～６のいずれかに記載の半導体装置。
  8. 　前記半導体装置は、ブリッジダイオードであることを特徴とする請求項１～７のいずれかに記載の半導体装置。
  9. 　４つの前記外部端子が並列に配置された半導体装置であって、
    　前記チップとして、４つのチップを備え、
    　前記第１リード部として、前記ダイパッドを２つ有する第１リード部を２つ備え、
    　２つの前記第１リード部は、前記第１インナーリード及び前記ダイパッドでＵ字状に構成された部分をそれぞれ有し、当該Ｕ字状に構成された部分が互い違いに組み合わされ、かつ、前記各ダイパッドが所定の方向に沿って一列になるように配置されており、
    　前記２つの第１リード部の前記第１インナーリードにはいずれも、前記切り欠き又は前記穴が設けられていることを特徴とする請求項２～４のいずれかに記載の半導体装置。
  10. 　３つの前記外部端子が並列に配置された半導体装置であって、
    　前記チップとして、２つのチップを備え、
    　前記第１リード部として、前記ダイパッドを１つ有する第１リード部を２つ備え、
    　前記第２リード部として、１つの前記第２リード部を備え、
    　前記２つの第１リード部の前記第１インナーリード、及び、前記第２リード部の前記第２インナーリードにはいずれも、前記切り欠き又は前記穴が設けられていることを特徴とする請求項２～４のいずれかに記載の半導体装置。
  11. 　５つの前記外部端子を備える半導体装置であって、
    　前記チップとして、６つのチップを備え、
    　前記第１リード部として、前記ダイパッドが２つ形成された第１リード部を３つ備え、
    　前記第２リード部として、第２リード部を２つ備え、
    　前記各第２インナーリードは、前記クリップリードを介して、前記各第１リード部に載置された２つの前記チップのうちのいずれかと接続されており、
    　前記３つの第１リード部の前記第１インナーリード、及び、２つの前記第２リード部の前記第２インナーリードにはいずれも、前記切り欠き又は前記穴が設けられていることを特徴とする請求項２～４のいずれかに記載の半導体装置。
  12. 　請求項１～１１のいずれかに記載の半導体装置に用いられる第１リード部及び第２リード部で構成されることを特徴とするリードフレーム。
  13. 　請求項１～１１のいずれかに記載の半導体装置を備えることを特徴とする電源装置。
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