CN107680913A - 使用引线框架的晶圆级封装方法 - Google Patents

使用引线框架的晶圆级封装方法 Download PDF

Info

Publication number
CN107680913A
CN107680913A CN201710820602.5A CN201710820602A CN107680913A CN 107680913 A CN107680913 A CN 107680913A CN 201710820602 A CN201710820602 A CN 201710820602A CN 107680913 A CN107680913 A CN 107680913A
Authority
CN
China
Prior art keywords
array
wafer
lead frame
contact
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710820602.5A
Other languages
English (en)
Other versions
CN107680913B (zh
Inventor
A·R·阿什拉夫扎德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Maxim Integrated Products Inc
Original Assignee
Maxim Integrated Products Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/346,443 external-priority patent/US8785248B2/en
Application filed by Maxim Integrated Products Inc filed Critical Maxim Integrated Products Inc
Publication of CN107680913A publication Critical patent/CN107680913A/zh
Application granted granted Critical
Publication of CN107680913B publication Critical patent/CN107680913B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

一种使用引线框架的晶圆级封装件。当用于封装两个或多个芯片时，最终产品具有类似于方形扁平无引脚封装(QFN)的处理后表面。最终产品也将具有匹敌或超过相应的单片芯片的性能，因为两个或多个芯片能够紧密连接并且能够将每个芯片的制造处理过程定制为仅适应所述芯片上的器件的要求。晶圆级封装还可以用于封装单片芯片，也可以用于封装在一个芯片具有源器件且在第二芯片上具有无源器件的多个芯片。公开了多种示例性实施例。

Description

使用引线框架的晶圆级封装方法
本申请是申请日为2012年10月10日、申请号为201210382084.0、名称为“使用引线框架的晶圆级封装方法”的发明专利申请的分案申请。
交叉引用
本申请要求于2011年10月10日提交的美国临时专利申请No.61/545，491的优先权。
技术领域
本发明涉及集成电路封装领域。
背景技术
在某些应用中，期望将多个电路或多个电路功能封装在单个集成电路封装件中。功率调节中就进行了这种应用，其中开关式调节器的控制元件被期望与由所述控制元件所控制的功率晶体管封装在一起。在现有技术中已经可以使用多种技术方法来完成这种封装。特别地，两个单独的集成电路可以一起并排地封装在衬底上以作为多芯片模块，但是这种方法昂贵、性能不高且浪费印刷电路板面积。第二种方法是将两个集成电路进行简单地叠放，但是这种方法也十分昂贵，因为来自上部芯片的电气连接件必须耦接到底部芯片，以连接到底部芯片的电路上和印刷电路板上。
最后，功率晶体管和控制元件可制造成单个的单片式电路。当然，这样做的优势是提供了一种真正的单片器件，但是这样做的某些劣势导致成本明显偏高，并且还降低了尤其是功率晶体管的性能。特别地，控制元件的芯片面积通常比金属氧化物半导体场效应晶体管(MOSFET)的芯片面积小得多，同时当然所述控制元件的芯片面积上有更加复杂的电路，因此需要更多的处理步骤来在进行制造。另一方面，功率晶体管结构简单，从而与控制元件相比较需要远少的处理步骤。因此，当制造这种单片电路时，需要进行完整的控制元件处理过程，但是由每个晶圆所制造出的实际控制元件的数量远低于由同样的方法来单独地制造控制元件所将获得的控制元件的数量。此外，虽然不需要，但功率晶体管将受到所有附加步骤的影响，所述附加步骤会降低功率晶体管性能。因此，用这种单片电路作为解决方案特别昂贵。
发明内容
本发明公开了一种进行晶圆级封装的方法，包括:a)制造第一晶圆，其上具有第一电路的重复阵列、且其第一表面上具有相应图案的电路触头；b)制造引线框架阵列，所述引线框架阵列具有引线框架和引线框架触头的重复图案，所述引线框架触头用于电气连接到第一晶圆上的电路触头；c)将引线框架阵列上的引线框架触头电气连接到第一晶圆上的电路触头上；d)切割第一晶圆。
根据本发明的另一实施例，本发明请求保护一种进行晶圆级封装的方法，包括:制造第一晶圆，其上具有第一电路的重复阵列、且其第一表面上具有相应图案的电路触头；制造第二晶圆，其上具有第二电路的阵列；制薄第二晶圆；切割第二晶圆以形成各个的第二电路，每个第二电路的面积小于每个第一电路的面积；将第二电路布置到每个第一电路上，并且将第一和第二电路电气连接；制造引线框架阵列，所述引线框架阵列包括引线框架和引线框架触头的重复图案，所述引线框架触头用于在没有被第二电路占据的面积中电气连接到第一晶圆上的电路触头上；将引线框架阵列上的引线框架触头电气连接到第一晶圆上的电路触头上；用聚合物涂覆第一和第二电路，所述聚合物不覆盖位于引线框架触头相反侧的、在引线框架阵列上的封装件触头；以及切割第一晶圆和引线框架阵列。
附图说明
图1、2和3分别示出了根据本发明的普通封装件的仰视图、俯视图和侧视图。
图4示出了本发明的引线框架阵列的示例。
图5是沿图1虚线5-5取出的剖视图。
图6是一种夹具的示意性正视图，所述夹具可以与本发明的某些实施例一起使用。
图7是图6的示意性剖视图。
图8是与图6和7的夹具一起使用的示例性的完整的引线框架阵列的示意图。
图9示出了引线框架阵列的另一种可选的形式，其允许使用完整的引线框架阵列而无需在切割之前移除互连件，还允许使用标准厚度的切割锯以传统的切割方式来既切割晶圆、又分离出单独的引线框架(以切割掉在成品封装件中的所有潜在短路的方式)。
图10示出了引线框架阵列的另一种可选的形式，其允许使用完整的引线框架阵列而无需在切割之前移除互连件，还允许使用标准厚度的切割锯以传统的切割方式来既切割晶圆、又分离出单独的引线框架(以切割掉在成品封装件中的所有潜在短路的方式)。
图11和12示出了一实施例，其是图1至3的实施例的另一种可选的形式。
具体实施方式
本发明原则上适用于开关式调节器集成电路的制造，从而为以紧凑和相对低成本的方式进行封装提供出了解决方案。因此，开关式调节器集成电路的制造将作为本发明的示例在本文中描述。但是，应该理解的是，本发明并非受限于所述应用且可被应用到许多其它的应用中。
现在参考图1、2和3，可以分别看到根据本发明的普通封装件的仰视图、俯视图和侧视图。该封装件本身是塑料包封体(encapsulation)，其中在封装件(图1)底部的周边内示出为实线的多个元件至少平齐于、且优选稍高于所述塑料包封体，而示出为虚线的区域处于所述塑料包封体之下或其内。特别地，在图1所见的开关式调节器的实施例中，在封装件底部的中心的是控制元件晶片20，所述控制元件晶片20通过焊料球安装在位于其下的更大的功率晶体管晶片22上。在图1中还可以看见细长的电气触头24和多个触头26。虚线所示的部分(例如控制元件晶片20和电气触头24的区域28)在所述塑料包封体的表面之下。图2所示的封装件顶部是平坦的，而图3所示封装件的侧部示出有焊料球凸点，如上所述，所述焊料球凸点应该至少平齐于封装件底部表面、或优选向成型件底部之下略微延伸(图2和3没有示出图1中虚线所示的内部部件)。
可如下述进行图1至3所示封装件的制造。在具有成对功率晶体管阵列的晶圆上制造适当的搁置图案以接收更小的控制元件晶片20，这样晶圆上将具有控制元件阵列。然后，使用化学机械抛光(CMP)将所述控制元件晶圆制薄到大约200微米(um)。然后，切割所述控制元件晶圆，并且通过贴片机将单独的控制元件晶片20放置到功率晶体管晶圆上，以及通过回流焊接、或通过简单地施加热量和压力、或通过任何其它合适的方法将所述单独的控制元件晶片20附连到晶圆上更大的功率晶体管晶片22上。在这方面，图1仅示出了示例性的控制元件晶片20和功率晶体管晶圆34的焊料球触头，由于电路本身可以是现有技术中公知的传统设计，所以所使用的特定电路不属于本发明。
至少有功率晶体管晶片22大小的引线框架阵列优选通过化学蚀刻来由引线框架板材制造。这将多个引线框架限定为重复的水平和垂直图案，如图4所示。该图示出了示例性的、由水平互连件30和垂直互连件32界定的引线框架，其中相邻引线框架的部分如所示的形成为一体。引线框架被这样制造：首先从一侧在图1中示出为虚线的区域28中蚀刻掉通过引线框架板材的一部分通道，而后从另一侧蚀刻掉通过引线框架板材的其余部分以留下图4所示的整体图案。因此，电气触头24是完整厚度区域，而区域28是制薄区域(诸如作为示例，制薄为初始引线框架板材厚度的二分之一)。水平互连件30和垂直互连件32优选制薄、但也可以根据需要保留为初始厚度。
现在，功率晶体管晶圆准备就绪可进行成批量处理。该处理可以或可以不使用被称为RDL的再分布层。所述RDL具有两个优势，一个是在将其置于与薄铝层平行时将减少金属电阻，另一个是所述RDL允许接触垫移动至适宜的位置。如果没有使用RDL，将对晶圆进行凸点制作处理，所述凸点制作处理可以通过以下方法完成：将焊料球布置在晶圆上、或将小凸点镀覆到接触垫上、或使用将焊膏布置到凸点接触垫上的漏印板。一旦凸点被布置到晶圆上，就可通过回流焊处理、或通过施加热量和压力、或通过一些其它合适的方法将与接触垫位置相匹配的引线框架阵列布置和附连到晶圆上。
由于具有晶圆和引线框架被附连，可通过对引线框架进行半蚀刻来继续移除位于不需要存在有金属或不能存在有金属(诸如图4中的引线框架阵列的互连件30和32)处的不必要金属。该处理继续进行以将聚酰亚胺36(图5)或类似的材料填充到整个结构之间的孔隙中，以将整个封装件实现集成化和处于钝化状态。然后，对表面进行研磨以再次暴露出引线框架，且随后使用焊料合金38(图5)来镀覆引线框架以提供可焊性。作为聚酰亚胺的替代，可模制整个晶圆的顶部(如同对一些其它的封装件进行的操作那样)、且可能的话以防止模具覆盖引线框架触头的方式来模制整个晶圆的顶部，从而除去研磨步骤。
现在，能以晶圆形式测试该晶圆(该测试过程成本远低于测试单独的部件)，而后将晶圆切割以分离出成品或加工完成的部件。
应该注意到的是，引线框架材料的热膨胀率明显大于集成电路的热膨胀率。虽然这对于单个引线框架的尺寸来说不是问题，但这对于晶圆的尺寸来说会是个问题。如果在将引线框架阵列结合到晶圆上的过程中所产生的差异膨胀成为问题，那么可使用多种解决方案。一种可选的方案是将引线框架的图案成形为最终形状(即被分离的单独的引线框架)，同时通过粘结方式附连到临时衬底的表面上。通过使用具有匹配于硅的膨胀率的临时衬底，消除了使用回流焊处理来使引线框架阵列进行附连所可能存在的热膨胀问题。特别地，可以蚀刻引线框架的材料以将多个引线框架分离，使得多个引线框架之间的间隔将由临时衬底的膨胀率决定，而不是由引线框架材料本身的膨胀率决定。使用这种技术，引线框架端部将不会在图3的侧视图中示出，而是刚好终止在侧面内，如图1所示。
在图5中可以看见沿图1的虚线5-5所取出的成品封装件的局部剖视图。该剖视图示出：功率晶体管晶片22的相对高度，被制薄、且通过焊料球或别的方式安装到功率晶体管芯片上的控制元件晶片20，细长的电气触头24之一，以及处于底部(虚线之下)的另一细长电气触头的区域28，在所述细长的电气触头24上以及在处于底部的另一细长的电气触头24上的聚酰亚胺包封件36和焊料合金38。如同从其中可以看到的，控制元件晶片20适当地位于聚酰亚胺包封件的表面内，且在图5中示出为薄于电气区域28。优选这两者的厚度大约相同，因为没有原因再进一步制薄控制元件晶片20。此外，虽然没有在前文提及，但电气区域28由其下的场效应晶体管提供了集电作用，且使用所述电气区域28来代替遍及整个功率晶体管晶片22使用的电气触头24，以提供出电气触头24之间必要的分离，如图1所示，从而可将封装件焊接安装到印刷电路板上且不会遇到焊料使触头一起短路的危险。
因此，晶圆级处理过程可被更改为具有将引线框架放置到晶圆上的过程，以使得成品和互连件，而不是在晶圆级封装(WLP)中的凸点，构成了引线框架。这使成本保持较低，因为这是成批处理且在晶圆级上进行，但这将导致出现类似于方形扁平无引脚封装件(QFN)的成品和性能。本发明提供了在不能使用WLP时制造功率器件和其它器件的最佳成本/性能。另外，该处理过程能在封装处理之前在晶圆上使小晶片结合到大晶片，以在两个不同的处理需要并存以制造更复杂的产品时制造出更复杂的产品。在管理功率器件的情况下，该产品可以是驱动件、或用于控制离散型功率晶体管的控制元件。这将消除在复杂的处理中使用高性能功率晶体管的需要，以进一步降低成本。类似的方法可在其它的应用中使用，诸如在无源器件能够结合到射频芯片上的射频(RF)应用场合中使用。
现在参考图6和7，可以看见与本发明的某些实施例一起使用的夹具的正视图和剖视图。特别地，衬底40具有蚀刻面积42和44，其中蚀刻面积46在两者之间。这使区域48高于蚀刻面积44和42。作为示例，该夹具可以与如同在图8中示意性示出的引线框架阵列一起使用。在这里，引线框架50的阵列被整体附连到环体52上，所述环体52接着通过整体连接区域56整体地附连到外环体54上。另一方面，如同引线框架阵列的某些部分，开放区域58是在引线框架材料上被全部蚀刻的开放区域。因此，图8中示出的引线框架阵列成比例地结合到图6和7的夹具上，使得夹具上的区域48刚好装配到开放区域58内，其中连接区域56装配到夹具的蚀刻面积46内，以对准引线框架阵列。夹具的蚀刻面积44和引线框架阵列的外环体54主要用于搬运操作。制造图6和7的夹具所使用的衬底40的材料选择为具有近似匹配于硅的热膨胀率(远小于引线框架材料的热膨胀率)，其中区域48优选在蚀刻面积44和42之间向上延伸的延伸量不超过引线框架阵列的最厚部分的厚度。
在使用过程中，图8的引线框架阵列被布置在图6和7的夹具之上，其中区域48延伸进入引线框架阵列的开放区域58，且内环体52紧密装配到夹具的区域48的内部表面。这使引线框架阵列的热膨胀率受制于夹具的热膨胀率，因为夹具本身更强于(更厚于)引线框架阵列。因此，当夹具内的引线框架被布置到晶圆之上、且与晶圆一起加热以将引线框架阵列回流焊接到晶圆的接触面积上时，引线框架膨胀率将受限于夹具的热膨胀率，且因此基本上等于晶圆的热膨胀率。当然，某些引线框架面积(诸如那些仅由引线框架上的一个位置来支撑的面积)将以引线框架材料的膨胀率来进行膨胀，但是引线框架材料和晶圆之间的差异膨胀将不会在遍及晶圆的整个尺寸上积累。因此，当晶圆、夹具和引线框架被加热以进行回流焊接时，它们都将以相同的比率膨胀，且类似地在冷却时都以相同的比率收缩，至少直至将焊料加热到使引线框架阵列和晶圆熔合在一起的程度，此后引线框架和晶圆在进一步冷却到周围温度时将以相同的比率收缩。
如果使用图4中示出的普通类型的引线框架阵列(其中水平和垂直互连件30和32将引线框架阵列保持在一起，直到晶圆被切割)，存在将互连件30和32移除以消除它们会导致短路的问题。一种实现该目的的方法是使用薄于切割锯的部件且沿所述部件切割。相信这可能并不实际，因为普通切割锯的厚度非常小，也因为不能在使用极其薄的引线框架阵列支撑部件的同时维持在引线框架阵列中的一些结构完整性，且最后因为不能充分准确地定位这些结构部件于将使用切割锯进行切割的准确位置。当然，可以使用更厚的切割锯或在锯中使用平行刀片，但这意味着晶圆面积的更大部分将由于锯痕损失掉。
因此，图9示出了引线框架阵列的另一种可选的形式，其允许使用完整的引线框架阵列而无需在切割前移除互连件，还允许使用标准厚度的切割锯，从而以传统的切割方式来切割晶圆、以及分离出单独的引线框架(以切割掉在成品封装件中的所有潜在短路的方式)。
可以在图9中看到，电气触头24(以较粗线条围绕的所有面积)是完整厚度的引线框架面积，而区域28(以较细线条围绕的所有面积)是一半厚度的面积。某些区域(也就是区域60)通过一半厚度的互连件而相对于彼此支撑，且所述区域的每一个还支撑于邻近的区域62，而其它区域通常由斜的互连件来支撑，或在某些情况下由垂直互连件来支撑。如果没有这些另外的互连件，区域60将相对于彼此支撑，但是不会相对于其余的引线框架阵列支撑。
图9示出的引线框架阵列不具有任何横直贯穿所述阵列的水平互连件，且还不具有向引线框架阵列之下延伸贯穿的垂直互连件。作为代替，互连件68是成角度的。因此，引线框架阵列将表现出一些弹性，使得当组成整体的引线框架阵列(如图8所示)且结合图6和7的夹具一起使用时，引线框架阵列将易于偏转以适应引线框架阵列和夹具之间的差异膨胀。此外，图9示出的引线框架阵列的优势在于，穿过最终晶圆组件的水平锯痕(在已完成的晶圆中示意性示出为锯痕64和垂直锯痕66)将不仅切割晶圆，还将电气分隔所有需要被电气分隔的区域，从而可使用传统的切割锯来实现期望的结果。
另一个可以使用的方法是使用引线框架阵列，诸如图4中示出的类似于图8所示的整体阵列，其具有更多数量的连接区域56以及具有在图6和7所示的夹具中的相应更多数量的蚀刻面积46。通过使整体引线框架阵列和夹具成适当的比例，引线框架阵列可以过盈配合到夹具上的区域48的外径上。在这种情况下，引线框架可以被加热和/或夹具可以被冷却到引线框架阵列可以装配到夹具上的程度。当夹具和引线框架阵列达到相同的温度时，引线框架阵列将处于张紧状态(轻微拉伸)；在将引线框架阵列结合到晶圆的过程中，所述张紧状态随着夹具和引线框架被加热到回流焊接温度而降低。所述张紧状态将保持水平和垂直互连件笔直地贯穿晶圆，由此在将引线框架阵列回流焊接到晶圆上之前或在其过程中避免了引线框架阵列的任何变形。但是，所述技术具有的劣势在于，又会要求使用更厚的切割锯或平行锯片以将水平和垂直互连件30和32移除，从而使应该彼此电气隔离的面积分离。又有可能不实际的是，使用足够窄的水平和垂直互连件30和32、以及为了切割目的将其足够准确地定位以使用传统厚度的切割锯来将其移除。
现在参考图10，可以看到类似于图9的引线框架阵列的一部分。该引线框架阵列基本上与图9的引线框架阵列相同(图10中没有示出一半厚度的区域)；不同于图9的地方仅在于，所述引线框架阵列除了有向右倾斜向上的互连件68之外还包括了向下成角度的互连件70。该差异的作用在于使引线框架阵列的各个元件更好地结合在一起，以将更多的结构提供给引线框架阵列，但仍然除去了图4的实施例中的完全水平和垂直互连件30和32。因此，该引线框架阵列也将主要在互连件区域中表现出一些弹性，使得所述引线框架阵列易于偏转以适应引线框架阵列和夹具之间的差异膨胀。优选互连件是成比例的和成角度的，用于提供类似于各向同性的弹性以避免将成为成品封装件的一部分的区域有任何不期望的运动。引线框架阵列的互连件68和70又优选相对于切割锯痕准确定位，使得在通过切割分离出单独的封装件时，实际上引线框架的每个单独的导电面积将彼此电气分隔。
在图1-3的实施例中，一半厚度的区域28和完整厚度的区域24没有延伸到封装件的边缘，所述配置方式可以通过临时将引线框架阵列紧固到临时衬底上、以及蚀刻掉互连件等来制造，以产生图1示出的导体的图案。可选地，一半厚度的导电区域28和完整厚度的导电区域24可以被制造在如图11所示的封装件的边缘。因此，图12(实际上是从图11的封装件的上边缘向下看的视图)示出了一直延伸到封装件边缘的完整厚度的区域24以及一半厚度的区域28。这种配置方式更易于制造，因为不需要临时衬底且所述配置方式具有将最终的焊点制造到更易于检查到的可见的印刷电路板上的优势。
这里描述了一种使用引线框架的晶圆级封装技术，使得最终封装件的成品和互连件是引线框架而不是传统上的晶圆级封装中的凸点。这将使最终产品的成本保持较低，因为这是一种成批处理且在晶圆级上完成，但这将产生类似于QFN(方形扁平无引脚)封装件的成品和性能。
通过实施例公开和描述了本发明，其中用于开关式电源的一个功率晶体管芯片和用于开关式电源的一个控制元件芯片被封装在一起。但应该注意到的是，根据本发明可以封装单片(单个)芯片，也可以根据出现的需要或应用要求封装多个芯片(超过两个芯片)。在这方面，虽然描述的示例性实施例是对其上具有有源器件(在一个芯片上有功率晶体管且在第二芯片上有控制元件)的两个芯片进行封装，但应该注意到的是，同样的封装技术也可以用于封装两个或多个芯片，其中至少一个芯片包含有源器件且至少一个芯片仅包含无源器件。在任何情况下，当如示例性实施例所示用于封装两个或多个芯片时，本发明所生产出的最终产品将具有匹敌或超过相应的单片芯片的性能，因为两个或多个芯片能够紧密连接并且能够将每个芯片的制造处理过程定制为仅适应所述芯片上的器件的要求。
综上所述，本发明公开了一种进行晶圆级封装的方法，包括:a)制造第一晶圆，其上具有第一电路的重复阵列、且其第一表面上具有相应图案的电路触头；b)制造引线框架阵列，所述引线框架阵列具有引线框架和引线框架触头的重复图案，所述引线框架触头用于电气连接到第一晶圆上的电路触头；c)将引线框架阵列上的引线框架触头电气连接到第一晶圆上的电路触头上；d)切割第一晶圆。
优选的，所述的方法还包括在步骤c)之后蚀刻引线框架阵列，以使引线框架触头分离。优选的，所述的方法还包括将引线框架阵列附连到临时衬底上，蚀刻引线框架阵列以使引线框架触头分离，然后将引线框架触头电气连接到第一晶圆上的电路触头上，并且移除临时衬底。优选的，所述的方法还包括在步骤c)之后用聚合物涂覆引线框架阵列。优选的，所述的方法还包括研磨聚合物的暴露表面，以在切割之前暴露出位于引线框架触头相反侧上的封装件触头。优选的，所述的方法还包括在步骤d)之前用焊料合金镀覆封装件触头。优选的，在所述的方法中，在步骤b)之后蚀刻通过一部分的引线框架阵列，其中至少部分没有被蚀刻通过的引线框架阵列的那一部分形成了其中的至少一个封装件触头。优选的，在所述的方法中将引线框架阵列制造成具有弹性，以适应引线框架阵列和第一晶圆之间的差异膨胀。优选的，在所述的方法中，将引线框架阵列上的引线框架触头电气连接到第一晶圆上的电路触头上的步骤包括，将引线框架阵列上的引线框架触头焊接到第一晶圆上的电路触头上，且当引线框架阵列为了焊接而被加热时其被限制膨胀。优选的，所述的方法中，将引线框架制造成使得引线框架触头能通过切割而被电气分隔。优选的，所述的方法还包括，制造第二晶圆，其上具有第二电路的阵列；制薄第二晶圆；切割第二晶圆以形成各个的第二电路，每个第二电路的面积小于每个第一电路的面积；将第二电路布置到每个第一电路上，并且将第一和第二电路电气连接。优选的，所述的方法在步骤c)之前将第二电路布置到第一电路上且电气连接到第一电路上。优选的，在所述的方法中，制造引线框架阵列的步骤包括，制造引线框架和引线框架触头的重复图案，所述引线框架触头用于在没有被第二电路占据的面积中电气连接到第一晶圆上的电路触头上。优选的，在所述的方法中，第一和第二电路通过回流焊接、或施加热量和压力而被电气连接。优选的，所述的方法还包括在步骤c)之后蚀刻引线框架阵列，以使引线框架触头分离。优选的，所述的方法中，在步骤b)之后蚀刻通过一部分的引线框架阵列，至少部分没有被蚀刻通过的引线框架阵列的那一部分形成了其中的至少一个封装件触头。优选的，所述的方法还包括在步骤c)之后用聚合物涂覆引线框架阵列，聚合物覆盖着被蚀刻通过的引线框架阵列的那一部分、并且不覆盖封装件触头。优选的，所述的方法还包括用焊料合金镀覆封装件触头。优选的，所述的方法还包括在步骤c)之后用聚合物涂覆引线框架阵列，并且研磨所述聚合物以在切割之前暴露出位于引线框架触头相反侧上的封装件触头。优选的，所述的方法还包括在步骤d)之前用焊料合金镀覆封装件触头。优选的，所述的方法还包括将引线框架阵列制造成具有弹性，以适应引线框架阵列和第一晶圆之间的差异膨胀。优选的，所述的方法还包括将引线框架阵列上的引线框架触头电气连接到第一晶圆上的电路触头上的步骤包括，将引线框架阵列上的引线框架触头焊接到第一晶圆上的电路触头上，且当引线框架阵列为了焊接而被加热时其被限制膨胀。优选的，所述的方法包括将引线框架制造成使得引线框架触头能通过切割而被电气分隔。优选的，所述的方法中，第一和第二电路通过回流焊接、或通过施加热量和压力而电气连接。优选的，在所述方法中，在步骤b)之后蚀刻通过一部分的引线框架阵列，至少部分没有被蚀刻通过的引线框架阵列的那一部分形成了其中的至少一个封装件触头。优选的，所述方法还包括在步骤c)之后用聚合物涂覆引线框架阵列，聚合物覆盖着被蚀刻通过的引线框架阵列的那一部分、并且不覆盖封装件触头。优选的，所述方法还包括在步骤d)之前用焊料合金镀覆封装件触头。优选的，所述方法还包括至步骤c)之后用聚合物涂覆引线框架阵列。优选的，所述方法还包括在步骤d)之前用焊料合金镀覆封装件触头。优选的，所述方法还包括在步骤c)之后用聚合物涂覆引线框架阵列，并且研磨所述聚合物以在切割之前暴露出位于引线框架触头相反侧上的封装件触头。优选的，在所述方法中，第一电路是用于开关式调节器的开关式晶体管，而第二电路是开关式调节器控制元件。
根据本发明的另一实施例，本发明还公开了一种进行晶圆级封装的方法，包括:制造第一晶圆，其上具有第一电路的重复阵列、且其第一表面上具有相应图案的电路触头；制造第二晶圆，其上具有第二电路的阵列；制薄第二晶圆；切割第二晶圆以形成各个的第二电路，每个第二电路的面积小于每个第一电路的面积；将第二电路布置到每个第一电路上，并且将第一和第二电路电气连接；制造引线框架阵列，所述引线框架阵列包括引线框架和引线框架触头的重复图案，所述引线框架触头用于在没有被第二电路占据的面积中电气连接到第一晶圆上的电路触头上；将引线框架阵列上的引线框架触头电气连接到第一晶圆上的电路触头上；用聚合物涂覆第一和第二电路，所述聚合物不覆盖位于引线框架触头相反侧的、在引线框架阵列上的封装件触头；以及切割第一晶圆和引线框架阵列。
优选的，所述方法还包括将引线框架阵列附连到临时衬底上，蚀刻引线框架阵列以使引线框架触头分离，然后将引线框架触头电气连接到第一晶圆上的电路触头上，并且移除临时衬底。优选的，所述方法中，在将引线框架阵列上的引线框架触头电气连接到第一晶圆上的电路触头之前，蚀刻通过一部分的引线框架阵列，至少部分没有被蚀刻通过的引线框架阵列的那一部分形成了其中的至少一个封装件触头。优选的，所述方法还包括在切割之前用焊料合金镀覆封装件触头。优选的，所述方法中，在将引线框架阵列上的引线框架触头电气连接到第一晶圆上的电路触头之后，蚀刻引线框架阵列以使引线框架的引线电气分隔。优选的，所述方法中，将引线框架阵列制造成具有弹性，以适应引线框架阵列和第一晶圆之间的差异膨胀。优选的，所述方法中，将引线框架阵列上的引线框架触头电气连接到第一晶圆上的电路触头上的步骤包括，将引线框架阵列上的引线框架触头焊接到第一晶圆上的电路触头上，且当引线框架阵列为了焊接而被加热时其被限制膨胀。优选的，所述方法中，将引线框架制造成使得引线框架触头能通过切割而被电气分隔。
因此，本发明具有多个方面，所述多个方面可单独实施或以多种方式进行结合或次结合，如所述。虽然为了描述而非限定目的已经在本文中公开和描述了本发明的某些优选的实施例，但将被本领域技术人员所理解的是，可对本发明的多种形式和细节进行改变而不偏离本发明的精神和范围。

Claims (8)

1.一种进行晶圆级封装的方法，包括:
a)制造第一晶圆，其上具有第一电路的重复阵列、且其第一表面上具有相应图案的电路触头；
b)制造引线框架阵列，所述引线框架阵列具有引线框架和引线框架触头的重复图案，所述引线框架触头用于电气连接到第一晶圆上的电路触头；
c)将引线框架阵列上的引线框架触头电气连接到第一晶圆上的电路触头；蚀刻引线框架阵列，以使引线框架触头发生分离；
d)切割第一晶圆。
2.一种进行晶圆级封装的方法，包括:
a)制造第一晶圆，其上具有第一电路的重复阵列、且其第一表面上具有相应图案的电路触头；
b)制造引线框架阵列，所述引线框架阵列具有引线框架和引线框架触头的重复图案，所述引线框架触头用于电气连接到第一晶圆上的电路触头；
c)将引线框架阵列上的引线框架触头电气连接到第一晶圆上的电路触头；将引线框架阵列附连到临时衬底，蚀刻引线框架阵列以使引线框架触头发生分离，然后将引线框架触头电气连接到第一晶圆上的电路触头并且移除临时衬底；
d)切割第一晶圆。
3.一种进行晶圆级封装的方法，包括:
a)制造第一晶圆，其上具有第一电路的重复阵列、且其第一表面上具有相应图案的电路触头；
b)制造引线框架阵列，所述引线框架阵列具有引线框架和引线框架触头的重复图案，所述引线框架触头用于电气连接到第一晶圆上的电路触头；
c)将引线框架阵列上的引线框架触头电气连接到第一晶圆上的电路触头；用聚合物涂覆引线框架阵列；研磨聚合物的暴露表面，以在切割之前暴露出位于引线框架触头相反侧上的封装件触头；
d)切割第一晶圆。
4.如权利要求3所述的方法，其特征在于：还包括在步骤d)之前用焊料合金来镀覆所述封装件触头。
5.如权利要求3所述的方法，其特征在于：在步骤b)之后蚀刻通过一部分的引线框架阵列，其中至少部分没有被蚀刻通过的引线框架阵列的那一部分形成了所述封装件触头中的至少一个。
6.如权利要求3所述的方法，其特征在于：引线框架阵列被制造成具有弹性，以适应引线框架阵列和第一晶圆之间的差异膨胀。
7.如权利要求6所述的方法，其特征在于：将引线框架阵列上的引线框架触头电气连接到第一晶圆上的电路触头上的步骤包括，将引线框架阵列上的引线框架触头焊接到第一晶圆上的电路触头上，且当引线框架阵列为了焊接而被加热时其被限制膨胀。
8.如权利要求6所述的方法，其特征在于：将引线框架制造成使得引线框架触头能通过切割而被电气分隔。
CN201710820602.5A 2011-10-10 2012-10-10 使用引线框架的晶圆级封装方法 Active CN107680913B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201161545491P 2011-10-10 2011-10-10
US61/545,491 2011-10-10
US13/346,443 US8785248B2 (en) 2011-10-10 2012-01-09 Wafer level packaging using a lead-frame
US13/346,443 2012-01-09
CN201210382084.0A CN103035545B (zh) 2011-10-10 2012-10-10 使用引线框架的晶圆级封装方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201210382084.0A Division CN103035545B (zh) 2011-10-10 2012-10-10 使用引线框架的晶圆级封装方法

Publications (2)

Publication Number Publication Date
CN107680913A true CN107680913A (zh) 2018-02-09
CN107680913B CN107680913B (zh) 2021-07-30

Family

ID=48022320

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201210382084.0A Active CN103035545B (zh) 2011-10-10 2012-10-10 使用引线框架的晶圆级封装方法
CN201710820602.5A Active CN107680913B (zh) 2011-10-10 2012-10-10 使用引线框架的晶圆级封装方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201210382084.0A Active CN103035545B (zh) 2011-10-10 2012-10-10 使用引线框架的晶圆级封装方法

Country Status (1)

Country Link
CN (2) CN103035545B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI539562B (zh) * 2014-03-31 2016-06-21 Quaternary planar pinless package structure and its manufacturing method
CN108231612B (zh) * 2017-12-30 2020-05-12 无锡固电半导体股份有限公司 一种硅npn型功率晶体管的封装制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020012060A (ko) * 2000-08-05 2002-02-15 이수남 반도체 패키지의 절단 방법
CN1499623A (zh) * 2002-10-24 2004-05-26 松下电器产业株式会社 引线框架、树脂密封型半导体装置及其制造方法
JP2006210807A (ja) * 2005-01-31 2006-08-10 Mitsui High Tec Inc 半導体装置の製造方法
US20060252232A1 (en) * 2005-04-28 2006-11-09 Ryosuke Usui Circuit device and method of manufacturing thereof
US20100127375A1 (en) * 2008-11-21 2010-05-27 Manolito Galera Wafer level chip scale semiconductor packages
CN101958300A (zh) * 2010-09-04 2011-01-26 江苏长电科技股份有限公司 双面图形芯片倒装模组封装结构及其封装方法
CN201829483U (zh) * 2010-07-12 2011-05-11 无锡华润安盛科技有限公司 倒装薄的四边无引线封装的引线框及其封装结构

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020012060A (ko) * 2000-08-05 2002-02-15 이수남 반도체 패키지의 절단 방법
CN1499623A (zh) * 2002-10-24 2004-05-26 松下电器产业株式会社 引线框架、树脂密封型半导体装置及其制造方法
JP2006210807A (ja) * 2005-01-31 2006-08-10 Mitsui High Tec Inc 半導体装置の製造方法
US20060252232A1 (en) * 2005-04-28 2006-11-09 Ryosuke Usui Circuit device and method of manufacturing thereof
US20100127375A1 (en) * 2008-11-21 2010-05-27 Manolito Galera Wafer level chip scale semiconductor packages
CN201829483U (zh) * 2010-07-12 2011-05-11 无锡华润安盛科技有限公司 倒装薄的四边无引线封装的引线框及其封装结构
CN101958300A (zh) * 2010-09-04 2011-01-26 江苏长电科技股份有限公司 双面图形芯片倒装模组封装结构及其封装方法

Also Published As

Publication number Publication date
CN103035545B (zh) 2017-10-17
CN103035545A (zh) 2013-04-10
CN107680913B (zh) 2021-07-30

Similar Documents

Publication Publication Date Title
TWI337775B (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6777788B1 (en) Method and structure for applying thick solder layer onto die attach pad
CN102931161B (zh) 半导体封装件及其制造方法
US20090127682A1 (en) Chip package structure and method of fabricating the same
US7888179B2 (en) Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof
US20080224293A1 (en) Method And Apparatus For Fabricating A Plurality Of Semiconductor Devices
CN104681456A (zh) 一种扇出型晶圆级封装方法
WO2004064144A2 (en) Semiconductor packaging with a partially prepatterned lead frame and method of manufacturing the same
JP2015057823A (ja) 半導体パッケージおよび方法
KR20010062373A (ko) 반도체장치 및 그 제조방법
JPH1126489A (ja) ゲートスロットを有するサブストレートならびに半導体パッケージ成形用の金型および成形方法
US20180047588A1 (en) Lead carrier structure and packages formed therefrom without die attach pads
US20230068748A1 (en) Leaded semiconductor device package
US8569110B2 (en) Pre-bonded substrate for integrated circuit package and method of making the same
CN103035545B (zh) 使用引线框架的晶圆级封装方法
US7768104B2 (en) Apparatus and method for series connection of two die or chips in single electronics package
CN102651360B (zh) 一种可铜线键接的封装体结构及其制作方法
JP2000114206A (ja) 半導体パッケージの製造方法
US11444012B2 (en) Packaged electronic device with split die pad in robust package substrate
CN109243983B (zh) 制备集成电路封装体的方法、集成电路基板及其制备方法
US8785248B2 (en) Wafer level packaging using a lead-frame
JP4165952B2 (ja) 半導体装置
US20230386979A1 (en) Die attach film die pad isolation for semiconductor devices
JP2002151531A (ja) 半導体装置の製造方法
US20240347441A1 (en) Semiconductor device package with thermal pad

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant