JP5444584B2 - 半導体装置及びその製造方法 - Google Patents
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Description
そのために、従来の圧接型の半導体装置は、部品点数や工程数の増大につながり、コストが高くなる問題がある。また、この半導体装置は、位置決めガイド枠が半導体素子のガードリングに接触することによって耐圧性が低下する恐れがある。
(第1実施形態)
図1(a)から(c)に示すように、第1実施形態に係る半導体装置Sは、その外形が略直方体形状を呈しており、チップ状の半導体素子9と、コレクタ端子2aと、このコレクタ端子2aとの間で半導体素子9を挟持するエミッタ端子1a及びゲート端子1bとを備えている。そして、半導体素子9、エミッタ端子1a、ゲート端子1b及びコレクタ端子2aの外周を硬化性樹脂3が覆って前記直方体形状の外形を形成している。
なお、エミッタ端子1a、ゲート端子1b及びコレクタ端子2aは、特許請求の範囲にいう「電極端子」に相当する。
ここでの上面Uは、特許請求の範囲にいう「第1主面」に相当し、下面Lは「第2主面」に相当する。また、ゲート電極11及びエミッタ電極12は、特許請求の範囲にいう「第1電極」に相当し、コレクタ電極13は「第2電極」に相当する。
なお、本発明で使用される半導体素子としては、前記半導体素子9として示すIGBTに限定されず、その上下面(表裏面)にそれぞれ電極を有するものであればその種類及びサイズに制限はない。
このようなエミッタ端子1aは、一部のリード部分を除いて、前記直方体形状の外形を形成する硬化性樹脂3でその周囲が覆われて、その上面のみが前記したように露出している。
このような窪み部1eは、図1(b)及び(c)に示すように、エミッタ端子1aの縁部が部分的に階段状となるように切り欠かれて形成されており、その内側に硬化性樹脂3を受け入れている。
このようなゲート端子1bは、一部のリード部分を除いて、前記直方体形状の外形を形成する硬化性樹脂3でその周囲が覆われて、その上面のみが露出している。
このようなコレクタ端子2aは、一部のリード部分(図1(a)中の符号2a)を除いて、前記直方体形状の外形を形成する硬化性樹脂3(図1(a)参照)でその周囲が覆われて、図1(b)及び(c)に示すように、半導体素子9の反対側の面(下面)のみが露出している。
なお、図1(a)中、符号5は、後記する放熱フィン19(図9参照)を取り付けるためのボルト穴である。
この枠部1cと、エミッタ端子1a及びゲート端子1bとの接続部1gは、後記するように、枠部1cからエミッタ端子1a及びゲート端子1bを切り離す際に、その切離しが容易なように括れている。
また、図3(b)中の符号8は、ゲート端子1bに形成した凹部8(図1(b)参照)であり、この凹部8は、前記したように、エミッタ端子1aのリード部分(図示省略)にも形成されている。
この位置決め部1dは、枠部1cに連結部1jを介して接続されており、連結部1jに接続された位置決め部1dは、平面視でT字形状を呈している。
位置決め部1dは、後記するように、半導体素子9(図2参照)と当接することで、半導体素子9を位置決めするものであり、上側リードフレーム1での位置決め部1dは、図3(c)に示すように、位置決め部1dの平面視での縦幅及び横幅で下方に突出する突出部1fを備えている。
ちなみに、本実施形態では、正方形の半導体素子9(図2参照)の4つの側面のうちの3つの側面に対して当接するように、3つの位置決め部1dが枠部1cに支持されている(図3(a)参照)。
以上のような上側リードフレーム1は、銅板等の導電性部材を、例えば、エッチング、プレス、曲げ加工等によって加工することで形成することができる。
そして、枠部2cと、コレクタ端子2aとの接続部2gは、後記するように、枠部2cからコレクタ端子2aを切り離す際に、その切離しが容易なように括れている。
なお、図4(a)中の符号2eは、前記した係止部としての窪み部である。この窪み部2eは、図4(b)及び(c)に示すように、階段状に形成されている。
この位置決め部2dは、枠部2cに連結部2jを介して接続されており、連結部2jに接続された位置決め部2dは、平面視でT字形状を呈している。
位置決め部2dは、後記するように、半導体素子9(図2(a)参照)と当接することで、半導体素子9を位置決めするものであり、下側リードフレーム2での位置決め部2dは、図4(c)に示すように、位置決め部2dの平面視での縦幅及び横幅で上方に突出する突出部2f備えている。
ちなみに、本実施形態での位置決め部2dは、前記した上側リードフレーム1の3つの位置決め部1d(図3(a)参照)が半導体素子9(図2参照)に3つの側面に当接するのに対して、半導体素子9(図2参照)の他の1つの側面に当接するように枠部2cに支持されている。
以上のような下側リードフレーム2は、銅板等の導電性部材を、例えば、エッチング、プレス、曲げ加工等によって加工することで形成することができる。
また、図5(a)に示すように、上側リードフレーム1の位置決め部1dと、下側リードフレーム2の位置決め部2dとは、半導体素子9の4つの側面にそれぞれ当接することで、半導体素子9を位置決めしている。この際、図5(c)に示すように、上側リードフレーム1の位置決め部1dは、位置決め部1dから下方に突出する突出部1fが半導体素子9と当接し、下側リードフレーム2の位置決め部2dは、位置決め部2dから上方に突出する突出部2fが半導体素子9と当接することとなる。
つまり、半導体素子9は、位置決め部1d,2d、並びにエミッタ端子1a、ゲート端子1b及びコレクタ端子2aによって、3次元方向の移動が拘束されるので、xyz直線方向及び回転方向における半導体素子9の位置決めを確実に行うことができる。
なお、図5(a)から(c)中、符号1e及び2eは、係止部としての窪み部である。
そして、上型14を下型15の方向に(即ち、下方に)加圧することで型締めが行われる。この際、加えた圧力によって、半導体素子9に割れ等の不良が生じないように、その加圧力が調節される。
そして、前記したように、位置決め部1d,2dを取り除いた跡形として、図1(a)及び(c)に示す樹脂欠損部4が形成される。
本発明によれば、半田を使用せずに、エミッタ端子1a及びゲート端子1bと、コレクタ端子2aとで半導体素子9を挟持して圧接し、これらの外周を覆うように硬化性樹脂3を配置するという簡素な構成により、半導体素子9が3次元方向の移動が拘束されるので、xyz直線方向及び回転方向における半導体素子9の位置決めを確実に行うことができる。
特に、係止部としての窪み部1e,2eを形成しているため、はんだや接着剤を樹脂と他部材間に使用する必要がなく(他部材が落ちたり、ずれたりしないため)、仮にはく離しても、硬化性樹脂3とエミッタ端子1a、ゲート端子1b、及びコレクタ端子2a(電極端子)とが、嵌合する形になる。そのため,硬化性樹脂3、半導体素子9、電極端子の相対的位置関係が保持されるので、位置決め機能が失われない。よって,特に高温環境下において硬化性樹脂3の密着性が低下しても、その信頼性が低下することから製品を防止することができる。その結果、密着性の高い樹脂でなくてもよいため、樹脂の選択の幅が広がる。
前記第1実施形態に係る半導体装置Sは、放熱部材を更に備えることができる。次に参照する図9は、放熱部材を備える半導体装置の構成説明図である。
一般に、圧接型の半導体装置は、表裏面のそれぞれに電極を有する半導体素子を、各電極と電気的に接続するように表裏面のそれぞれに配置した電極端子で挟持して圧接する構成となっている。
更に詳しく説明すると、半導体素子9を挟持するように配置されたエミッタ端子1a及びゲート端子1b、並びにコレクタ端子2aの露出面に、絶縁材18を介して上下一対の放熱フィン19が配置されている。そして、上下一対の放熱フィン19は、通しボルト20と、ナット21によって相互に締結されている。ちなみに、通しボルト20は、図1(a)に示すボルト穴5に挿通されている。
また、万一、エミッタ端子1a及びゲート端子1bの露出面や、コレクタ端子2aの露出面と、硬化性樹脂3の樹脂面とが面一になっていない場合でも、前記した押し付ける力を調節することによってこれらを面一にすることができる場合もある。
また、絶縁材18を介してエミッタ端子1a及びゲート端子1b、並びにコレクタ端子2aの露出面に放熱フィン19が取り付けられているので、エミッタ端子1a及びゲート端子1b、並びにコレクタ端子2aの露出面の絶縁を効果的に行うことができる。
なお、図10中、符号1aは、エミッタ端子であり、符号2aは、コレクタ端子であり、符号3は、硬化性樹脂であり、符号9は、半導体素子である。
このような半導体装置Sによれば、半導体素子9が半導体装置Sの外部に露出することが防止される。
前記第1実施形態での連結部1jは、図11中、破線で示すように、その断面形状が矩形であるところ、本発明は、図11中、実線で示す台形の断面を有する連結部1jとすることができる。
更に詳しく説明すると、台形の形状は、硬化させた硬化性樹脂3(図8(c)参照)から連結部1jを取り除く際の、図11に示す抜き方向に向かって徐々に幅広となるように形成されている。
このような台形の断面を有する連結部1jは、断面が矩形のものよりも、硬化させた硬化性樹脂3から容易に取り除くことができる。
なお、図示しないが、下側リードフレーム2においても連結部2j(図4(a)参照)の断面形状を、抜き方向に向かって徐々に幅広となる台形とすることができる。
次に、本発明の第2実施形態について適宜図面を参照しながら詳細に説明する。参照する図12(a)は、本発明の第2実施形態に係る半導体装置の上面図、図12(b)は、図12(a)のA−A断面図である。
図12(a)及び(b)に示すように、本実施形態に係る半導体装置Sは、その外形が薄い略直方体形状を呈しており、外部出力端子300、正極24、負極25、ゲート端子50b及びゲート端子60bの電極端子と、これらの電極端子で挟持するチップ状の半導体素子100,200とを備えて構成されている。そして、これらの電極端子及び半導体素子100,200の外周を硬化性樹脂3が覆って前記直方体形状の外形を形成している。なお、前記電極端子は、特許請求の範囲にいう「電極端子」に相当する。
ちなみに、半導体素子100及び半導体素子200は、前記した半導体素子9(図2(a)及び(b)参照)と同様の構造を有しており、半導体素子100と半導体素子200との区別は、後記する下側リードフレーム50(図16(a)参照)上に配置した6つの半導体素子100,200(図16(a)参照)のうち、上面U(表面)を上に向けて配置したものを半導体素子100とし、下面L(裏面)を上に向けて配置したものを半導体素子200とした。
なお、図13においては説明を簡略化するために、FWD(Free Wheel Diode)は省略している。
図13に示すように、IGBTである半導体素子100は、そのコレクタ電極103が正極24と接続されると共に、エミッタ電極102が外部出力端子300とIGBTである半導体素子200のコレクタ電極203と接続されている。そして、半導体素子200は、そのエミッタ電極202が負極25と接続されている。また、半導体素子100のゲート電極101及び半導体素子200のゲート電極201のそれぞれは、図示しない外部の制御端子と接続されている。ちなみに、半導体素子100,200のゲート電極101,201は、前記した半導体素子9のゲート電極11(図2(b)参照)に対応し、半導体素子100,200のエミッタ電極102,202は、前記した半導体素子9のエミッタ電極12(図2(b)参照)に対応し、半導体素子100,200のコレクタ電極103,203は、前記した半導体素子9のコレクタ電極13(図2(b)参照)に対応している。
ちなみに、半導体素子100と、ゲート端子60b、外部出力端子300及び負極25との間には半田は介在しておらず、半導体素子200と、外部出力端子300と、ゲート端子50b及び負極25との間にも半田は介在していない。
このような外部出力端子300は、延出するリード部分を除いて、前記直方体形状の外形を形成する硬化性樹脂3でその周囲が覆われてその上面のみが露出している。
また、外部出力端子300には、図12(a)に示すように、窪み部60eが形成されている。この窪み部60eは、特許請求の範囲にいう「係止部」に相当する。窪み部60eは、硬化性樹脂3と接する外部出力端子300の縁部に沿って複数形成されている。
このような窪み部60eは、図12(b)に示すように、外部出力端子300の縁部が部分的に階段状となるように切り欠かれて形成されており、その内側に硬化性樹脂3を受け入れている。
このようなゲート端子60bは、延出するリード部分を除いて、前記直方体形状の外形を形成する硬化性樹脂3でその周囲が覆われてその上面のみが露出している。
また、ゲート端子60bには、図12(a)に示すように、窪み部60eが形成されている。この窪み部60eは、特許請求の範囲にいう「係止部」に相当する。窪み部60eは、硬化性樹脂3と接するゲート端子60bの縁部に沿って複数形成されている。
このような窪み部60eは、図示しないが、外部出力端子300の窪み部60eと同様に、その縁部が部分的に階段状となるように切り欠かれて形成されている。
このような正極24は、延出するリード部分を除いて、図12(b)に示すように、硬化性樹脂3でその周囲が覆われてその下面のみが露出している。
また、正極24には、図12(b)に示すように、窪み部50eが形成されている。この窪み部50eは、特許請求の範囲にいう「係止部」に相当し、図12(a)に示す外部出力端子300の窪み部60eと同様に、その縁部に沿って複数形成されている。
このような負極25は、延出するリード部分を除いて、図12(b)に示すように、硬化性樹脂3でその周囲が覆われてその下面のみが露出している。
また、負極25には、図12(b)に示すように、窪み部50eが形成されている。この窪み部50eは、特許請求の範囲にいう「係止部」に相当し、図12(a)に示す外部出力端子300の窪み部60eと同様に、その縁部に沿って複数形成されている。
このようなゲート端子50bは、延出するリード部分を除いて、前記直方体形状の外形を形成する硬化性樹脂3でその周囲が覆われてその下面のみが露出している。
また、ゲート端子50bには、図示しないが、図12(a)に示すゲート端子60bの窪み部60eと同様の窪み部が形成されている。
この枠部60cと外部出力端子300との接続部60g、枠部60cとゲート端子60bとの接続部60gは、後記するように、枠部60cからこれらを切り離す際に、その切離しが容易なように括れている。
なお、図12(a)中の符号60eは、前記した係止部としての窪み部である。この窪み部60eは、図12(b)に示すように、階段状に形成されている。
この位置決め部60dは、枠部60cに接続されている。位置決め部60dは、後記するように、半導体素子100,200(図17参照)と当接することで、半導体素子100,200を位置決めするものであり、上側リードフレーム60での位置決め部60dは、図14(b)に示すように、その先端が下方に突出する突出部60fを備えている。
ちなみに、本実施形態での位置決め部60dは、正方形の半導体素子100,200(図17参照)の4つの側面のうちの1つの側面に対して当接するようになっている。
なお、枠部60cと位置決め部60dとの間は括れていない。これは、枠部60cと位置決め部60dは、切断しないためである。
以上のような上側リードフレーム60は、銅板等の導電性部材を、例えば、エッチング、プレス、曲げ加工等によって加工することで形成することができる。
そして、枠部50cと正極24との接続部50g、枠部50cと負極25との接続部50g、及びゲート端子50bとの接続部50gは、後記するように、枠部2cからの切離しが容易なように括れている。
なお、図15(a)中の符号50eは、前記した係止部としての窪み部である。この窪み部50eは、図15(b)に示すように、階段状に形成されている。このような窪み部50eは、正極24、負極25及びゲート端子50bに設けられている。
この位置決め部50dは、枠部50cに接続されている。位置決め部50dは、後記するように、一つの半導体素子100又は半導体素子200(図16(a)参照)を、3つの位置決め部50dが一組となって位置決めするものであり、半導体素子100(又は半導体素子200)をその先端で挟み込む一対の位置決め部50d,50dと、これらの位置決め部50d,50d同士の間に配置されて、その先端が半導体素子100(又は半導体素子200)と当接する位置決め部50dとからなる。下側リードフレーム50での位置決め部50dは、図15(b)に示すように、その先端が上方に突出する突出部50fを備えている。
以上のような下側リードフレーム50は、銅板等の導電性部材を、例えば、エッチング、プレス、曲げ加工等によって加工することで形成することができる。
図16(a)に示すように、下側リードフレーム50の正極24には、半導体素子100のコレクタ電極103が接するように半導体素子100を配置すると共に、負極25には、半導体素子200のエミッタ電極202が接するように半導体素子200を配置する。つまり、半導体素子100と半導体素子200とは、表裏面(上下面)がそれぞれ反対となるように配置される。そのため、図16(a)においては、半導体素子100のゲート電極101及びエミッタ電極102、並びに半導体素子200のコレクタ電極203が上方を向いている。
図17(a)及び(b)に示すように、下側リードフレーム50と上側リードフレーム60とで半導体素子100,200を挟持することで、上側リードフレーム60の位置決め部60dと、下側リードフレーム50の位置決め部50dとは、協働して半導体素子100,200のそれぞれの4つの側面から当接する。つまり、半導体素子100,200は、位置決め部50d,60d、並びにゲート端子60b、外部出力端子300、正極24、ゲート端子60b及び負極25によって、3次元方向の移動が拘束されるので、xyz直線方向及び回転方向における半導体素子9の位置決めを確実に行うことができる。
なお、図17(a)及び(b)中、符号50e及び60eは、係止部としての窪み部である。
なお、本実施形態においても、前記第1実施形態と同様に、放熱フィン19を取り付けることができるが、ここではその説明は省略する。
本実施形態では、下側リードフレーム50に複数の半導体素子100,200を配置した際に、同じ向きとなるように形成された3つの位置決め部50d(突出部50f)で一つの半導体素子100(又は半導体素子200)を受け止めて位置決めすることができるので、位置決め部50dが下方となるように下側リードフレーム50を傾けることにより半導体素子100,200をスライドさせて、一度の操作で複数の半導体素子100,200を位置決めすることができる。
次に参照する図19は、半導体素子と電極端子との間に導電性部材を介在させた半導体装置の構成説明図である。
導電性部材59としては、塑性変形が可能なスペーサで構成することができ、具体的には、例えば、金属メッシュ、金属バンプ等が挙げられる。
このような半導体装置Sによれば、複数の半導体素子100,200の高さのバラつきを、圧接時の導電性部材59の塑性変形により吸収することができる。その結果、各半導体素子100,200を均一に加圧することが可能となり、各半導体素子100,200と端子間の接触抵抗および熱抵抗を均一にすることができる。
なお、導電性部材59の介在位置としては、他の電極端子と半導体素子100,200との間であってもよい。
1a エミッタ端子(電極端子)
1b ゲート端子(電極端子)
1c 枠部
1d 位置決め部
1e 窪み部(係止部)
1f 突出部
1h 貫通孔(ずれ防止構造)
2 下側リードフレーム
2a コレクタ端子(電極端子)
2c 枠部
2d 位置決め部
2e 窪み部(係止部)
2h 貫通孔(ずれ防止構造)
3 硬化性樹脂
8 凹部
9 半導体素子
10 ガードリング
11 ゲート電極(第1電極)
12 エミッタ電極(第1電極)
13 コレクタ電極(第2電極)
19 放熱フィン
20 通しボルト(加圧手段)
21 ナット(加圧手段)
24 正極(電極端子)
25 負極(電極端子)
50 下側リードフレーム
50b ゲート端子(電極端子)
50c 枠部
50d 位置決め部
50e 窪み部(係止部)
50h 貫通孔(ずれ防止構造)
60 上側リードフレーム
60b ゲート端子(電極端子)
60c 枠部
60d 位置決め部
60e 窪み部(係止部)
60h 貫通孔(ずれ防止構造)
100 半導体素子
101 ゲート電極
102 エミッタ電極
103 コレクタ電極
200 半導体素子
201 ゲート電極
202 エミッタ電極
203 コレクタ電極
300 外部出力端子(電極端子)
L 下面(第2主面)
S 半導体装置
U 上面(第1主面)
Claims (15)
- 第1主面に第1電極を有すると共に、前記第1主面とは反対側の第2主面に第2電極を有する半導体素子と、
前記第1電極上及び前記第2電極上にそれぞれ配置されて電気的に接続される電極端子と、を備え、
前記半導体素子及びこれを挟持する前記電極端子が圧接により接続される圧接型の半導体装置において、
前記半導体素子と前記電極端子との外周を覆うように硬化性樹脂が付与され、
前記第1電極上に配置される前記電極端子、及び前記第2電極上に配置される前記電極端子のそれぞれは、前記半導体素子の反対側の面が露出し、
前記電極端子には、当該電極端子の位置決めを行う係止部が設けられ、
前記係止部は、前記硬化性樹脂を受け入れる窪み部であり、
当該窪み部は、前記電極端子の縁部に沿って複数形成され、
当該窪み部は、当該縁部が部分的に階段状となるように切り欠かれて形成されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、前記第1電極上に配置される前記電極端子の露出面、及び前記第2電極上に配置される前記電極端子の露出面のうちの少なくともいずれか一方の露出面には、絶縁材を介して放熱部材が取り付けられていることを特徴とする半導体装置。
- 請求項2に記載の半導体装置において、前記放熱部材は、前記電極端子を前記半導体素子に押し付ける方向に加圧する加圧手段によって取り付けられていることを特徴とする半導体装置。
- 請求項1に記載の半導体装置において、前記半導体素子は、前記第1主面及び前記第2主面のうちの少なくともいずれかの面上でリブ状に立設されるガードリングを備え、前記電極端子は、前記ガードリングと対向する部分が凹部で形成されていることを特徴とする半導体装置。
- 請求項1から請求項4のいずれか1項に記載の半導体装置において、前記半導体素子が複数配置されていることを特徴とする半導体装置。
- 請求項5に記載の半導体装置において、前記半導体素子の前記第1主面を表面とし、前記第2主面を裏面とした場合に、複数の前記半導体素子のうち、一部の前記半導体素子は、表裏が逆になるように配置されていることを特徴とする半導体装置。
- 請求項6に記載の半導体装置において、前記半導体素子の前記第1主面上及び前記第2主面上の少なくとも一方には、前記電極端子との間に、塑性変形可能な導電性のスペーサが配置されていることを特徴とする半導体装置。
- 表裏面のそれぞれに電極を有する半導体素子を、各電極と電気的に接続するように表裏面のそれぞれに配置した電極端子で挟持して圧接すると共に、前記半導体素子及び前記電極端子の周囲に硬化性樹脂を付与する圧接型の請求項1に記載の半導体装置の製造方法であって、
前記半導体素子の電極と電気的に接続する電極端子と、この電極端子に設けられて当該電極端子の位置決めを行う係止部とを備えるリードフレームを用意する工程と、
前記半導体素子の表裏面のそれぞれに前記リードフレームを配置すると共に、前記半導体素子の前記電極に前記リードフレームの前記電極端子を電気的に接続する工程と、
前記半導体素子の表裏面のそれぞれに配置した前記リードフレームで前記半導体素子を挟持して圧接した状態で、前記係止部に前記硬化性樹脂が接触するように前記半導体素子及び前記電極端子の周囲に前記硬化性樹脂を付与する工程と、
を有し、
前記係止部は、前記硬化性樹脂を受け入れる窪み部であり、
当該窪み部は、前記電極端子の縁部に沿って複数形成され、
当該窪み部は、当該縁部が部分的に階段状となるように切り欠かれて形成されている
ことを特徴とする半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、前記リードフレームは前記半導体素子に当接させて前記半導体素子の位置決めを行う位置決め部を更に備えると共に、前記半導体素子の表裏面のそれぞれに前記リードフレームを配置する際に、前記位置決め部を前記半導体素子に当接させて前記半導体素子の位置決めを行う工程を更に有することを特徴とする半導体装置の製造方法。
- 請求項9に記載の半導体装置の製造方法において、前記半導体素子の表裏面のそれぞれに配置される前記リードフレーム同士は、相互にずれを防止し合う、ずれ防止構造を備えていることを特徴とする半導体装置の製造方法。
- 請求項10に記載の半導体装置の製造方法において、前記リードフレームは枠部を更に備えると共に、前記電極端子及び前記位置決め部は前記枠部に支持されており、前記半導体素子及び前記電極端子の周囲に付与した前記硬化性樹脂を硬化させた後に、前記枠部及び前記位置決め部を、硬化させた前記硬化性樹脂から取り除く工程を更に有することを特徴とする半導体装置の製造方法。
- 請求項11に記載の半導体装置の製造方法において、前記リードフレームの前記位置決め部は、前記枠部に対して連結部を介して接続されており、前記連結部は、硬化させた前記硬化性樹脂から取り除く際の抜き方向に向かって徐々に幅広となる台形状の断面を有していることを特徴とする半導体装置の製造方法。
- 請求項11に記載の半導体装置の製造方法において、前記位置決め部が取り除かれることで前記硬化性樹脂に形成された空間には、硬化性樹脂が別途に充填されることを特徴とする半導体装置の製造方法。
- 請求項9に記載の半導体装置の製造方法において、前記半導体素子は複数からなり、複数の前記半導体素子は、その表裏面のいずれか一方に配置される前記リードフレームの位置決め部に当接させて各半導体素子の少なくとも一側面を揃えた後、その表裏面のいずれか他方に配置される前記リードフレームの位置決め部を、各半導体素子の残りの側面に当接させて各半導体素子を位置決めすることを特徴とする半導体装置の製造方法。
- 請求項14に記載の半導体装置の製造方法において、前記位置決め部は、前記半導体素子に対する当接面を有しており、各半導体素子の少なくとも一側面を揃える際の前記位置決め部の当接面は、同一方向を向いていることを特徴とする半導体装置の製造方法。
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