JP4985009B2 - 半導体装置とその半導体装置をパッケージする方法 - Google Patents
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Description
特許文献1に開示されている半導体装置には、本明細書に添付した図20、図21に示すように、IGBTと金属バーが積層されている。この半導体装置では、下方から順に、金属バー130とIGBT110と金属バー140とIGBT120と金属バー150が積層されている。IGBT110はチップ化されており、チップの上面のうちの一辺(図20の左側の辺)に接する範囲にゲート電極G1が形成されている。チップの上面のうちゲート電極G1が形成されていない範囲内にエミッタ電極E1が形成されている。チップの下面にコレクタ電極C1が形成されている。IGBT120についても同様に、チップの上面にゲート電極G2及びエミッタ電極E2が形成されている。また、チップの下面にコレクタ電極C2が形成されている。
この構成によって、図21に示すように、IGBT110とIGBT120がシリーズに接続されている半導体装置を形成している。
本発明は、上記の問題点を解決するために創案された。すなわち、本発明は、半導体素子とリードフレームが積層されている半導体装置を、比較的に簡単に製造する技術を提供する。
第1リードフレームは、第1半導体素子の他方の主電極の全面に接する広がりを持った導電性で板状のリードフレーム本体と、リードフレーム本体の一側面から延出している第1リードを備えている。第2リードフレームは、第2半導体素子の他方の主電極の全面に接する広がりを持った導電性で板状のリードフレーム本体と、リードフレーム本体の一側面から延出している第1リードと、リードフレーム本体と第1リードから分離された位置に配置されている導電性で板状の第2リードを備えている。第2リードフレームのリードフレーム本体および/または第1リードの下面は、第1半導体素子の一方の主電極の全面に接する広がりを持っている。第3リードフレームは、導電性で板状のリードフレーム本体と、リードフレーム本体の一側面から延出している第1リードと、リードフレーム本体と第1リードから分離された位置に配置されている導電性で板状の第2リードを備えている。第3リードフレームのリードフレーム本体および/または第1リードの下面は、第2半導体素子の一方の主電極の全面に接する広がりを持っている。
そして、第1リードフレームのリードフレーム本体の上面に、第1半導体素子の他方の主電極が接続されている。第1半導体素子の一方の主電極に、第2リードフレームのリードフレーム本体の下面および/または第2リードフレームの第1リードの下面が接続されている。第1半導体素子の制御電極に、第2リードフレームの第2リードの下面が接続されている。第2リードフレームのリードフレーム本体の上面に、第2半導体素子の他方の主電極が接続されている。第2半導体素子の一方の主電極に、第3リードフレームのリードフレーム本体の下面および/または第3リードフレームの第1リードの下面が接続されている。第2半導体素子の制御電極に、第3リードフレームの第2リードの下面が接続されている。
第1リードフレームの第1リードは、第1半導体素子の側方に張り出しており、第2リードフレームの第1リードは、第1半導体素子と第2半導体素子の側方に張り出しており、第2リードフレームの第2リードは、第1半導体素子の側方に張り出しており、第3リードフレームの第1リードは、第2半導体素子の側方に張り出しており、第3リードフレームの第2リードは、第2半導体素子の側方に張り出している。
本明細書で開示する半導体装置は、少なくとも3個のリードフレームと少なくとも2個の半導体素子が上記した構成で積層されていればよく、3個以上のリードフレームを備えていてもよい。また、2個以上の半導体素子を備えていてもよい。
第1半導体素子と第2半導体素子は、上面に一方の主電極が形成されているとともに、下面に他方の主電極が形成されており、縦方向にキャリアが移動する半導体素子であればよい。第1半導体素子と第2半導体素子として、ユニポーラ型のパワーMOSFETや、バイポーラ型のIGBT等を用いることができる。
この場合、上記した半導体装置では、第1リードフレームの第1リードが、第1半導体素子のドレイン電極のリードとなっている。また、第2リードフレームの第1リードが、第1半導体素子のソース電極と第2半導体素子のドレイン電極の接続点のリードとなっている。第2リードフレームの第2リードが、第1半導体素子のゲート電極のリードとなっている。第3リードフレームの第1リードが、第2半導体素子のソース電極のリードとなっている。第3リードフレームの第2リードが、第2半導体素子のゲート電極のリードとなっている。
半導体素子には、下面の全域に亘って他方の主電極が形成されており、この主電極の全域がリードフレーム本体に接続されているので、半導体素子のオン抵抗を低減化することができる。
そして、第2リードフレームのリードフレーム本体が、第1リードフレームのリードフレーム本体の一側面から前記奥行きの方向に少なくとも距離Dだけずれており、第3リードフレームのリードフレーム本体が、第2リードフレームのリードフレーム本体の一側面から前記奥行きの方向に少なくとも距離Dだけずれて配置されていることことが好ましい。
リードフレーム本体は、その表裏に半導体素子の主電極の対が接続される。したがって、リードフレーム本体には比較的多くの電流が流れる。このため、リードフレーム本体は発熱し易い。
上記構成の半導体装置によると、リードフレーム本体から熱を逃がし易く、放熱性に優れている。必要な放熱性に応じてリードフレーム本体の厚みを設定してもよい。
また、型の「開孔」とは、樹脂が充填される空間に設けられている開孔であり、必ずしも型の外までこの開孔が連通していなくてもよい。
また、型を閉じた状態で「リード群が延出している位置」とは、半導体装置を平面視したときの同一位置においてリード群が延出している位置であることを意味している。
また、半導体装置を型から取り出す工程では、型を開けるプロセスと、スペーサを除去するプロセスは、いずれのプロセスを先に実行してもよい。
(第1特徴)各リードは、パッケージから所定の長さ延出した位置で、90度に屈曲されている。
(第2特徴)リードフレーム本体は、リードが形成されている側と反対側でパッケージから突出している。
(第3特徴)各々のリードフレームの第1リードの上面はリードフレーム本体の上面と同一面内に形成されている。各々のリードフレームの第2リードの下面はリードフレーム本体の下面と同一面内に形成されている。第1リードフレームのリードフレーム本体の上面に、第1半導体素子の他方の主電極が接続されており、第1半導体素子の一方の主電極に、第2リードフレームのリードフレーム本体の下面が接続されており、第1半導体素子の制御電極に、第2リードフレームの第2リードの下面が接続されており、第2リードフレームのリードフレーム本体の上面に、第2半導体素子の他方の主電極が接続されており、第2半導体素子の一方の主電極に、第3リードフレームのリードフレーム本体の下面が接続されており、第2半導体素子の制御電極に、第3リードフレームの第2リードの下面が接続されている。
本発明を具現化した半導体装置の実施例を、図1〜図15を参照して説明する。本実施例の半導体装置1では、図7に示すように、リードフレームと半導体素子が、下方から順に、第1リードフレーム30と第1半導体素子10と第2リードフレーム40と第2半導体素子20と第3リードフレーム50という順序で積層されている。本実施例の特徴として、第1〜第3リードフレームが同一形状である。また、半導体装置1を平面視したときに、第1〜第3リードフレームが重なっていない。第1〜第3リードフレームは、所定の距離づつずれて積層されている。
なお、以下では、第1半導体素子10と第2半導体素子20として、パワーMOSFETを用いる場合について説明する。第1半導体素子10と第2半導体素子20として、縦方向にキャリアが移動する他の半導体素子(例えば、IGBT)を用いることもできる。
図1には、第1リードフレーム30の上面を示す。図2には、第1リードフレーム30の下面を示す。図1、図2に示すように、第1リードフレーム30は、リードフレーム本体32(以降、本体32という)と第1リード34と第2リード36を備えている。これらは、全て導電性部材で板状に形成されている。第1リード34は、本体32の一側面32aから延出している。第2リード36は、本体32の一側面32aと第1リード34とから所定の距離だけ離間して配置されている。本体32の幅(図1に示す横方向の長さ)は、第1リード34の幅と、第1リード34と第2リード36が横方向に離間している距離と、第2リード36の幅とを加算した長さと等しい。また、本体32の下面と第1リード34の下面は連続している。本体32の下面と第2リード36の下面は同一面内に形成されている。
図5には、第1半導体素子10のチップの上面を示す。図6には、第1半導体素子10の下面を示す。第1半導体素子10のチップの上面及び下面は、各リードフレームの本体32,42,52の上面及び下面と同一の面積を有している。チップ上面のうちの一辺10aの一部に接する範囲であって、一辺10aからの奥行きがDである範囲にゲート電極G1が形成されている。ゲート電極G1は、第1半導体素子10のゲート(後に説明する、図9参照)と接続されている。そのチップ上面のうちのゲート電極G1が形成されていない範囲内にソース電極S1が形成されている。ソース電極S1は、第1半導体素子10のソースと接続されている。また、図6に示すように、そのチップ下面には、下面全域に亘ってドレイン電極D1が形成されている。ドレイン電極D1は、第1半導体素子10のドレインと接続されている。
第1リードフレーム30の本体32の上面に、第1半導体素子10のドレイン電極D1が、ダイボンド材H1で接続されている。
第1半導体素子10のソース電極S1に、第2リードフレーム40の本体42の下面と第1リード44の下面の領域42aが、ダイボンド材H3で接続されている。第1半導体素子10のゲート電極G1に、第2リードフレーム40の第2リード46の下面の領域46aが、ダイボンド材H2で接続されている。
第2リードフレーム40の本体42の上面に、第2半導体素子20のドレイン電極D2が、ダイボンド材H4で接続されている。
第2半導体素子20のソース電極S2に、第3リードフレーム50の本体52の下面と第1リード54の下面の領域52aが、ダイボンド材H6で接続されている。第2半導体素子20のゲート電極G2に、第3リードフレーム50の第2リード56の下面の領域56aが、ダイボンド材H5で接続されている。
各リードフレームの各リードが、第1半導体素子10及び第2半導体素子20の側方(図8に示す左側方)に張り出している。
第2リードフレーム40の本体42は、第1半導体素子10において、ゲート電極G1が臨んでいる一辺10aから距離Eだけ、積層方向と交差する方向(図8に示す横方向)にずれている。なお、距離Eは距離D(前述した、一辺10aに接しているゲート電極G1の奥行き)以上の距離である。
第2半導体素子20と第3リードフレーム50との位置関係も、上記した第1半導体素子10と第2リードフレーム40との位置関係と同様である。
このように積層された各リードフレームと各半導体素子を、図8に一点鎖線で示すように樹脂でモールドし、半導体装置1が形成される。
そして、第1リードフレーム30の第1リード34が、第1半導体素子10のドレイン電極D1のリードとなっている(併せて図7参照)。第2リードフレーム40の第1リード44が、第1半導体素子10のソース電極S1と第2半導体素子20のドレイン電極D2の接続点のリードとなっている。第2リードフレーム40の第2リード46が、第1半導体素子10のゲート電極G1のリードとなっている。第3リードフレームの第1リード54が、第2半導体素子20のソース電極S2のリードとなっている。第3リードフレーム50の第2リード56が、第2半導体素子20のゲート電極G2のリードとなっている。
図10に示すリードフレームのプレート2を準備する。プレート2には、5個のリードフレームがつりピン37で枠3に固定されている。
まず、図11に示すように、1枚のプレート2の各リードフレームのリードの上に、スペーサ4を配置する。スペーサ4は、1枚のプレート2について(すなわち、5個のリードフレームについて)連続して配置される。このプレート2のリードフレームは、組立後に、それぞれが第1リードフレーム30となる。以下では、これらのリードフレームを、組立完了前ではあるが、第1リードフレーム30として説明する。
次に、5個の第2半導体素子20を準備する。図14に示すように、各第2半導体素子20の下面(ドレイン電極D2)を、それぞれ、5個の第2リードフレーム40の本体42の上面にダイボンド材H4で接続する(ダイボンドの第3工程)。各第2半導体素子20の下面と第2リードフレーム40の本体42の上面は同一の面積を有している。
型は、上型6と下型7を有している。上型6と下型7を閉じると、各リードの最高高さT1から最低高さT2まで伸びている開孔8が形成される。上型6と下型7を閉じた状態では、各リードとスペーサ4,5が開孔8から延出している。
そして、型内に樹脂を充填し、パッケージ前の半導体装置の周囲に樹脂を充填する。
型を開け、スペーサ4,5を除去した後に、樹脂でパッケージされた半導体装置1を型から取り出す。
そして、5個が連なって形成されている半導体装置1を、1個ずつに分離する。必要ならば、パッケージから突出しているリードの長さを切りそろえる。
また、本実施例では、図15に示すように、型を閉じたときに各リードフレームのリードとスペーサ4,5が、型に収容される場合について説明したが、型を閉じたときに各リードやスペーサ4,5が型外に突出していてもよい。スペーサ4,5が型外に突出していれば、型を開ける前にスペーサ4,5を除去することができる。
また、本実施例の半導体装置1では、第1リードフレーム30と第2リードフレーム40と第3リードフレーム50が同一の半導体素子で構成されている。これにより、各リードフレームを共有化することができ、半導体装置1のコストを削減することができる。
また、本実施例では、第1半導体素子10のゲート電極G1が、一辺10aに接している場合について説明した。しかしながら、ゲート電極G1は、その上の積層される第2リードフレーム40の第2リード46の下面と接続することができればよく、一辺10aに接していなくとも、一辺10aとの間に他の電極等が形成されていなければよい。
図13に示すように、一個のリードフレームと一個の半導体素子と一個のリードフレームが積層されるまでの第1工程及び第2工程は、先に説明した方法と同様である。この状態で図13に示す下方に位置しているリードフレームの下に、図12に示すように、一個のリードフレームと一個の半導体素子が積層されている状態のものを接続する。したがって、この方法では、図12に示すように、一個のリードフレームと一個の半導体素子が積層されている状態のものを2度用いる。この場合、図13に示す状態で、下に配置されているリードフレームが第2リードフレーム40となる。その上に配置されている半導体素子が第2半導体素子20となる。その上に配置されているリードフレームが、第3リードフレーム50となる。また、後から配置するリードフレームが第1リードフレームとなる。また、後から配置する半導体素子が第1半導体素子10となる。この方法によれば、ダイボンドを3回実施すればよく、半導体装置1を一層簡単に製造することができる。
また、本実施例では、第3リードフレーム50の上には半導体素子が接続されていない。すなわち、第3リードフレーム50の本体52の上面には、いかなる半導体素子のドレイン電極も接続されない。したがって、本体52は、第2半導体素子20のソース電極S2を接続可能な大きさであればよく、第1リードフレーム30の本体32や第2リードフレーム40の本体42と同じ大きさではなくてもよい。
本発明を具現化した半導体装置の第2実施例を、図16を参照して説明する。なお、図8の半導体装置1と略同一の構成に関しては、同一の番号を付してその説明を省略する。
第2実施例の半導体装置1aは、各リード34a,36a,44a,46a,54a,56aが、リードフレームと半導体素子の積層方向に屈曲している。
これにより、半導体基板9に容易に表面実装を行うことができる。
本発明を具現化した半導体装置の第3実施例を、図17を参照して説明する。なお、図8の半導体装置1と略同一の構成に関しては、同一の番号を付してその説明を省略する。
第3実施例の半導体装置1bは、リードフレームの本体32b,42b,52bが、パッケージから突出している。
パッケージから突出している部分の本体32b,42b,52bが冷却され易い。したがって、半導体装置1の温度上昇を抑制することができる。
本発明を具現化した半導体装置の第4実施例を、図18を参照して説明する。なお、図8の半導体装置1と略同一の構成に関しては、同一の番号を付してその説明を省略する。
第4実施例の半導体装置1cは、第1〜第3リードフレーム30c,40c,50cの形状が、第1実施例の半導体装置1の第1〜第3リードフレーム30,40,50の形状と相違している。
以下に第1リードフレーム30cの構成を説明する。第2リードフレーム40c及び第3リードフレーム50cは、第1リードフレーム30cと同一の構成である。
第1リードフレーム30cでは、第1リード34cの上面が本体32cの上面と連続して形成されている。第2リード36の下面が本体32cの下面と同一面内に形成されていることと、第1リード34c及び本体32cと、第2リード36とが分離していることについては、第1実施例の半導体装置1と同様である。
このような構成でも、第1実施例の半導体装置1と同様の効果を得ることができる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
2:プレート
3:枠
4,5:スペーサ
6:上型
7:下型
8:開孔
9:半導体基板
C1,C2:コレクタ電極
D1,D2:ドレイン電極
E1,E2:エミッタ電極
G1,G2:ゲート電極
H1〜H6:ダイボンド材
S1,S2:ソース電極
10:第1半導体素子
10a:一辺
20:第2半導体素子
20a:一辺
30:第1リードフレーム
32,42,52:本体
32a,42a,52a:一側面
34,44,54:第1リード
37:つりピン
40:第2リードフレーム
50:第3リードフレーム
36,46,56:第2リード
D:距離
E:距離
Claims (6)
- 下方から順に、第1リードフレームと第1半導体素子と第2リードフレームと第2半導体素子と第3リードフレームが積層されている半導体装置であり、
第1半導体素子と第2半導体素子の各々はチップ化されており、チップ上面のうちの一
辺の一部に接する範囲に制御電極が形成されており、チップ上面のうちの制御電極が形成
されていない範囲内に一方の主電極が形成されており、チップ下面に他方の主電極が形成
されており、
第1リードフレームは、第1半導体素子の他方の主電極の全面に接する広がりを持った導電性で板状のリードフレーム本体と、リードフレーム本体の一側面から延出している第1リードを備えており、
第2リードフレームは、第2半導体素子の他方の主電極の全面に接する広がりを持った導電性で板状のリードフレーム本体と、リードフレーム本体の一側面から延出している第1リードと、リードフレーム本体と第1リードから分離された位置に配置されている導電性で板状の第2リードを備えており、第2リードフレームのリードフレーム本体および/または第1リードの下面は、第1半導体素子の一方の主電極の全面に接する広がりを持っており、
第3リードフレームは、導電性で板状のリードフレーム本体と、リードフレーム本体の一側面から延出している第1リードと、リードフレーム本体と第1リードから分離された位置に配置されている導電性で板状の第2リードを備えており、第3リードフレームのリードフレーム本体および/または第1リードの下面は、第2半導体素子の一方の主電極の全面に接する広がりを持っており、
第1リードフレームのリードフレーム本体の上面に、第1半導体素子の他方の主電極が
接続されており、
第1半導体素子の一方の主電極に、第2リードフレームのリードフレーム本体の下面お
よび/または第2リードフレームの第1リードの下面が接続されており、
第1半導体素子の制御電極に、第2リードフレームの第2リードの下面が接続されてお
り、
第2リードフレームのリードフレーム本体の上面に、第2半導体素子の他方の主電極が
接続されており、
第2半導体素子の一方の主電極に、第3リードフレームのリードフレーム本体の下面お
よび/または第3リードフレームの第1リードの下面が接続されており、
第2半導体素子の制御電極に、第3リードフレームの第2リードの下面が接続されてお
り、
第1リードフレームの第1リードは、第1半導体素子の側方に張り出しており、
第2リードフレームの第1リードは、第1半導体素子と第2半導体素子の側方に張り出
しており、
第2リードフレームの第2リードは、第1半導体素子の側方に張り出しており、
第3リードフレームの第1リードは、第2半導体素子の側方に張り出しており、
第3リードフレームの第2リードは、第2半導体素子の側方に張り出していることを特
徴とする半導体装置。 - 前記第1半導体素子及び前記第2半導体素子の各々には、その下面の全域に亘って前記他方の主電極が形成されており、
前記第1リードフレームのリードフレーム本体の上面に、前記第1半導体素子の前記他方の主電極の全域が接続されており、
前記第2リードフレームのリードフレーム本体の上面に、前記第2半導体素子の前記他方の主電極の全域が接続されていることを特徴とする請求項1の半導体装置。 - 各々の半導体素子のチップ上面のうちの一辺の一部に接する範囲であって、前記一辺からの奥行きがDである範囲に制御電極が形成されており、
各々のリードフレームの前記第2リードは、前記リードフレーム本体の前記一側面の一部に所定の間隙を隔てて向かい合う位置から側方に張り出す位置関係で配置されており、
各々のリードフレームの前記第1リードは、前記リードフレーム本体の前記一側面の残部から第2リードと平行に延出しており、
各々のリードフレームの第1リードと第2リードの下面は、リードフレーム本体の下面と同一面内に形成されており、
前記第2リードフレームの前記リードフレーム本体は、前記第1リードフレームの前記リードフレーム本体の前記一側面から前記奥行きの方向に少なくとも距離Dだけずれており、
前記第3リードフレームの前記リードフレーム本体は、前記第2リードフレームの前記リードフレーム本体の前記一側面から前記奥行きの方向に少なくとも距離Dだけずれて配置されていることを特徴とする請求項2の半導体装置。 - 前記第1半導体素子と前記第2半導体素子は同一の形状であり、
前記第1リードフレームと前記第2リードフレームと前記第3リードフレームは同一の形状であることを特徴とする請求項1〜3のいずれかの半導体装置。 - 前記リードフレーム本体は、前記第1リード及び前記第2リードよりも厚みが厚いことを特徴とする請求項1〜4のいずれかの半導体装置。
- 請求項1〜5のいずれか一項に記載の半導体装置の周囲に樹脂を充填してパッケージする方法であり、
高さが相違しているリードとリードの間に、リード間の距離に等しい厚みを有するスペ
ーサを配置する工程と、
閉じた状態でリード群が延出している位置においてリードの最高高さから最低高さまで
伸びている開孔を形成する上型と下型の間に、前記リード群とスペーサが前記開孔から延
出する位置関係で、パッケージ前の半導体装置を型内に収容して型を閉じる工程と、
型内に樹脂を充填し、半導体装置の周囲に樹脂を充填する工程と、
型を開け、スペーサを除去した後に、樹脂でパッケージされた半導体装置を型から取り
出す工程と、
を備えていることを特徴とする半導体装置をパッケージする方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007073285A JP4985009B2 (ja) | 2007-03-20 | 2007-03-20 | 半導体装置とその半導体装置をパッケージする方法 |
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