JP2008235589A - 半導体装置とその半導体装置をパッケージする方法 - Google Patents

Abstract

【課題】 半導体素子とリードフレームが積層されている半導体装置を、容易に製造する技術を提供する。
【解決手段】 下方から順に、リードフレームと半導体素子とリードフレームと半導体素子とリードフレームが積層されている半導体装置を、リードフレーム本体３２，４２，５２と第１リード３４，４４，５４から分離された位置に配置されている導電性で板状の第２リード３６，４６，５６を備えている第１〜第３リードフレーム３０，４０，５０を用いて形成する。
【選択図】 図７

Description

本発明は、半導体素子とリードフレームが積層されている半導体装置に関する。

半導体素子とリードフレームが積層されている半導体装置が知られている。
特許文献１に開示されている半導体装置には、本明細書に添付した図２０、図２１に示すように、ＩＧＢＴと金属バーが積層されている。この半導体装置では、下方から順に、金属バー１３０とＩＧＢＴ１１０と金属バー１４０とＩＧＢＴ１２０と金属バー１５０が積層されている。ＩＧＢＴ１１０はチップ化されており、チップの上面のうちの一辺（図２０の左側の辺）に接する範囲にゲート電極Ｇ１が形成されている。チップの上面のうちゲート電極Ｇ１が形成されていない範囲内にエミッタ電極Ｅ１が形成されている。チップの下面にコレクタ電極Ｃ１が形成されている。ＩＧＢＴ１２０についても同様に、チップの上面にゲート電極Ｇ２及びエミッタ電極Ｅ２が形成されている。また、チップの下面にコレクタ電極Ｃ２が形成されている。

金属バー１３０の上面に、ＩＧＢＴ１１０のコレクタ電極Ｃ１がハンダ１１６で接続されている。ＩＧＢＴ１１０のエミッタ電極Ｅ１に、金属バー１４０の下面がハンダ１１４で接続されている。この金属バー１４０の下面には、ＩＧＢＴ１１０のゲート電極Ｇ１が当接する位置に絶縁材１４２が形成されている。絶縁材１４２は所定の領域に広がっており、絶縁材１４２の表面にはゲート電極Ｇ１用の配線パターン（図示していない。）が形成されている。この構成により、ＩＧＢＴ１１０の上面に形成されているゲート電極Ｇ１とエミッタ電極Ｅ１を金属バー１４０で短絡させることなく、ＩＧＢＴ１１０と金属バー１４０を積層している。金属バー１４０とＩＧＢＴ１２０も同様にして積層されている。
この構成によって、図２１に示すように、ＩＧＢＴ１１０とＩＧＢＴ１２０がシリーズに接続されている半導体装置を形成している。

特開２００５−３０３０１８号公報

特許文献１に記載されている従来の半導体装置では、金属バー１４０の下面であるとともに、ＩＧＢＴ１１０のゲート電極Ｇ１が当接する領域に、絶縁材１４２を形成し、その表面にゲート電極Ｇ１用の配線パターンを形成する必要があった。同様に、金属バー１５０の下面であるとともに、ＩＧＢＴ１２０のゲート電極Ｇ２が当接する領域に、絶縁材１５２を形成し、その表面にゲート電極Ｇ２用の配線パターンを形成する必要があった。半導体装置の製造に手間がかかっていた。
本発明は、上記の問題点を解決するために創案された。すなわち、本発明は、半導体素子とリードフレームが積層されている半導体装置を、比較的に簡単に製造する技術を提供する。

本発明の半導体装置は、下方から順に、第１リードフレームと第1半導体素子と第２リードフレームと第２半導体素子と第３リードフレームが積層されている。第１半導体素子と第２半導体素子の各々はチップ化されている。チップ上面のうちの一辺の一部に接する範囲に制御電極が形成されている。チップ上面のうちの制御電極が形成されていない範囲内に一方の主電極が形成されている。チップ下面に他方の主電極が形成されている。
第１リードフレームは、他方の主電極の全面に接する広がりを持った導電性で板状のリードフレーム本体と、リードフレーム本体の一側面から延出している第１リードを備えている。第２リードフレームは、他方の主電極の全面に接する広がりを持った導電性で板状のリードフレーム本体と、リードフレーム本体の一側面から延出している第１リードと、リードフレーム本体と第１リードから分離された位置に配置されている導電性で板状の第２リードを備えている。第２リードフレームのリードフレーム本体および／または第１リードの下面は、一方の主電極の全面に接する広がりを持っている。第３リードフレームは、導電性で板状のリードフレーム本体と、リードフレーム本体の一側面から延出している第１リードと、リードフレーム本体と第１リードから分離された位置に配置されている導電性で板状の第２リードを備えている。第３リードフレームのリードフレーム本体および／または第１リードの下面は、一方の主電極の全面に接する広がりを持っている。
そして、第１リードフレームのリードフレーム本体の上面に、第１半導体素子の他方の主電極が接続されている。第１半導体素子の一方の主電極に、第２リードフレームのリードフレーム本体の下面および／または第２リードフレームの第１リードの下面が接続されている。第１半導体素子の制御電極に、第２リードフレームの第２リードの下面が接続されている。第２リードフレームのリードフレーム本体の上面に、第２半導体素子の他方の主電極が接続されている。第２半導体素子の一方の主電極に、第３リードフレームのリードフレーム本体の下面および／または第３リードフレームの第１リードの下面が接続されている。第２半導体素子の制御電極に、第３リードフレームの第２リードの下面が接続されている。
第１リードフレームの第１リードは、第１半導体素子の側方に張り出しており、第２リードフレームの第１リードは、第１半導体素子と第２半導体素子の側方に張り出しており、第２リードフレームの第２リードは、第１半導体素子の側方に張り出しており、第３リードフレームの第１リードは、第２半導体素子の側方に張り出しており、第３リードフレームの第２リードは、第２半導体素子の側方に張り出している。
本明細書で開示する半導体装置は、少なくとも３個のリードフレームと少なくとも２個の半導体素子が上記した構成で積層されていればよく、３個以上のリードフレームを備えていてもよい。また、２個以上の半導体素子を備えていてもよい。
第１半導体素子と第２半導体素子は、上面に一方の主電極が形成されているとともに、下面に他方の主電極が形成されており、縦方向にキャリアが移動する半導体素子であればよい。第１半導体素子と第２半導体素子として、ユニポーラ型のパワーＭＯＳＦＥＴや、バイポーラ型のＩＧＢＴ等を用いることができる。

以下では、第１半導体素子と第２半導体素子がユニポーラ型であり、「一方の電極」がソース電極であり、「他方の電極」がドレイン電極であり、「制御電極」がゲート電極である場合について説明する。
この場合、上記した半導体装置では、第１リードフレームの第１リードが、第１半導体素子のドレイン電極のリードとなっている。また、第２リードフレームの第１リードが、第１半導体素子のソース電極と第２半導体素子のドレイン電極の接続点のリードとなっている。第２リードフレームの第２リードが、第１半導体素子のゲート電極のリードとなっている。第３リードフレームの第１リードが、第２半導体素子のソース電極のリードとなっている。第３リードフレームの第２リードが、第２半導体素子のゲート電極のリードとなっている。

本明細書で開示する半導体装置では、第２リードフレーム及び第３リードフレームが、リードフレーム本体及び第１リードと、それらと分離している第２リードを備えている。したがって、半導体素子のソース電極が当接するリードフレームの領域と、ゲート電極が当接するリードフレームの領域が、そもそも分離している。これにより、リードフレームのうちの半導体素子のゲート電極が当接する位置に絶縁材を形成し、絶縁材の表面にゲート電極用の配線パターンを形成する必要がない。このようなリードフレームを用い、下方から順に、第１リードフレームと第1半導体素子と第２リードフレームと第２半導体素子と第３リードフレームを積層することにより、第１半導体素子と第２半導体素子がシリーズに接続されている半導体装置を、比較的簡単に製造することができる。

本明細書で開示する半導体装置は、第１半導体素子及び前記第２半導体素子の各々には、その下面の全域に亘って他方の主電極が形成されており、第１リードフレームのリードフレーム本体の上面に、第１半導体素子の他方の主電極の全域が接続されており、第２リードフレームのリードフレーム本体の上面に、第２半導体素子の他方の主電極の全域が接続されている半導体装置であることが好ましい。
半導体素子には、下面の全域に亘って他方の主電極が形成されており、この主電極の全域がリードフレーム本体に接続されているので、半導体素子のオン抵抗を低減化することができる。

本明細書で開示する半導体装置では、各々の半導体素子のチップ上面のうちの一辺の一部に接する範囲であって、一辺からの奥行きがＤである範囲に制御電極が形成されており、各々のリードフレームの第２リードは、リードフレーム本体の一側面の一部に所定の間隙を隔てて向かい合う位置から側方に張り出す位置関係で配置されており、各々のリードフレームの第１リードは、リードフレーム本体の一側面の残部から第２リードと平行に延出しており、各々のリードフレームの第１リードと第２リードの下面は、リードフレーム本体の下面と同一面内に形成されていてもよい。
そして、第２リードフレームのリードフレーム本体が、第１リードフレームのリードフレーム本体の一側面から前記奥行きの方向に少なくとも距離Ｄだけずれており、第３リードフレームのリードフレーム本体が、第２リードフレームのリードフレーム本体の一側面から前記奥行きの方向に少なくとも距離Ｄだけずれて配置されていることことが好ましい。

この半導体装置によると、第１半導体素子の制御電極を第２リードフレームに接続するとともに、第１半導体素子の他方の主電極の全域を第１リードフレームに接続することができる。そして、第２半導体素子の制御電極を第３リードフレームに接続するとともに、第２半導体素子の他方の主電極の全域を第２リードフレームに接続することができる。これにより、第１半導体素子と第２半導体素子をシリーズに接続することができる。したがって、オン抵抗あるいはオン電圧を低減化した半導体装置を簡単に形成することができる。

また、第１半導体素子と第２半導体素子が同一の形状であり、第１リードフレームと第２リードフレームと第３リードフレームが同一の形状であることが好ましい。上記構成の半導体装置によると、第１半導体素子と第２半導体素子は、同じ半導体素子を用いることができる。また、第１〜第３リードフレームは、同じリードフレームを用いることができる。したがって、必要な部品を共通化することができ、半導体装置のコストを削減することができる。

リードフレーム本体は、第１リード及び第２リードよりも厚みが厚いことが好ましい。
リードフレーム本体は、その表裏に半導体素子の主電極の対が接続される。したがって、リードフレーム本体には比較的多くの電流が流れる。このため、リードフレーム本体は発熱し易い。
上記構成の半導体装置によると、リードフレーム本体から熱を逃がし易く、放熱性に優れている。必要な放熱性に応じてリードフレーム本体の厚みを設定してもよい。

本発明を、少なくとも２以上の高さにおいて側方に延出しているリード群を備えている半導体装置の周囲に樹脂を充填してパッケージする方法に具現化することもできる。
半導体装置をパッケージする方法としては、高さが相違しているリードとリードの間に、リード間の距離に等しい厚みを有するスペーサを配置する工程と、閉じた状態でリード群が延出している位置においてリードの最高高さから最低高さまで伸びている開孔を形成する上型と下型の間に、リード群とスペーサが開孔を通過して型外に延出する位置関係で、パッケージ前の半導体装置を型内に収容して型を閉じる工程と、型内に樹脂を充填し、半導体装置の周囲に樹脂を充填する工程と、型を開け、スペーサを除去した後に、樹脂でパッケージされた半導体装置を型から取り出す工程を備えている。

上記した「少なくとも２以上の高さにおいて側方に延出している」リード群とは、半導体装置を平面視したときに同一位置にあるリードが、２以上の高さにおいて存在し、それぞれが側方に延出しているリード群を意味している。
また、リードとリードの間にスペーサを配置するプロセスと、半導体装置に含まれている半導体素子とリードを接続するプロセスは、いずれのプロセスを先に実行してもよい。
また、型の「開孔」とは、樹脂が充填される空間に設けられている開孔であり、必ずしも型の外までこの開孔が連通していなくてもよい。
また、型を閉じた状態で「リード群が延出している位置」とは、半導体装置を平面視したときの同一位置においてリード群が延出している位置であることを意味している。
また、半導体装置を型から取り出す工程では、型を開けるプロセスと、スペーサを除去するプロセスは、いずれのプロセスを先に実行してもよい。

上記した製造方法によれば、型内に樹脂が充填される前に、高さ方向に離間しているリード間にスペーサが配置されている。したがって、型を閉じただけでは閉じられない開孔があっても、開孔となる部分を予め埋めておくことができる。これにより、半導体装置の周囲に確実に樹脂を充填することができる。

本発明によると、半導体素子とリードフレームが積層されている半導体装置を、比較的簡単に製造することができる。

以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴）各リードは、パッケージから所定の長さ延出した位置で、９０度に屈曲されている。
（第２特徴）リードフレーム本体は、リードが形成されている側と反対側でパッケージから突出している。
（第３特徴）各々のリードフレームの第１リードの上面はリードフレーム本体の上面と同一面内に形成されている。各々のリードフレームの第２リードの下面はリードフレーム本体の下面と同一面内に形成されている。第１リードフレームのリードフレーム本体の上面に、第１半導体素子の他方の主電極が接続されており、第１半導体素子の一方の主電極に、第２リードフレームのリードフレーム本体の下面が接続されており、第１半導体素子の制御電極に、第２リードフレームの第２リードの下面が接続されており、第２リードフレームのリードフレーム本体の上面に、第２半導体素子の他方の主電極が接続されており、第２半導体素子の一方の主電極に、第３リードフレームのリードフレーム本体の下面が接続されており、第２半導体素子の制御電極に、第３リードフレームの第２リードの下面が接続されている。

（第１実施例）
本発明を具現化した半導体装置の実施例を、図１〜図１５を参照して説明する。本実施例の半導体装置１では、図７に示すように、リードフレームと半導体素子が、下方から順に、第１リードフレーム３０と第１半導体素子１０と第２リードフレーム４０と第２半導体素子２０と第３リードフレーム５０という順序で積層されている。本実施例の特徴として、第１〜第３リードフレームが同一形状である。また、半導体装置１を平面視したときに、第１〜第３リードフレームが重なっていない。第１〜第３リードフレームは、所定の距離づつずれて積層されている。
なお、以下では、第１半導体素子１０と第２半導体素子２０として、パワーＭＯＳＦＥＴを用いる場合について説明する。第１半導体素子１０と第２半導体素子２０として、縦方向にキャリアが移動する他の半導体素子（例えば、ＩＧＢＴ）を用いることもできる。

まず、図１〜図４を用いて、上記した第１リードフレーム３０と第２リードフレーム４０と第３リードフレーム５０の構成について説明する。以下では、第１リードフレーム３０について説明する。第２リードフレーム４０は、以下の説明で参照番号の１０の位の数を４に置き換えたものに相当する。また、第３リードフレーム５０は、以下の説明で参照番号の１０の位の数を５に置き換えたものに相当する。
図１には、第１リードフレーム３０の上面を示す。図２には、第１リードフレーム３０の下面を示す。図１、図２に示すように、第１リードフレーム３０は、リードフレーム本体３２（以降、本体３２という）と第１リード３４と第２リード３６を備えている。これらは、全て導電性部材で板状に形成されている。第１リード３４は、本体３２の一側面３２ａから延出している。第２リード３６は、本体３２の一側面３２ａと第１リード３４とから所定の距離だけ離間して配置されている。本体３２の幅（図１に示す横方向の長さ）は、第１リード３４の幅と、第１リード３４と第２リード３６が横方向に離間している距離と、第２リード３６の幅とを加算した長さと等しい。また、本体３２の下面と第１リード３４の下面は連続している。本体３２の下面と第２リード３６の下面は同一面内に形成されている。

図３は、第１リードフレーム３０を、図１及び図２に示すIII-III線で切断したときの断面図である。図４は、第１リードフレーム３０を、図１及び図２に示すIV-IV線で切断したときの断面図である。図３、図４に示すように、本体３２は、第１リード３４及び第２リード３６よりも厚い。第１リード３４と第２リード３６は同一の厚みで形成されている。

次に、図５、図６を用いて第１半導体素子１０と第２半導体素子２０の構成を説明する。第１半導体素子１０と第２半導体素子２０は、それぞれがチップ化されている。以下では、第１半導体素子１０について説明する。第２半導体素子２０は、以下の説明の参照番号の１０の位の数を２に置き換えたものに相当する。
図５には、第１半導体素子１０のチップの上面を示す。図６には、第１半導体素子１０の下面を示す。第１半導体素子１０のチップの上面及び下面は、各リードフレームの本体３２，４２，５２の上面及び下面と同一の面積を有している。チップ上面のうちの一辺１０ａの一部に接する範囲であって、一辺１０ａからの奥行きがＤである範囲にゲート電極Ｇ１が形成されている。ゲート電極Ｇ１は、第１半導体素子１０のゲート（後に説明する、図９参照）と接続されている。そのチップ上面のうちのゲート電極Ｇ１が形成されていない範囲内にソース電極Ｓ１が形成されている。ソース電極Ｓ１は、第１半導体素子１０のソースと接続されている。また、図６に示すように、そのチップ下面には、下面全域に亘ってドレイン電極Ｄ１が形成されている。ドレイン電極Ｄ１は、第１半導体素子１０のドレインと接続されている。

図７に、半導体装置１の組立図を示す。また、図８に、半導体装置１の側面図を示す。図７、図８に示すように、各リードフレーム及び各半導体素子は、下方から順に、第１リードフレーム３０と第１半導体素子１０と第２リードフレーム４０と第２半導体素子２０と第３リードフレーム５０という順序で積層されている。
第１リードフレーム３０の本体３２の上面に、第１半導体素子１０のドレイン電極Ｄ１が、ダイボンド材Ｈ１で接続されている。
第１半導体素子１０のソース電極Ｓ１に、第２リードフレーム４０の本体４２の下面と第１リード４４の下面の領域４２ａが、ダイボンド材Ｈ３で接続されている。第１半導体素子１０のゲート電極Ｇ１に、第２リードフレーム４０の第２リード４６の下面の領域４６ａが、ダイボンド材Ｈ２で接続されている。
第２リードフレーム４０の本体４２の上面に、第２半導体素子２０のドレイン電極Ｄ２が、ダイボンド材Ｈ４で接続されている。
第２半導体素子２０のソース電極Ｓ２に、第３リードフレーム５０の本体５２の下面と第１リード５４の下面の領域５２ａが、ダイボンド材Ｈ６で接続されている。第２半導体素子２０のゲート電極Ｇ２に、第３リードフレーム５０の第２リード５６の下面の領域５６ａが、ダイボンド材Ｈ５で接続されている。

図８を参照して、各リードフレームと各半導体素子の位置関係を確認する。
各リードフレームの各リードが、第１半導体素子１０及び第２半導体素子２０の側方（図８に示す左側方）に張り出している。
第２リードフレーム４０の本体４２は、第１半導体素子１０において、ゲート電極Ｇ１が臨んでいる一辺１０ａから距離Ｅだけ、積層方向と交差する方向（図８に示す横方向）にずれている。なお、距離Ｅは距離Ｄ（前述した、一辺１０ａに接しているゲート電極Ｇ１の奥行き）以上の距離である。
第２半導体素子２０と第３リードフレーム５０との位置関係も、上記した第１半導体素子１０と第２リードフレーム４０との位置関係と同様である。
このように積層された各リードフレームと各半導体素子を、図８に一点鎖線で示すように樹脂でモールドし、半導体装置１が形成される。

この構成により、図９に示すように、第１半導体素子１０と第２半導体素子２０が、シリーズに接続される。第１半導体素子１０のソース電極Ｓ１が第２半導体素子２０のドレイン電極Ｄ２と接続されている。
そして、第１リードフレーム３０の第１リード３４が、第１半導体素子１０のドレイン電極Ｄ１のリードとなっている（併せて図７参照）。第２リードフレーム４０の第１リード４４が、第１半導体素子１０のソース電極Ｓ１と第２半導体素子２０のドレイン電極Ｄ２の接続点のリードとなっている。第２リードフレーム４０の第２リード４６が、第１半導体素子１０のゲート電極Ｇ１のリードとなっている。第３リードフレームの第１リード５４が、第２半導体素子２０のソース電極Ｓ２のリードとなっている。第３リードフレーム５０の第２リード５６が、第２半導体素子２０のゲート電極Ｇ２のリードとなっている。

次に図１０〜図１５を用いて、半導体装置１の詳細な製造方法を以下に説明する。
図１０に示すリードフレームのプレート２を準備する。プレート２には、５個のリードフレームがつりピン３７で枠３に固定されている。
まず、図１１に示すように、１枚のプレート２の各リードフレームのリードの上に、スペーサ４を配置する。スペーサ４は、1枚のプレート２について（すなわち、５個のリードフレームについて）連続して配置される。このプレート２のリードフレームは、組立後に、それぞれが第１リードフレーム３０となる。以下では、これらのリードフレームを、組立完了前ではあるが、第１リードフレーム３０として説明する。

次に、５個の第１半導体素子１０を準備する。図１２に示すように、各第１半導体素子１０の下面（ドレイン電極Ｄ１）を、それぞれ、５個の第１リードフレーム３０の本体３２の上面にダイボンド材Ｈ１で接続する（ダイボンドの第１工程）。各第１半導体素子１０の下面と第１リードフレーム３０の本体３２の上面は同一の面積を有している。

次に、１枚のプレート２を、第１半導体素子１０の上に配置する。この際、各リードフレームの本体を、第１半導体素子１０のゲート電極Ｇ１が接している一辺１０ａから、図１３に示す右方向に、前述した距離Ｅだけずれるように配置する。この各リードフレームの本体は、第１リードフレーム３０の本体３２からも距離Ｅだけずれて配置される。このプレート２のリードフレームは、組立後に、それぞれが第２リードフレーム４０となる。以下では、これらのリードフレームを、組立完了前ではあっても、第２リードフレーム４０として説明する。第２リードフレーム４０の本体４２の下面を、第１半導体素子１０のソース電極Ｓ１に、ダイボンド材Ｈ３で接続する。また、第２リード４６の下面を、第１半導体素子１０のゲート電極Ｇ１に、ダイボンド材Ｈ２で接続する（ダイボンドの第２工程）。

次に、図１４に示すように、第２リードフレーム４０の第１リード４４と第２リード４６の上に、スペーサ５を配置する。
次に、５個の第２半導体素子２０を準備する。図１４に示すように、各第２半導体素子２０の下面（ドレイン電極Ｄ２）を、それぞれ、５個の第２リードフレーム４０の本体４２の上面にダイボンド材Ｈ４で接続する（ダイボンドの第３工程）。各第２半導体素子２０の下面と第２リードフレーム４０の本体４２の上面は同一の面積を有している。

次に、１枚のプレート２を、第２半導体素子２０の上に配置する。この際、各リードフレームの本体を、第２半導体素子２０のゲート電極Ｇ２が接している一辺２０ａから、図１４に示す右方向に、前述した距離Ｅだけずれるように配置する。この各リードフレームの本体は、第２リードフレーム４０の本体４２からも距離Ｅだけずれて配置される。このプレート２のリードフレームは、組立後に、それぞれが第３リードフレーム５０となる。以下では、これらのリードフレームを、組立完了前ではあるが、第３リードフレーム５０として説明する。第３リードフレーム５０の本体５２の下面を、第２半導体素子２０のソース電極Ｓ２に、ダイボンド材Ｈ６で接続する。また、第２リード５６の下面を、第２半導体素子２０のゲート電極Ｇ２に、ダイボンド材Ｈ５で接続する（ダイボンドの第４工程）。

上記した方法では、ダイボンド第１工程からダイボンド第４工程まで４回のダイボンドを行なうので、各工程毎に融点の相違するダイボンド材を用いる。具体的には、ダイボンド第１工程で用いるダイボンド材の融点が最も高く、ダイボンド第４工程で用いるダイボンド財の融点が最も低くなるように、ダイボンド材を選択する。次に行なったダイボンド工程で、先に行なったダイボンド工程で用いたダイボンド材が融解しないように、ダイボンド材を選択する。

次に、図１５に示すように、パッケージ前の半導体装置を型に収容する。
型は、上型６と下型７を有している。上型６と下型７を閉じると、各リードの最高高さＴ１から最低高さＴ２まで伸びている開孔８が形成される。上型６と下型７を閉じた状態では、各リードとスペーサ４，５が開孔８から延出している。
そして、型内に樹脂を充填し、パッケージ前の半導体装置の周囲に樹脂を充填する。
型を開け、スペーサ４，５を除去した後に、樹脂でパッケージされた半導体装置１を型から取り出す。
そして、５個が連なって形成されている半導体装置１を、１個ずつに分離する。必要ならば、パッケージから突出しているリードの長さを切りそろえる。

なお、本実施例では、図１３，１４，１５に示すように、スペーサ４，５は、その一側面（図１３，１４，１５に示す右側の側面）がリードフレームの本体３２，４２の一側面（図１３，１４，１５に示す左側の側面）に当接するように配置している。スペーサ４，５は、高さ（図１３，１４，１５に示す上下方向）が相違しているリード間に配置されればよく、本体３２，４２に当接していなくてもよい。スペーサ４，５が本体３２，４２に当接していなければ、閉じた型内に樹脂を封入したときに、本体３２，４２の上記側面と、それらの上に配置されている第１半導体素子１０及び第２半導体素子２０のスペーサ４，５側の側面（図１３，１４，１５に示す左側の側面）を樹脂で封入することができる。
また、本実施例では、図１５に示すように、型を閉じたときに各リードフレームのリードとスペーサ４，５が、型に収容される場合について説明したが、型を閉じたときに各リードやスペーサ４，５が型外に突出していてもよい。スペーサ４，５が型外に突出していれば、型を開ける前にスペーサ４，５を除去することができる。

本実施例の半導体装置１によると、各リードフレームが、リードフレーム本体及び第１リードと、それらと分離している第２リードを備えている。したがって、半導体素子のソース電極が当接するリードフレームの領域と、ゲート電極が当接するリードフレームの領域が分離している。このような形状のリードフレームを用い、下方から順に、第１リードフレーム３０と第1半導体素子１０と第２リードフレーム４０と第２半導体素子２０と第３リードフレーム５０を積層することにより、第１半導体素子１０と第２半導体素子２０がシリーズに接続されている半導体装置１を容易に製造することができる。

第１半導体素子１０及び第２半導体素子２０には、下面の全域に亘ってドレイン電極が形成されている。本実施例の半導体装置１では、これらのドレイン電極の全域を各リードフレームの本体に接続している。このため、各半導体素子のオン抵抗を低減化することができる。したがって、半導体装置１のオン抵抗を低減化することができる。

また、本実施例の半導体装置１では、第１半導体素子１０と第２半導体素子２０が同一の半導体素子で構成されている。これにより、第１半導体素子と第２半導体素子は、同じ半導体素子を用いて共有化することができ、半導体装置１のコストを削減することができる。
また、本実施例の半導体装置１では、第１リードフレーム３０と第２リードフレーム４０と第３リードフレーム５０が同一の半導体素子で構成されている。これにより、各リードフレームを共有化することができ、半導体装置１のコストを削減することができる。

また、本実施例の半導体装置１では、第１〜第３リードフレーム３０，４０，５０の本体３２，４２，５２が、それぞれの第１リード３４，４４，５４及び第２リード３６，４６，５６よりも厚い。本体３２，４２，５２は、その表裏に主電極の対が接続される。したがって、本体３２，４２，５２には比較的多くの電流が流れる。上記構成によると、本体３２，４２，５２から熱を逃がし易く、放熱性に優れている。必要な放熱性に応じて本体３２，４２，５２の厚みを設定してもよい。

また、本実施例の半導体装置１の製造方法によれば、半導体装置１を平面視したときに同一位置にあり、高さ方向に離間しているリード間に、スペーサ４，５を配置している。スペーサ４，５を、リードフレームと半導体素子を積層して接続する過程で配置している。したがって、型を閉じたときに形成される開孔８があっても、開孔８となる部分を予め埋めておくことができる。これにより、パッケージ前の半導体装置１の周囲に確実に樹脂を充填することができる。また、スペーサ４，５が配置されている状態で型内に樹脂を充填するため、各リード間の上下方向の距離を容易に固定することができる。特に、第２リードは、本体と分離されているため位置がずれ易いが、本実施例の製造方法によって確実に固定することができる。

本実施例では、第１半導体素子１０の上面に形成されているソース電極Ｓ１の全域が、第２リードフレーム４０の本体４２及び第１リード４４に接続されている場合について説明した。しかしながら、ソース電極Ｓ１は、本体４２の下面と第１リード４４の下面のうちいずれかの位置で電気的に接続されるように形成されていればよく、本体４２と第１リード４４の双方と接触していなくてもよい。第２半導体素子２０についても同様である。
また、本実施例では、第１半導体素子１０のゲート電極Ｇ１が、一辺１０ａに接している場合について説明した。しかしながら、ゲート電極Ｇ１は、その上の積層される第２リードフレーム４０の第２リード４６の下面と接続することができればよく、一辺１０ａに接していなくとも、一辺１０ａとの間に他の電極等が形成されていなければよい。

また、本実施例では、ダイボンドの第１工程から第４工程までで、４回のダイボンドを実施し、下方から順にリードフレームと半導体素子を積層する場合について説明したが、以下の方法でリードフレームと半導体素子を積層してもよい。
図１３に示すように、一個のリードフレームと一個の半導体素子と一個のリードフレームが積層されるまでの第１工程及び第２工程は、先に説明した方法と同様である。この状態で図１３に示す下方に位置しているリードフレームの下に、図１２に示すように、一個のリードフレームと一個の半導体素子が積層されている状態のものを接続する。したがって、この方法では、図１２に示すように、一個のリードフレームと一個の半導体素子が積層されている状態のものを２度用いる。この場合、図１３に示す状態で、下に配置されているリードフレームが第２リードフレーム４０となる。その上に配置されている半導体素子が第２半導体素子２０となる。その上に配置されているリードフレームが、第３リードフレーム５０となる。また、後から配置するリードフレームが第１リードフレームとなる。また、後から配置する半導体素子が第１半導体素子１０となる。この方法によれば、ダイボンドを３回実施すればよく、半導体装置１を一層簡単に製造することができる。

また、本実施例では、第１リードフレーム３０が第２リードフレーム４０及び第３リードフレーム５０と同一の形成である場合について説明した。しかしながら、第１リードフレーム３０の第２リード３６には、半導体素子の電極が接続されていない。したがって、第２リード３６はなくてもよい。
また、本実施例では、第３リードフレーム５０の上には半導体素子が接続されていない。すなわち、第３リードフレーム５０の本体５２の上面には、いかなる半導体素子のドレイン電極も接続されない。したがって、本体５２は、第２半導体素子２０のソース電極Ｓ２を接続可能な大きさであればよく、第１リードフレーム３０の本体３２や第２リードフレーム４０の本体４２と同じ大きさではなくてもよい。

（第２実施例）
本発明を具現化した半導体装置の第２実施例を、図１６を参照して説明する。なお、図８の半導体装置１と略同一の構成に関しては、同一の番号を付してその説明を省略する。
第２実施例の半導体装置１ａは、各リード３４ａ，３６ａ，４４ａ，４６ａ，５４ａ，５６ａが、リードフレームと半導体素子の積層方向に屈曲している。
これにより、半導体基板９に容易に表面実装を行うことができる。

（第３実施例）
本発明を具現化した半導体装置の第３実施例を、図１７を参照して説明する。なお、図８の半導体装置１と略同一の構成に関しては、同一の番号を付してその説明を省略する。
第３実施例の半導体装置１ｂは、リードフレームの本体３２ｂ，４２ｂ，５２ｂが、パッケージから突出している。
パッケージから突出している部分の本体３２ｂ，４２ｂ，５２ｂが冷却され易い。したがって、半導体装置１の温度上昇を抑制することができる。

（第４実施例）
本発明を具現化した半導体装置の第４実施例を、図１８を参照して説明する。なお、図８の半導体装置１と略同一の構成に関しては、同一の番号を付してその説明を省略する。
第４実施例の半導体装置１ｃは、第１〜第３リードフレーム３０ｃ，４０ｃ，５０ｃの形状が、第１実施例の半導体装置１の第１〜第３リードフレーム３０，４０，５０の形状と相違している。
以下に第１リードフレーム３０ｃの構成を説明する。第２リードフレーム４０ｃ及び第３リードフレーム５０ｃは、第１リードフレーム３０ｃと同一の構成である。
第1リードフレーム３０ｃでは、第１リード３４ｃの上面が本体３２ｃの上面と連続して形成されている。第２リード３６の下面が本体３２ｃの下面と同一面内に形成されていることと、第１リード３４ｃ及び本体３２ｃと、第２リード３６とが分離していることについては、第１実施例の半導体装置１と同様である。
このような構成でも、第１実施例の半導体装置１と同様の効果を得ることができる。

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

第１〜第３リードフレーム３０，４０，５０の上面図である。 第１〜第３リードフレーム３０，４０，５０の下面図である。 第１〜第３リードフレーム３０，４０，５０の側面図である。 第１〜第３リードフレーム３０，４０，５０の側面図である。 第１半導体素子１０と第２半導体素子２０の上面図である。 第１半導体素子１０と第２半導体素子２０の下面図である。 半導体装置１の組み立て図である。 半導体装置１の側面図である。 半導体装置１の回路図である。 複数のリードフレームが連なって形成されているプレートを示す。 半導体装置１の製造方法を示す。 半導体装置１の製造方法を示す。 半導体装置１の製造方法を示す。 半導体装置１の製造方法を示す。 半導体装置１の製造方法を示す。 第２実施例の半導体装置１ａの側面図である。 第３実施例の半導体装置１ｂの側面図である。 第４実施例の半導体装置１ｃの側面図である。 半導体装置１ｄの側面図である。 従来の半導体装置の構成を示す。 従来の半導体装置の回路図である。

符号の説明

１：半導体装置
２：プレート
３：枠
４，５：スペーサ
６：上型
７：下型
８：開孔
９：半導体基板
Ｃ１，Ｃ２：コレクタ電極
Ｄ１，Ｄ２：ドレイン電極
Ｅ１，Ｅ２：エミッタ電極
Ｇ１，Ｇ２：ゲート電極
Ｈ１〜Ｈ６：ダイボンド材
Ｓ１，Ｓ２：ソース電極
１０：第１半導体素子
１０ａ：一辺
２０：第２半導体素子
２０ａ：一辺
３０：第１リードフレーム
３２，４２，５２：本体
３２ａ，４２ａ，５２ａ：一側面
３４，４４，５４：第１リード
３７：つりピン
４０：第２リードフレーム
５０：第３リードフレーム
３６，４６，５６：第２リード
Ｄ：距離
Ｅ：距離

Claims (6)

1. 下方から順に、第１リードフレームと第1半導体素子と第２リードフレームと第２半導体素子と第３リードフレームが積層されている半導体装置であり、
   第１半導体素子と第２半導体素子の各々はチップ化されており、チップ上面のうちの一辺の一部に接する範囲に制御電極が形成されており、チップ上面のうちの制御電極が形成されていない範囲内に一方の主電極が形成されており、チップ下面に他方の主電極が形成されており、
   第１リードフレームは、前記他方の主電極の全面に接する広がりを持った導電性で板状のリードフレーム本体と、リードフレーム本体の一側面から延出している第１リードを備えており、
   第２リードフレームは、前記他方の主電極の全面に接する広がりを持った導電性で板状のリードフレーム本体と、リードフレーム本体の一側面から延出している第１リードと、リードフレーム本体と第１リードから分離された位置に配置されている導電性で板状の第２リードを備えており、第２リードフレームのリードフレーム本体および／または第１リードの下面は、前記一方の主電極の全面に接する広がりを持っており、
   第３リードフレームは、導電性で板状のリードフレーム本体と、リードフレーム本体の一側面から延出している第１リードと、リードフレーム本体と第１リードから分離された位置に配置されている導電性で板状の第２リードを備えており、第３リードフレームのリードフレーム本体および／または第１リードの下面は、前記一方の主電極の全面に接する広がりを持っており、
   第１リードフレームのリードフレーム本体の上面に、第１半導体素子の他方の主電極が接続されており、
   第１半導体素子の一方の主電極に、第２リードフレームのリードフレーム本体の下面および／または第２リードフレームの第１リードの下面が接続されており、
   第１半導体素子の制御電極に、第２リードフレームの第２リードの下面が接続されており、
   第２リードフレームのリードフレーム本体の上面に、第２半導体素子の他方の主電極が接続されており、
   第２半導体素子の一方の主電極に、第３リードフレームのリードフレーム本体の下面および／または第３リードフレームの第１リードの下面が接続されており、
   第２半導体素子の制御電極に、第３リードフレームの第２リードの下面が接続されており、
   第１リードフレームの第１リードは、第１半導体素子の側方に張り出しており、
   第２リードフレームの第１リードは、第１半導体素子と第２半導体素子の側方に張り出しており、
   第２リードフレームの第２リードは、第１半導体素子の側方に張り出しており、
   第３リードフレームの第１リードは、第２半導体素子の側方に張り出しており、
   第３リードフレームの第２リードは、第２半導体素子の側方に張り出していることを特徴とする半導体装置。
2. 前記第１半導体素子及び前記第２半導体素子の各々には、その下面の全域に亘って前記他方の主電極が形成されており、
   前記第１リードフレームのリードフレーム本体の上面に、前記第１半導体素子の前記他方の主電極の全域が接続されており、
   前記第２リードフレームのリードフレーム本体の上面に、前記第２半導体素子の前記他方の主電極の全域が接続されていることを特徴とする請求項１の半導体装置。
3. 各々の半導体素子のチップ上面のうちの一辺の一部に接する範囲であって、前記一辺からの奥行きがＤである範囲に制御電極が形成されており、
   各々のリードフレームの前記第２リードは、前記リードフレーム本体の前記一側面の一部に所定の間隙を隔てて向かい合う位置から側方に張り出す位置関係で配置されており、
   各々のリードフレームの前記第１リードは、前記リードフレーム本体の前記一側面の残部から第２リードと平行に延出しており、
   各々のリードフレームの第１リードと第２リードの下面は、リードフレーム本体の下面と同一面内に形成されており、
   前記第２リードフレームの前記リードフレーム本体は、前記第１リードフレームの前記リードフレーム本体の前記一側面から前記奥行きの方向に少なくとも距離Ｄだけずれており、
   前記第３リードフレームの前記リードフレーム本体は、前記第２リードフレームの前記リードフレーム本体の前記一側面から前記奥行きの方向に少なくとも距離Ｄだけずれて配置されていることを特徴とする請求項２の半導体装置。
4. 前記第１半導体素子と前記第２半導体素子は同一の形状であり、
   前記第１リードフレームと前記第２リードフレームと前記第３リードフレームは同一の形状であることを特徴とする請求項１〜３のいずれかの半導体装置。
5. 前記リードフレーム本体は、前記第１リード及び前記第２リードよりも厚みが厚いことを特徴とする請求項１〜４のいずれかの半導体装置。
6. 少なくとも２以上の高さにおいて側方に延出しているリード群を備えている半導体装置の周囲に樹脂を充填してパッケージする方法であり、
   高さが相違しているリードとリードの間に、リード間の距離に等しい厚みを有するスペーサを配置する工程と、
   閉じた状態でリード群が延出している位置においてリードの最高高さから最低高さまで伸びている開孔を形成する上型と下型の間に、前記リード群とスペーサが前記開孔から延出する位置関係で、パッケージ前の半導体装置を型内に収容して型を閉じる工程と、
   型内に樹脂を充填し、半導体装置の周囲に樹脂を充填する工程と、
   型を開け、スペーサを除去した後に、樹脂でパッケージされた半導体装置を型から取り出す工程と、
   を備えていることを特徴とする半導体装置をパッケージする方法。

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