CN102456655A - 半导体模块 - Google Patents

半导体模块 Download PDF

Info

Publication number
CN102456655A
CN102456655A CN201110349129XA CN201110349129A CN102456655A CN 102456655 A CN102456655 A CN 102456655A CN 201110349129X A CN201110349129X A CN 201110349129XA CN 201110349129 A CN201110349129 A CN 201110349129A CN 102456655 A CN102456655 A CN 102456655A
Authority
CN
China
Prior art keywords
lead
wire
mentioned
semiconductor chip
semiconductor module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201110349129XA
Other languages
English (en)
Inventor
荻野博之
上野成则
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Publication of CN102456655A publication Critical patent/CN102456655A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/3701—Shape
    • H01L2224/37011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Die Bonding (AREA)

Abstract

本发明提供一种半导体模块。以高成品率制造搭载有多个半导体芯片的半导体模块。在该半导体模块(10)中，6个半导体芯片(12)以2×3的布局搭载在引线框(11)上，并且在其上设置夹式引线(13)。该半导体模块(10)与外部的电连接是通过作为引线框(11)的一部分的第1引线(112)、隔着绝缘部(14)固定于引线框(11)的第2引线(15)和第3引线(16)来进行的。在夹式引线主体(131)上设置有24个圆形开口部。在夹式引线主体(131)的背面侧设置有6个凸部。6个凸部与6个半导体芯片(12)对应形成，并经由焊锡层与各半导体芯片(12)相接合。

Description

半导体模块
技术领域
本发明涉及一种搭载有多个半导体芯片、并将这些半导体芯片并联连接的半导体模块的结构。
背景技术
在进行大电流工作的功率半导体模块中，多采用多个半导体芯片搭载于同一引线框上的结构。这种情况下，通过同时搭载不同种类的半导体芯片，能够使该功率半导体模块多功能化。
这种情况的半导体模块的形态记载在例如如专利文献1中。在该技术中，IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)芯片和续流二极管芯片被搭载于单个引线框上。引线框作为连接这些芯片的配线使用，并且，通过对平板加工而形成为弯曲形状的引线与这些芯片的上侧连接，成为配线。
而且，通常在这种形态的半导体模块中，上述结构通过树脂等构成的模制层封装。模制层是通过将液态的材料流入上述结构之上后硬化而获得的。此时，当存在该材料(模制材)没有遍及的部位时，会产生绝缘不良等问题。针对该问题，在专利文献1记载的技术中，通过对引线设置开口部，从而提高了模制材的填充性，并且容易通过目测确认进行该工序时芯片周边的状况。
通过该技术，能够获得可靠性高的功率半导体模块。
现有技术文献
专利文献1：日本特开2006-202885号公报
发明要解决的问题
通常，各半导体芯片和引线框的接合、以及引线框上的引线和各半导体芯片的接合均通过焊锡等来进行。这时，为了维持经由了引线框等的散热特性，有必要高精度地保持搭载的半导体芯片和引线框的位置关系、引线和半导体芯片的位置关系。
另一方面，由于单个半导体芯片能够驱动的电流有限，为了增大工作电流，搭载多个同样规格的半导体芯片，并将这些半导体芯片并联连接的结构是有效的。当要搭载的半导体芯片的个数变多时，则难以很高地保持上述位置关系的精度。尤其是，在接合所用的焊锡熔化时，半导体芯片、引线会移动，因此其位置会产生偏移。
因此，难以高成品率地制造搭载了多个半导体芯片的半导体模块。
发明内容
本申请鉴于以上问题点而作出，目的在于提供了一种用于解决上述问题点的发明。
用于解决问题的手段
本发明为解决上述问题具有以下结构。
本发明的半导体模块具备如下形态：在引线框上排列搭载有多个在表面和背面分别具有电极的半导体芯片，且上述电极并联连接并分别引出，上述半导体模块的特征在于，上述半导体模块具备：夹式引线，其具有在上述引线框上覆盖上述半导体芯片的排列的形状，并隔着上述半导体芯片固定到上述引线框上，上述夹式引线在上述半导体芯片侧的面上、与上述各半导体芯片的表面的电极对应的部位具备凸部；与上述引线框电连接的引线；以及与上述夹式引线电连接的引线，上述各半导体芯片的背面的电极与上述引线框连接，上述各半导体芯片的表面的电极经由焊锡层与上述夹式引线的凸部接合。
本发明的半导体模块中，特征在于，上述半导体芯片在俯视时为矩形形状，在上述夹式引线中的与上述半导体芯片的角部对应的部位设置有开口部。
本发明的半导体模块的特征在于，在上述夹式引线中，与各个上述半导体芯片对应地形成上述凸部，在围绕上述凸部的四个部位形成上述开口部。
本发明的半导体模块中，特征在于，上述凸部通过冲压加工形成。
本发明的半导体模块中，特征在于，在上述半导体芯片形成有二极管。
本发明的半导体模块中，特征在于，上述半导体芯片由GaN、AlGaN、SiC、金刚石中任意一种物质的单晶构成。
发明效果
由于本发明如上那样构成，因此能够高成品率地制造搭载了多个半导体芯片的半导体模块。
附图说明
图1是表示本发明的实施方式所涉及的半导体模块的结构的分解立体图((a))和组装后的立体图((b))。
图2是表示在本发明的实施方式所涉及的半导体模块中使用的夹式引线(cliplead)的结构的立体图。
图3是示意性地表示本发明的实施方式所涉及的半导体模块中的引线框、半导体芯片、夹式引线的接合情况的截面图。
图4是在本发明的实施方式所涉及的半导体模块中、从夹式引线上方观察到设置有半导体芯片的位置的图。
图5是在本发明的实施方式所涉及的半导体模块中使用的夹式引线的凸部的顶面的形状的示例。
图6是在本发明的实施方式所涉及的半导体模块中使用的夹式引线的凸部的截面构造的示例。
标号说明：
10半导体模块
11引线框
12半导体芯片
13夹式引线
14绝缘部
15第2引线(引线)
16第3引线(引线)
20、21、22焊锡层
111引线框主体
112第1引线(引线)
121半导体芯片主体
122阴极电极
123阳极电极
131夹式引线主体
132、133引线连接部
具体实施方式
以下，对本发明的实施方式的半导体模块及其制造方法进行说明。该半导体模块中，多个半导体芯片通过焊锡接合、搭载到同一引线框上。搭载的半导体芯片为相同规格，分别具有2个极(阳极电极，阴极电极)。其中，所有的半导体芯片的一个电极通过焊锡与引线框连接。所有的半导体芯片的另一个电极与设置成覆盖所有半导体芯片的上部的夹式引线连接。通过这种结构，所有的半导体芯片并联连接，引线框侧为一个极的电极，夹式引线侧为另一个极的电极。
图1是表示半导体模块10的结构的分解立体图((a))和组装后的立体图((b))。该半导体模块10中，6个半导体芯片12以2×3的布局搭载在引线框11上。并且，在其上设置夹式引线13。该半导体模块10与外部的电连接，是通过作为引线框11的一部分的第1引线(引线)112、隔着绝缘部14固定于引线框11的第2引线(引线)15和第3引线(引线)16来进行的。此外，引线框11和各半导体芯片12之间、各半导体芯片12和夹式引线13之间通过焊锡连接，但在图1(a)的分解立体图中省略了焊锡的记载。
如图1(a)所示，该引线框11由引线框主体111和第1引线112构成。引线框主体11呈大的平板状，由导电性和热传导性高的铜或铜合金构成。而且，其表面进行了表面处理以能够进行软钎焊。
第1引线(引线)112设置于引线框主体111的侧面，第1引线(引线)112和引线框主体111一体化，并具有相同电位。另一方面，第2引线(引线)15和第3引线(引线)16在与第1引线112相同的侧面与第1引线112平行地设置，但在第2引线15和引线框主体111之间、以及第3引线16和引线框主体111之间，分别设置有绝缘部14。因此，第2引线15、第3引线16与引线框11之间是电气绝缘的。而且，在引线框主体111上设置有圆形的开口，这是该半导体模块10固定时使用的螺丝孔。
半导体芯片12为矩形体形状，并形成为在俯视时为正方形的形状。半导体芯片12的内部形成有SiC的肖特基势垒二极管(SBD)。该二极管的阳极电极设置在图1(a)中的表面侧，阴极电极设置在背面侧。对应于阳极电极、阴极电极，均通过软钎焊而形成为能够电气接合。而且，使用了6个半导体芯片12，且均为相同的规格(相同的形状、相同的特性)。
图2是对夹式引线13从表面侧观察到的立体图((a))和从背面侧观察到的立体图((b))。该夹式引线13由夹式引线主体131、和在其侧面设置的引线连接部132、133构成。夹式引线主体131如图1所示，为覆盖半导体芯片12的布局这样的形状。引线连接部132、133的末端部比夹式引线主体131厚，但它们是一体的。它们与引线框主体111一样，由铜或者铜合金构成，其背面进行了能够进行软钎焊的表面处理。
如图2(a)所示，在夹式引线主体131上，设计了24个圆形的开口部134。而且，如图2(b)所示，在夹式引线主体131的背面侧设置了6个凸部135。如后面所述，6个凸部135与6个半导体芯片12对应形成，通过焊锡层与各半导体芯片12接合。各凸部135形成为位于构成正方形的4个开口部134的中心位置。或者，开口部134形成在围绕凸部135的4个位置处。而且，构成所有的凸部135的顶部的面(顶面)构成同一平面。而且，构成引线连接部132、133的末端部的背面侧的面也构成不同于上述平面的同一平面。
以上结构的引线框11、半导体芯片12、夹式引线13等如图1(b)所示那样进行组合，从而构成该半导体模块10。此时，第2引线15和夹式引线13的引线连接部132的末端部、第3引线16和夹式引线13的接线部133的末端部分别通过焊锡连接。由此，第2引线15、第3引线16与夹式引线13电连接，并具有相同的电位。也就是说，在该半导体模块中，第1引线112、和第2引线15与第3引线16分别成为二极管的阴极电极和阳极电极。
另一方面，夹式引线13和各半导体芯片12的上部也接合。图3中示出了示意性地表示此时的夹式引线13和半导体芯片12、引线框11的接合状况的截面图。此外，在该图中，尤其示意性地示出了所述各部分在垂直方向上的位置关系，比例尺、所述各部分之间在水平方向上的严密的位置关系与如图1所示的不同。
第2引线15(第3引线16)与引线连接部132(引线连接部133)的末端部通过焊锡层20接合。通过该接合，引线框11和夹式引线13被固定。此外，虽然图中未示出，但在此时，为了将它们之间的位置关系固定，可以在它们之间的接触部分分别设置各个凹部和凸部。尤其是，也可以设置防止它们之间在水平方向的位置偏移这样的构造。
在半导体芯片12中，分别形成位于半导体芯片主体121的背面侧的阴极电极122和位于半导体芯片主体121的表面侧的阳极电极123。阴极电极122通过焊锡层21与引线框主体111的表面连接。阳极电极123通过焊锡层22与在夹式引线主体131的背面设置的凸部135的顶面连接。
实际中在制造上述结构时，首先，在引线框主体111的表面上设置半导体芯片12的部位处形成焊锡层21，并在其上临时设置半导体芯片12。由于在半导体芯片12中的阳极电极123上、或者在凸部135的顶面上形成焊锡层22，在第2引线15、第3引线16的上表面形成焊锡层20，因此，将夹式引线主体131设置成成为图3的状态。之后，用电炉等保持进行软焊接合的温度，然后进行冷却，从而引线框11、半导体芯片12、夹式引线13以图3所示的状态相接合。
此时，在焊锡层22熔化成液态的时候，在阳极电极123和凸部135之间表面张力起作用，因此，它们之间在水平方向上不易产生位置偏移。如前所述，将第2引线15和夹式引线13的接线部132的末端部固定，并将第3引线16和夹式引线13的引线连接部133的末端部固定，因此，引线框11和夹式引线13被固定，并确定了引线框11和夹式引线13的位置关系。通过上述结构，由于还固定了半导体芯片12和夹式引线13的位置关系，结果是，引线框11、各半导体芯片12、夹式引线13之间的位置关系被固定。也就是说，能够保持它们的位置关系的精度。该效果能够与搭载的半导体芯片12的个数无关地获得。
而且，图4中示出了的是从夹式引线13的上方侧观察到接合时半导体芯片12所在的部位的外观。4个开口部134的中间点和半导体芯片12的中心一致，即是预先设定的半导体芯片12的位置。半导体芯片12是否处于该位置，能够通过从开口部134处是否能够看到半导体芯片12的角部而容易地判断。也即是说，通过采用上述结构的夹式引线13，不仅在接合时半导体芯片12的位置不易偏移，而且，通过在与角部对应的部位设置开口部134，即使是在位置发生偏移的情况下也能够容易地将其检测到。
也就是说，通过采用上述结构的夹式引线13和引线框11，即使在半导体芯片12的个数多的情况下，也能够高成品率地制造半导体模块10。该效果在半导体芯片12的布局为2次元的情况下、也就是说2×2个以上的情况下尤为显著。
此外，实际中，在形成图1(b)的结构之后，尤其是夹式引线13的周边被封装在由树脂材料构成的模制层中。第1引线111、第2引线15、第3引线16，构成为其末端部从该模制层突出的结构。在形成该模制层的工序中，保持引线框11、各半导体芯片12、夹式引线13之间的接合，它们之间的位置关系也不会错乱。
此外，就在夹式引线131的背面设置的凸部135的形状(顶面的形状，截面的形状)而言，只要起到上述效果，可以是任意的。例如，顶面可被设置成如图5(a)～(c)所示那样为圆形、正方形、12边形等结构。该形状可根据经由焊锡层22与所述顶面对接的阳极电极123的形状适宜地设定。
而且，不仅是顶面的形状，只要能够确保顶面的面积和形状，其截面的形状也可以是任意的。图6(a)～(c)为其截面形状的示例。其中，尤其是图6(c)所示的形状能够通过平板的冲压(press)加工而形成。在该情况下，在夹式引线主体131的背面形成凸部135的同时，在其表面侧形成凹部。如前所述，在夹式引线13接合后环绕该结构形成模制层，不过，通过设置该凹部，在形成模制层之后，模制层和夹式引线13的表面难以发生剥离。也就是说，半导体模块10的机械耐久性提高了。
而且，模块层的形成是通过让形成为液态的模制材(例如树脂材料)流入到上述构造后使其硬化来进行的。此时，如果模制层存在空隙，则会出现该部位的绝缘性下降等而导致可靠性降低。针对该情况，在上述构造中，通过开口部134，成为液态的模制材容易覆盖，抑制了空隙的产生。或者，通过模制材进入开口部134中并进行硬化，上述结构整体的机械强度提高。即，通过上述结构，能够提高该半导体模块10的可靠性。
此外，尽管在上述实施例中为如下形态：在第1引线112与引线框主体111一体化，第2引线15、第3引线16隔着绝缘部14被固定到引线框主体111之后，将夹式引线13与第2引线15、第3引线16固定，但也可以使其它的形态。此时，可以形成为如下形态：引线框11和夹式引线13隔着半导体芯片被固定，并且，与引线框相连接的引线和与夹式引线相连接的引线分别接出。例如，各个引线可以形成为各1根的结构，也可以形成为各多根。而且，可以是如下形态：与引线框相连接的引线和与夹式引线相连接的引线朝不同的方向突出。而且，虽然引线框主体的表面是平面，但是也可以为了容易搭载半导体芯片而适宜地设置凹凸。
而且，上述例子中，尽管半导体芯片12在俯视时是正方形的形状，但是并不限于此。通常，由于半导体芯片时通过切割晶片而得到，所以可制成俯视时为矩形形状。如果开口部124设置在夹式引线主体131中的与所述矩形的4个角部对应的位置，那么容易确认出半导体芯片12的位置。但是，通过设置在与至少一个角部对应的部位，就能够确认半导体芯片12是否处于预定的位置。
此外，上述例子中，在夹式引线13中同时设置有凸部135和开口部134，但是在位置偏移极其小的情况下，也可以不要开口部134。在这种该情况下，由于夹式引线13的面积变大，所以能够提高夹式引线13的散热特性。
而且，在上述例子中，所有半导体芯片是相同规格的，但是只要是表面和背面分别具有电极的半导体芯片，且能够使用上述结构的夹式引线，并不需要相同。例如，使用厚度相同、但面积不同的半导体芯片也是可以的。此时，尽管设置在背面的电极和引线框相接合，但是，只要能将半导体芯片固定在引线框上并且他们之间电气接合，该接合方法可以是任意的。
而且，作为功率半导体元件的材料，由于例如GaN或者AlGaN、SiC等化合物半导体或者金刚石等的禁带宽度比硅宽，因此能够有望提高耐压性。另一方面，由于这种材料制成的单晶的结晶缺陷降低起来与硅同样困难，因此，在用这些材料形成大面积的二极管芯片的情况下，容易产生因结晶缺陷的影响而引起的特性劣化。在小面积的二极管芯片的情况下，虽然比较容易制造不受结晶缺陷影响的芯片，但是面积小的话流过大电流的工作困难。因此，为了使采用了这些材料的二极管在大电流下工作，将多个小面积的二极管芯片并联连接的结构是有效的。上述结构的半导体模块在这种情况下尤其有效。也就是说，能够提高使用了由这些材料构成的二极管芯片的功率半导体模块的可靠性。
此外，在上述例子中，半导体芯片是SBD芯片，但是只要是在表面侧和背面侧分别具备至少两个电极的半导体芯片，很明显就可以使用同样的构造。

Claims (6)

1.一种半导体模块，该半导体模块具备如下形态：在引线框上排列搭载有多个在表面和背面分别具有电极的半导体芯片，且上述电极并联连接并分别引出，上述半导体模块的特征在于，
上述半导体模块具备：
夹式引线，其具有在上述引线框上覆盖上述半导体芯片的排列的形状，并隔着上述半导体芯片固定到上述引线框上，上述夹式引线在上述半导体芯片侧的面上、与上述各半导体芯片的表面的电极对应的部位具备凸部；
与上述引线框电连接的引线；以及
与上述夹式引线电连接的引线，
上述各半导体芯片的背面的电极与上述引线框连接，
上述各半导体芯片的表面的电极经由焊锡层与上述夹式引线的凸部接合。
2.如权利要求1所述的半导体模块，其特征在于，
上述半导体芯片在俯视时为矩形形状，
在上述夹式引线中的与上述半导体芯片的角部对应的部位设置有开口部。
3.如权利要求2所述的半导体模块，其特征在于，
在上述夹式引线中，与各个上述半导体芯片对应地形成上述凸部，在围绕上述凸部的四个部位形成上述开口部。
4.如权利要求1-3中任意一项所述的半导体模块，其特征在于，
上述凸部通过冲压加工形成。
5.如权利要求1-4中任意一项所述的半导体模块，其特征在于，
在上述半导体芯片形成有二极管。
6.如权利要求1-5中任意一项所述的半导体模块，其特征在于，
上述半导体芯片由GaN、AlGaN、SiC、金刚石中任意一种物质的单晶构成。
CN201110349129XA 2010-10-15 2011-10-14 半导体模块 Pending CN102456655A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010232578A JP2012089563A (ja) 2010-10-15 2010-10-15 半導体モジュール
JP2010-232578 2010-10-15

Publications (1)

Publication Number Publication Date
CN102456655A true CN102456655A (zh) 2012-05-16

Family

ID=46039655

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110349129XA Pending CN102456655A (zh) 2010-10-15 2011-10-14 半导体模块

Country Status (2)

Country Link
JP (1) JP2012089563A (zh)
CN (1) CN102456655A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110211942A (zh) * 2019-07-10 2019-09-06 广东气派科技有限公司 一种芯片封装用的铜夹和芯片封装结构

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7175643B2 (ja) * 2018-06-22 2022-11-21 新電元工業株式会社 半導体装置、及び、半導体装置の製造方法
JP7097933B2 (ja) 2020-10-08 2022-07-08 三菱電機株式会社 半導体装置の製造方法
KR102394490B1 (ko) * 2020-11-24 2022-05-03 서민석 반도체 패키지

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1111823A (zh) * 1993-11-29 1995-11-15 株式会社东芝 树脂封装半导体器件及其制造方法
WO2004064110A2 (en) * 2003-01-03 2004-07-29 Gem Services, Inc. Space-efficient package for laterally conducting device
CN101071796A (zh) * 2006-05-09 2007-11-14 松下电器产业株式会社 引线框及使用了它的半导体装置
CN101582403A (zh) * 2008-05-15 2009-11-18 捷敏服务公司 以夹在金属层之间的倒装管芯为特征的半导体封装
CN101656243A (zh) * 2008-08-22 2010-02-24 住友化学株式会社 引线框、树脂封装、半导体装置以及树脂封装的制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4334128B2 (ja) * 2000-10-27 2009-09-30 パナソニック株式会社 半導体実装方法および半導体実装装置
JP2002289772A (ja) * 2001-03-28 2002-10-04 Hitachi Ltd 高耐熱半導体素子、およびこれを用いた電力変換器
JP4281050B2 (ja) * 2003-03-31 2009-06-17 株式会社デンソー 半導体装置
JP5232367B2 (ja) * 2006-07-12 2013-07-10 ルネサスエレクトロニクス株式会社 半導体装置
JP4890161B2 (ja) * 2006-09-07 2012-03-07 新電元工業株式会社 接続端子
JP2009130044A (ja) * 2007-11-21 2009-06-11 Denso Corp 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1111823A (zh) * 1993-11-29 1995-11-15 株式会社东芝 树脂封装半导体器件及其制造方法
WO2004064110A2 (en) * 2003-01-03 2004-07-29 Gem Services, Inc. Space-efficient package for laterally conducting device
CN101071796A (zh) * 2006-05-09 2007-11-14 松下电器产业株式会社 引线框及使用了它的半导体装置
CN101582403A (zh) * 2008-05-15 2009-11-18 捷敏服务公司 以夹在金属层之间的倒装管芯为特征的半导体封装
CN101656243A (zh) * 2008-08-22 2010-02-24 住友化学株式会社 引线框、树脂封装、半导体装置以及树脂封装的制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110211942A (zh) * 2019-07-10 2019-09-06 广东气派科技有限公司 一种芯片封装用的铜夹和芯片封装结构

Also Published As

Publication number Publication date
JP2012089563A (ja) 2012-05-10

Similar Documents

Publication Publication Date Title
EP2824696B1 (en) Semiconductor device and method of manufacture thereof
US9006784B2 (en) Semiconductor device and manufacturing method thereof
US10727209B2 (en) Semiconductor device and semiconductor element with improved yield
JP2014143373A (ja) 半導体装置および半導体装置の製造方法
CN109698178A (zh) 半导体装置设备及其形成方法
CN104821303A (zh) 连接器框架以及半导体装置
US20150076674A1 (en) Semiconductor device and method of manufacturing the same
JP2016082039A (ja) 半導体モジュール
JP6065839B2 (ja) 半導体装置及びその製造方法
CN102456655A (zh) 半导体模块
US11315850B2 (en) Semiconductor device
US9853023B2 (en) Semiconductor device and semiconductor package
CN105428330A (zh) 一种半导体器件及其制造方法
US9935041B1 (en) Multi-chip module clips with connector bar
CN107039408B (zh) 半导体装置及半导体装置的制造方法
JP2012043956A (ja) 半導体装置及び電力用半導体装置
CN107078129B (zh) 半导体模块
KR101216896B1 (ko) 파워 모듈
JP2016184757A (ja) 半導体装置
US9252086B2 (en) Connector and resin-sealed semiconductor device
JP7118204B1 (ja) 半導体装置
CN102738022B (zh) 组装包括绝缘衬底和热沉的半导体器件的方法
JP5738322B2 (ja) 高い電流許容能力を有するラテラル半導体構成エレメント用のスケーラビリティを有する構造
CN219811493U (zh) 功率器件封装结构
US20230136604A1 (en) Semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120516