CN219811493U - 功率器件封装结构 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title abstract description 14
- 238000002788 crimping Methods 0.000 claims abstract description 22
- 238000002955 isolation Methods 0.000 claims abstract description 11
- 230000017525 heat dissipation Effects 0.000 claims description 20
- 230000006835 compression Effects 0.000 claims description 15
- 238000007906 compression Methods 0.000 claims description 15
- 238000001816 cooling Methods 0.000 claims description 5
- 239000000919 ceramic Substances 0.000 claims description 4
- 229910010293 ceramic material Inorganic materials 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
本实用新型提供功率器件封装结构，包括：第一区域、第二区域、第三区域；所述第一区域、所述第二区域和所述第三区域构成圆柱体，所述第一区域为所述圆柱体的底部，所述第二区域为所述圆柱体的侧边，所述第三区域为所述圆柱体的顶部；所述第一区域，设置有背电极引出端子；所述第三区域，设置有正面电极引出端子、栅电极引出端子、隔离区域。本实用新型是双面压接式封装装置，可用于封装圆形的大尺寸功率芯片，从而满足大功率的功率模块，无需多颗芯片并联封装，有效提高可靠性。
Description
技术领域
本实用新型涉及半导体功率器件领域，尤指一种功率器件封装结构。
背景技术
现阶段很多应用需要用到高功率的功率模块，通常通过多颗功率芯片并联封装来实现大电流高功率，多芯片并联对芯片的一致性要求非常高，一旦其中任何一颗芯片异常整个模块就不良，从而影响大功率模块的良品率，同时多并联封装中IGBT芯片参数的一致性差也会影响模块的长期可靠性。芯片并联数量越多良品率和可靠性就越难把控。大功率模块的难点之一就是散热，如果散热效率不高会直接影响模块的使用寿命。
实用新型内容
本实用新型的目的是解决上述技术问题，为了达到上述目的本实用新型提供的技术方案如下：
本实用新型提供一种功率器件封装结构，包括：
第一区域、第二区域、第三区域；
所述第一区域、所述第二区域和所述第三区域构成圆柱体，所述第一区域为所述圆柱体的底部，所述第二区域为所述圆柱体的侧边，所述第三区域为所述圆柱体的顶部；
所述第一区域，设置有背电极引出端子；
所述第三区域，设置有正面电极引出端子、栅电极引出端子、隔离区域。
在一些实施方式中：
所述第一区域的上表面设置有散热底板、芯片底部压接区域；
所述散热底板和所述芯片底部压接区域之间设置有绝缘陶瓷材料，用于隔离芯片的背电极电位和散热装置；
在一些实施方式中：所述背电极引出端子与所述芯片底部压接区域连通，所述背电极引出端子上设置有背电极螺丝孔位。
在一些实施方式中：所述第一区域的下表面由多根针状的散热针组成。
在一些实施方式中，所述第三区域包括：
芯片正面电极压接区域，用于连通芯片正面电极；
芯片栅电极压接针，用于压接连通芯片栅电极；
栅电极压接针导轨，位于所述芯片栅电极压接针下，用于供所述芯片栅电极压接针在所述栅电极压接针导轨上移动，以匹配不同栅极位置的芯片。
在一些实施方式中，所述正面电极引出端子包括：
正面电极螺丝孔，用于外接电位；
正面电极连通纽，用于连通所述正面电极引出端子和所述正面电极压接区域。
在一些实施方式中，所述栅电极引出端子包括：
栅电极螺丝孔，用于外接电位；
栅电极连通纽，用于连通所述栅电极引出端子和所述栅电极压接针导轨，所述栅电极压接针导轨和所述芯片栅电极压接针电连接。
在一些实施方式中，所述隔离区域，包括：正面散热片；
所述正面散热片下附有陶瓷绝缘层，用于隔离所述正面散热片和所述正面电极压接区域、所述栅电极压接针、所述栅电极压接针导轨。
本实用新型提供的一种功率器件封装结构，具有以下有益效果：
本实用新型是双面压接式封装装置，可用于封装圆形的大尺寸功率芯片，从而满足大功率的功率模块，无需多颗芯片并联封装，有效提高可靠性。
附图说明
下面将以明确易懂的方式，结合附图说明优选实施方式，对一种功率器件封装结构的上述特性、技术特征、优点及其实现方式予以进一步说明。
图1是本实用新型中一种功率器件封装结构的示意图；
图2是本实用新型中底部区域的俯面示意图
图3是本实用新型中底部区域的背面示意图；
图4是本实用新型中圆形IGBT芯片示意图；
图5是本实用新型中圆形MOS芯片示意图；
图6是本实用新型中圆形FRD芯片示意图；
图7是本实用新型中顶部区域的仰视图；
附图标号说明：
1、第一区域；1.1、散热底板；1.2、芯片底部压接区域；1.3、散热针；2、第二区域；3、第三区域；3.1、芯片正面电极压接区域；3.2、芯片栅电极压接针；3.3、栅极压接针导轨；4、背电极引出端子；4.1、背电极螺丝孔位；5、正面电极引出端子；5.1、正面电极连通纽；5.2、正面电极螺丝孔；6、栅电极引出端子；6.1、栅电极连通纽；6.2、栅电极螺丝孔；7.1、正面电极；7.2、栅电极；7.3、背电极；8、隔离区域。
具体实施方式
以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其他实施例中也可以实现本申请。在其他情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。
应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”指示所述描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元素、组件和/或集合的存在或添加。
为使图面简洁，各图中只示意性地表示出了与本实用新型相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。
还应当进一步理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
另外，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对照附图说明本实用新型的具体实施方式。显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。
在一个实施例中，如图1所示，本实用新型提供一种功率器件封装结构，包括：
第一区域1、第二区域2、第三区域3；
所述第一区域1、所述第二区域2和所述第三区域3构成圆柱体，所述第一区域1为所述圆柱体的底部，所述第二区域2为所述圆柱体的侧边，所述第三区域3为所述圆柱体的顶部；
所述第一区域1，设置有背电极引出端子4；
所述第三区域3，设置有正面电极引出端子5、栅电极引出端子6、隔离区域8。
在一个实施例中：
所述第一区域1的上表面设置有散热底板1.1、芯片底部压接区域1.2；
所述散热底板1.1和所述芯片底部压接区域1.2之间设置有绝缘陶瓷材料，用于隔离芯片的背电极电位和散热装置；
在一个实施例中：
所述背电极引出端子4与所述芯片底部压接区域1.2连通，所述背电极引出端子4上设置有背电极螺丝孔位4.1。
在一个实施例中：
所述第一区域1的下表面由多根针状的散热针组成。
在一个实施例中，所述第三区域3包括：
芯片正面电极压接区域3.1，用于连通芯片正面电极；
芯片栅电极压接针3.2，用于压接连通芯片栅电极；
栅电极压接针导轨3.3，位于所述芯片栅电极压接针3.2下，用于供所述芯片栅电极压接针3.2在所述栅电极压接针导轨3.3上移动，以匹配不同栅极位置的芯片。
在一个实施例中，所述正面电极引出端子5包括：
正面电极螺丝孔5.2，用于外接电位；
正面电极连通纽5.1，用于连通所述正面电极引出端子5和所述正面电极压接区域3.1。
在一个实施例中，所述栅电极引出端子6包括：
栅电极螺丝孔6.2，用于外接电位；
栅电极连通纽6.1，用于连通所述栅电极引出端子6和所述栅电极压接针导轨3.3，所述栅电极压接针导轨3.3和所述芯片栅电极压接针3.2电连接。
在一个实施例中，所述隔离区域8，包括：正面散热片；
所述正面散热片下附有陶瓷绝缘层，用于隔离所述正面散热片和所述正面电极压接区域3.1、所述芯片栅电极压接针3.2、所述栅电极压接针导轨3.3。
示例性的，在本实用新型中：
1.此装置包含装置底部区域即第一区域1，环绕的周围区域即第二区域2，第二区域2是绝缘材料，顶部区域即第三区域3，背电极引出端子4，正面电极引出端子5，栅电极引出端子6，隔离区域8。
2.第一区域1的俯面示意图如2所示，包含散热底板1.1，由散热系数好的金属材料组成。
其中，芯片底部压接区域1.2，通常是CU材料。
散热底板和芯片底部压接区域间有绝缘陶瓷材料，用以隔离芯片的背电极电位和散热装置。
与芯片底部压接区域1.2连通的背电极引出端子4，位于背电极引出端子4上的背电极螺丝孔位4.1。
3.第一区域1的背面视图如图3所示，第一区域1的背面由多根针状的散热针1.3组成，用以满足水冷散热，提高散热效率。
本实用新型的顶部、底部布置了金属散热片，同时本底部布有针状的散热装置，可满足水冷散热，进一步提升散热效率，满足大功率应用的散热需求。
4.芯片底部压接区域1.2可放置圆形的IGBT晶圆、MOS晶圆、FRD晶圆，通常一整张完整的晶圆构成1颗芯片，无需多颗芯片并联，如图4、5、6所示。其中以IGBT芯片为例，包含正面电极7.1，栅电极7.2和背电极7.3。
本装置可封装IGBT、MOS这一类的三端功率芯片，同时兼容FRD这一类的两端芯片，使用时仅需将正面电极引出端子5和栅电极引出端子6短接即可。
5.第三区域3的仰视图如图7所示，包含：
芯片正面电极压接区域3.1，用于连通芯片正面电极，通常是CU材料。
芯片栅电极压接针3.2，用于压接连通芯片栅电极，位于芯片栅电极压接针3.2下的是栅极压接针导轨3.3，芯片栅电极压接针3.2在栅极压接针导轨3.3方向上可移动，用以匹配不同栅极位置的芯片。
正面电极引出端子5上面有正面电极螺丝孔5.2，便于外接电位。
其中，图1中的正面电极连通纽5.1用于连通正面电极引出端子5和正面电极压接区域3.1。
栅电极引出端子6上面有栅电极螺丝孔6.2，便于外接电位。
其中，图1中的栅电极连通纽6.1用于连通栅电极引出端子6和栅电极压接针导轨3.3，栅电极压接针导轨3.3和芯片栅电极压接针3.2是电连接的。
在本实用新型中，栅极压接针下布置有金属导轨，栅极压接针可沿着导轨调整位置，从而满足不同栅极位置的芯片封装，适用性更强。
示例性的，如图1所示，其中，隔离区域8是正面散热片，由散热系数好的金属材料构成，其下面附有陶瓷绝缘层，用于隔离正面散热片和芯片正面电极压接区域3.1及栅电极压接针导轨3.3、芯片栅电极压接针3.2。
本实用新型是双面压接式封装装置，可用于封装圆形的大尺寸功率芯片，从而满足大功率的功率模块，无需多颗芯片并联封装，有效提高可靠性。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述或记载的部分，可以参见其他实施例的相关描述。
应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
Claims (8)
1.一种功率器件封装结构，其特征在于，包括：
第一区域、第二区域、第三区域；
所述第一区域、所述第二区域和所述第三区域构成圆柱体，所述第一区域为所述圆柱体的底部，所述第二区域为所述圆柱体的侧边，所述第三区域为所述圆柱体的顶部；
所述第一区域，设置有背电极引出端子；
所述第三区域，设置有正面电极引出端子、栅电极引出端子、隔离区域。
2.根据权利要求1所述的功率器件封装结构，其特征在于：
所述第一区域的上表面设置有散热底板、芯片底部压接区域；
所述散热底板和所述芯片底部压接区域之间设置有绝缘陶瓷材料，用于隔离芯片的背电极电位和散热装置。
3.根据权利要求2所述的功率器件封装结构，其特征在于：所述背电极引出端子与所述芯片底部压接区域连通，所述背电极引出端子上设置有背电极螺丝孔位。
4.根据权利要求3所述的功率器件封装结构，其特征在于：所述第一区域的下表面由多根针状的散热针组成。
5.根据权利要求4所述的功率器件封装结构，其特征在于，所述第三区域包括：
芯片正面电极压接区域，用于连通芯片正面电极；
芯片栅电极压接针，用于压接连通芯片栅电极；
栅电极压接针导轨，位于所述芯片栅电极压接针下，用于供所述芯片栅电极压接针在所述栅电极压接针导轨上移动，以匹配不同栅极位置的芯片。
6.根据权利要求5所述的功率器件封装结构，其特征在于，所述正面电极引出端子包括：
正面电极螺丝孔，用于外接电位；
正面电极连通纽，用于连通所述正面电极引出端子和所述正面电极压接区域。
7.根据权利要求6所述的功率器件封装结构，其特征在于，所述栅电极引出端子包括：
栅电极螺丝孔，用于外接电位；
栅电极连通纽，用于连通所述栅电极引出端子和所述栅电极压接针导轨，所述栅电极压接针导轨和所述芯片栅电极压接针电连接。
8.根据权利要求1～7中任一项所述的功率器件封装结构，其特征在于，所述隔离区域，包括：正面散热片；
所述正面散热片下附有陶瓷绝缘层，用于隔离所述正面散热片和所述正面电极压接区域、栅电极压接针、所述栅电极压接针导轨。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202321360908.4U CN219811493U (zh) | 2023-05-31 | 2023-05-31 | 功率器件封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202321360908.4U CN219811493U (zh) | 2023-05-31 | 2023-05-31 | 功率器件封装结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN219811493U true CN219811493U (zh) | 2023-10-10 |
Family
ID=88214652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202321360908.4U Active CN219811493U (zh) | 2023-05-31 | 2023-05-31 | 功率器件封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN219811493U (zh) |
-
2023
- 2023-05-31 CN CN202321360908.4U patent/CN219811493U/zh active Active
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|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |