CN212725292U - 一种多芯片封装的集成电路封装结构 - Google Patents

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Abstract

本实用新型公开了一种多芯片封装的集成电路封装结构，包括共面分布的第一基岛、第二基岛和第三基岛以及多个引脚；所述第一基岛朝向第二基岛方向的一侧延伸有第一延伸部，第一基岛上装载有第一芯片；所述第二基岛朝向第三基岛方向的一侧延伸有第二延伸部，第二基岛上装载有第二芯片；所述第三基岛位于第二延伸部的内侧，第三基岛上装载有第三芯片；其中，多个引脚至少包括与第一基岛、第二基岛及第三基岛直连的四个引脚，所述芯片之间、基岛之间以及引脚之间通过键合线电性连接。本发明具有提高封装体的集成度，满足芯片的散热要求，实现产品小型化，节约芯片封装框架的体积的优点。

Description

一种多芯片封装的集成电路封装结构
技术领域
本实用新型涉及半导体封装技术领域，尤其是涉及一种多芯片封装的集成电路封装结构。
背景技术
目前随着集成电路生产工艺的发展，越来越多的开关电源转换、LED驱动的控制器芯片采用小线宽工艺，提高集成度增强性能。功率器件则趋向于采用新材料(例如宽禁带半导体)、新颖结构、特殊工艺，使得控制器部分与功率器件部分分开生产，具有成本优势。
然而在产品应用端要求芯片集成度高，从而实现产品小型化，在一个集成电路封装体里装载控制器芯片、功率器件则成为不二选择。比较常见的有引线框架只包含有两个基岛，分别装载功率器件和控制器芯片，不能满足装载一颗控制器芯片加多个功率器件的要求。
实用新型内容
本实用新型的目的旨在提供一种多芯片封装的集成电路封装结构，提高封装体的集成度，满足芯片的散热要求，实现产品小型化，节约芯片封装框架的体积。
为解决上述技术问题，本实用新型提供的技术方案是：一种多芯片封装的集成电路封装结构，包括共面分布的第一基岛、第二基岛和第三基岛以及多个引脚；所述第一基岛朝向第二基岛方向的一侧延伸有第一延伸部，第一基岛上装载有第一芯片；所述第二基岛朝向第三基岛方向的一侧延伸有第二延伸部，第二基岛上装载有第二芯片；所述第三基岛位于第二延伸部的内侧，第三基岛上装载有第三芯片；其中，多个引脚至少包括与第一基岛、第二基岛及第三基岛直连的四个引脚，所述芯片之间、基岛之间以及引脚之间通过键合线电性连接。
本实用新型采用上述技术方案，在一个封装结构设置三个基岛，将三个芯片集成于一体，提高封装体的集成度，可通过键合线相互电连接，多个引脚可连接外设的PCB板，其中第一延伸部和第二延伸部的设置可便于基岛间的连接，以及扩大第一基岛和第二基岛的面积，提高散热效果。
进一步地，所述第一延伸部和第二延伸部分别位于第二基岛的两侧且相互平行，第二基岛位于第一延伸部的内侧，第三基岛与第二延伸部的内侧。第一基岛和第三基岛之间通过第一延伸部的连接可缩短键合线的长度，而且提高散热效果。
进一步地，多个所述引脚包括与第一基岛直连的第八引脚、与第二延伸部的端部直连的第四引脚以及与第三基岛远离第二延伸部一侧的第五引脚和第六引脚。第一基岛、第二基岛及第三基岛通过直连的第八引脚、第四引脚及第五引脚和第六引脚起到电气连接以及增强热量的传导。
进一步地，多个所述引脚还包括与第一基岛分离设置的第一引脚，第一引脚通过键合线与第一芯片电路连接。第一引脚与第一基岛分离，通过键合线完成电路连接，可用于传输信号。
进一步地，多个所述引脚还包括与第一基岛、第二基岛及第三基岛分离设置的第二引脚、第三引脚及第七引脚，所述第二引脚通过键合线与第一芯片电路连接。
进一步地，所述第一基岛、第二基岛和第三基岛全镀银或边缘环状镀银。通过全镀银或边缘环状镀银，降低电阻，保证芯片接触良好。
进一步地，所述第一芯片为控制器芯片，第二芯片为次功率器件芯片，第三芯片为主功率器件芯片。
进一步地，所述第三芯片包括MOS器件或宽禁带半导体功率器件。
进一步地，所述第二芯片包括二极管、MOS器件或宽禁带半导体功率器件。
本实用新型取得的有益效果是：通过将三个芯片集成于三个基岛上，且在第一基岛和第二基岛的侧部延伸第一延伸部和第二延伸部，便于键合线的连接以及提高热量的散发，满足芯片的散热需求和提高封装体的集成度，在基岛上设置有第一至第八个引脚，起到信号的引出以及热量的传导。
附图说明
图1是本实用新型封装结构的框架结构示意图；
图2是本实用新型封装结构的芯片安装结构示意图；
图3是本实用新型封装结构的另一实施方式的结构示意图。
附图标记说明：101-第一基岛，102-第二基岛，103-第三基岛，1011-第一延伸部，1021-第二延伸部，201-第一芯片，202-第二芯片，203-第三芯片，31-键合线，PIN1～PIN8-第一～第八引脚。
具体实施方式
下面结合附图和具体实施方式对本实用新型作进一步的说明。
参照图1和图2所示，一种多芯片封装的集成电路封装结构，包括共面分布的第一基岛101、第二基岛102和第三基岛103以及多个引脚；第一基岛101朝向第二基岛102方向的一侧延伸有第一延伸部1011，第一基岛101上装载有第一芯片201；第二基岛102朝向第三基岛103方向的一侧延伸有第二延伸部1021，第二基岛102上装载有第二芯片202；第三基岛103位于第二延伸部1021的内侧，第三基岛103上装载有第三芯片203；其中，多个引脚至少包括与第一基岛101、第二基岛102及第三基岛103直连的四个引脚，芯片之间、基岛之间以及引脚之间通过键合线31电性连接。例如，参照图2所示，第一芯片201通过键合线31与第一基岛101、第一引脚PIN1、第二引脚PIN2、第二基岛102及第三芯片203电性连接，第二芯片202通过键合线31与第三基岛103电性连接，第三芯片203通过键合线31与第一延伸部1011和第一芯片201电性连接。
第一延伸部1011和第二延伸部1021分别位于第二基岛102的两侧且相互平行，第二基岛102位于第一延伸部1011的内侧，第三基岛103与第二延伸部1021的内侧。
多个引脚包括与第一基岛101直连的第八引脚PIN8、与第二延伸部1021的端部直连的第四引脚PIN4以及与第三基岛103远离第二延伸部1021一侧的第五引脚PIN5和第六引脚PIN6。
多个引脚还包括与第一基岛101分离设置的第一引脚PIN1，第一引脚PIN1通过键合线31与第一芯片201电路连接。
多个所述引脚还包括与第一基岛101、第二基岛102及第三基岛103分离设置的第二引脚PIN2、第三引脚PIN3及第七引脚PIN7，第二引脚PIN2通过键合线31与第一芯片201电路连接。
第一基岛101、第二基岛102和第三基岛103全镀银或边缘环状镀银。
本实施方式中，第一芯片201为控制器芯片，第二芯片202为次功率器件芯片，第三芯片203为主功率器件芯片。第三芯片203包括MOS器件或宽禁带半导体功率器件。第二芯片202包括二极管、MOS器件或宽禁带半导体功率器件。其中，宽禁带半导体功率器件包括但不限于氮化镓和碳化硅。在实际使用时，MOS器件可选择使用P型MOS管或N型MOS管，基于宽禁带半导体材料(如碳化硅)的电力电子器件将具有比硅器件高得多的耐受高电压的能力、低得多的通态电阻、更好的导热性能和热稳定性以及更强的耐受高温和射线辐射的能力。第三芯片203为主功率芯片，要求的第三基岛103的装片区的面积最大，散热面积最大，因此第三基岛103的面积最大，且通过第五引脚PIN5和第六引脚PIN6引出。
如图3所示，为本实用新型的另一实施方式，与图1和图2所示的区别在于去掉第二引脚PIN2、第三引脚PIN3和第七引脚PIN7，可增加第一引脚PIN1与第四引脚PIN4、第六引脚PIN6与第八引脚PIN8之间的安全间距，使得在AC/DC高压应用场合下也有足够的爬电距离，提升系统的可靠性。
综上所述，本实用新型已如说明书及图示内容，制成实际样品且经多次使用测试，从使用测试的效果看，可证明本实用新型能达到其所预期之目的，实用性价值乃无庸置疑。以上所举实施例仅用来方便举例说明本实用新型，并非对本实用新型作任何形式上的限制，任何所属技术领域中具有通常知识者，若在不脱离本实用新型所提技术特征的范围内，利用本实用新型所揭示技术内容所作出局部更动或修饰的等效实施例，并且未脱离本实用新型的技术特征内容，均仍属于本实用新型技术特征的范围内。

Claims (9)

1.一种多芯片封装的集成电路封装结构，包括共面分布的第一基岛(101)、第二基岛(102)和第三基岛(103)以及多个引脚；其特征在于：
所述第一基岛(101)朝向第二基岛(102)方向的一侧延伸有第一延伸部(1011)，第一基岛(101)上装载有第一芯片(201)；
所述第二基岛(102)朝向第三基岛(103)方向的一侧延伸有第二延伸部(1021)，第二基岛(102)上装载有第二芯片(202)；
所述第三基岛(103)位于第二延伸部(1021)的内侧，第三基岛(103)上装载有第三芯片(203)；
其中，多个引脚至少包括与第一基岛(101)、第二基岛(102)及第三基岛(103)直连的四个引脚，所述芯片之间、基岛之间以及引脚之间通过键合线(31)电性连接。
2.根据权利要求1所述的集成电路封装结构，其特征在于：所述第一延伸部(1011)和第二延伸部(1021)分别位于第二基岛(102)的两侧且相互平行，第二基岛(102)位于第一延伸部(1011)的内侧，第三基岛(103)与第二延伸部(1021)的内侧。
3.根据权利要求2所述的集成电路封装结构，其特征在于：多个所述引脚包括与第一基岛(101)直连的第八引脚(PIN8)、与第二延伸部(1021)的端部直连的第四引脚(PIN4)以及与第三基岛(103)远离第二延伸部(1021)一侧的第五引脚(PIN5)和第六引脚(PIN6)。
4.根据权利要求3所述的集成电路封装结构，其特征在于：多个所述引脚还包括与第一基岛(101)分离设置的第一引脚(PIN1)，第一引脚(PIN1)通过键合线(31)与第一芯片(201)电路连接。
5.根据权利要求4所述的集成电路封装结构，其特征在于：多个所述引脚还包括与第一基岛(101)、第二基岛(102)及第三基岛(103)分离设置的第二引脚(PIN2)、第三引脚(PIN3)及第七引脚(PIN7)，所述第二引脚(PIN2)通过键合线(31)与第一芯片(201)电路连接。
6.根据权利要求1所述的集成电路封装结构，其特征在于：所述第一基岛(101)、第二基岛(102)和第三基岛(103)全镀银或边缘环状镀银。
7.根据权利要求1所述的集成电路封装结构，其特征在于：所述第一芯片(201)为控制器芯片，第二芯片(202)为次功率器件芯片，第三芯片(203)为主功率器件芯片。
8.根据权利要求7所述的集成电路封装结构，其特征在于：所述第三芯片(203)包括MOS器件或宽禁带半导体功率器件。
9.根据权利要求7所述的集成电路封装结构，其特征在于：所述第二芯片(202)包括二极管、MOS器件或宽禁带半导体功率器件。
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