JP2016082039A - 半導体モジュール - Google Patents
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Abstract
【解決手段】一形態に係る半導体モジュール10Aは、縦型の第1及び第2トランジスタチップ12A,12Bを備え、第1トランジスタチップの裏面に形成されている第2主電極パッド20が、基板上の第1配線パターン74に搭載されると共に接続されており、第1トランジスタチップの表面に第1主電極パッドと共に形成されている第1制御電極パッド16は、基板上の第2配線パターン76に電気的に接続されており、第2トランジスタの表面に第2制御電極パッドと共に形成されている第3主電極パッド18が上記第1配線パターンに搭載されると共に接続されており、第2トランジスタチップの裏面に形成されている第2制御電極パッド16は、第3配線パターンに電気的に接続されている。
【選択図】図2
Description
最初に、本願発明の実施形態の内容を列記して説明する。
本発明の実施形態に係る半導体モジュールの具体例を、以下に図面を参照しつつ説明する。本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしも一致していない。
第1実施形態に係る半導体モジュール10Aは、図1及び図2に示したように、複数の第1トランジスタチップ12A(図1では、3個)と、複数の第2トランジスタチップ12B(図1では、3個)と、配線基板14と、を備える。半導体モジュール10Aは、電力変換装置としての単相インバータである。
図3、図4(a)、図4(b)及び図4(c)を利用して、第1及び第2トランジスタチップ12A,12Bについて説明する。第1及び第2トランジスタチップ12A,12Bの構成は同じである。そのため、第1及び第2トランジスタチップ12A,12Bをトランジスタチップ12と称して、第1及び第2トランジスタチップ12A,12Bの構成を説明する。
図1及び図2を利用して、配線基板14について説明する。配線基板14は、絶縁基板72を有しており、絶縁基板72の表面(主面)72a上には、第1配線パターン74、第2配線パターン76、第3配線パターン78、第4配線パターン80、第5配線パターン82及び第6配線パターン84が形成されている。第1〜第6配線パターン74〜84は、回路パターンを構成している。第1〜第6配線パターン74〜84の材料の例は、銅である。
次に、図1及び図2を利用して、半導体モジュール10Aの具体的な構成について説明する。
半導体モジュール10Aでは、各第1トランジスタチップ12Aのドレイン電極パッド20は第1チップ搭載領域74Aに接続され、ゲート電極パッド16は第1ワイヤW1を介して第2配線パターン76に接続され、ソース電極パッド18は、第2ワイヤW2を介して接続されている。従って、複数の第1トランジスタチップ12Aは、電気的に並列接続されている。
次に、第2実施形態に係る半導体モジュール10Bについて説明する。半導体モジュール10Bは、図9及び図10に示したように、複数の第1トランジスタチップ100A(図9では、3個)と、複数の第2トランジスタチップ100B(図9では、3個)と、第1抵抗部102Aと、第2抵抗部102Bと、配線基板104と、を備える。半導体モジュール10Bは、半導体モジュール10Aと同様に、電力変換装置としての単相インバータである。
図11を利用して、第1及び第2トランジスタチップ100A,100Bについて説明する。第1及び第2トランジスタチップ100A,100Bの構成は同じである。そのため、第1及び第2トランジスタチップ100A,100Bをトランジスタチップ100と称して、第1及び第2トランジスタチップ100A,100Bの構成を説明する。第1の実施形態の場合と同様に、説明の便宜のため、図11に示したように設定したx軸及びy軸を利用する場合もある。
次に、第1及び第2抵抗部102A,102Bについて説明する。第1抵抗部102Aは、図9に示したように、複数の第1トランジスタチップ100Aに対応した複数の第1抵抗素子108Aと、それらを連結する絶縁性の連結部としての第1樹脂部110Aとを有する。同様に、第2抵抗部102Bは、図9に示したように、複数の第2トランジスタチップ100Bに対応した複数の第2抵抗素子108Bと、それらを連結する絶縁性の連結部としての第2樹脂部110Bとを有する。
図9及び図10を利用して、配線基板104について説明する。配線基板104は、絶縁基板72を有しており、絶縁基板72の表面72a上には、第1配線パターン74、第2配線パターン76、第3配線パターン124、第4配線パターン80、第5配線パターン82及び第6配線パターン84が形成されている。
次に、半導体モジュール10Bにおける第1及び第2トランジスタチップ100A,100Bの具体的な構成について説明する。
半導体モジュール10Bでは、各第1トランジスタチップ100Aのドレイン電極パッド(第2主電極パッド)20は第1チップ搭載領域74Aに接続され、ゲート電極パッド106は第1抵抗素子108Aを介して第2配線パターン76に接続され、ソース電極パッド18は、第2ワイヤW2を介して接続されている。従って、複数の第1トランジスタチップ12Aは、電気的に並列接続されている。
第3実施形態に係る半導体モジュール10Cについて説明する。図16に示したように、半導体モジュール10Cは、第1トランジスタチップ100A及び第2トランジスタチップ100Bの代わりに、第1トランジスタチップ12A及び第2トランジスタチップ12Bを備える点と、第1抵抗部102A及び第2抵抗部102Bの代わりに、第1抵抗部136A及び第2抵抗部136Bを備える点とで、半導体モジュール10Bの構成と主に相違する。この相違点を中心にして、半導体モジュール10Cについて説明する。
第4の実施形態に係る半導体モジュール10Dについて説明する。半導体モジュール10Dは、図17及び図18に示したように、第1の実施形態に係る半導体モジュール10Aと、半導体モジュール10Aを収容する筐体140と、外部接続用の6本のバスバー142を備えてもよい。6本のバスバー142を区別して説明する場合、6本のバスバー142をそれぞれバスバー142O,142N,142P,142G1,142S1,142S2,142G2と称す。
Claims (9)
- 主面上に第1〜第3配線パターンが形成された基板と、
前記基板に搭載される縦型の第1トランジスタチップと、
前記基板に搭載される縦型の第2トランジスタチップと、
を備え、
前記第1トランジスタチップは、
第1及び第2主電極パッドと、
前記第1及び第2主電極パッド間の導通を制御する制御電圧が供給される第1制御電極パッドと、
を有し、
前記第1主電極パッドと前記第1制御電極パッドとは前記第1トランジスタチップの表面に形成されており、
前記第2主電極パッドは前記第1トランジスタチップの裏面に形成されており、
前記第2トランジスタチップは、
第3及び第4主電極パッドと、
前記第3及び第4主電極パッド間の導通を制御する制御電圧が供給される第2制御電極パッドと、
を有し、
前記第3主電極パッドと前記第2制御電極パッドとは前記第2トランジスタチップの表面に形成されており、
前記第4主電極パッドは前記第2トランジスタチップの裏面に形成されており、
前記第1トランジスタチップは、前記第1トランジスタチップの前記裏面が前記基板の前記主面に対向するように、前記第1配線パターンに搭載されることにより、前記第2主電極パッドが前記第1配線パターンに接続されており、
前記第1制御電極パッドは、前記第2配線パターンに電気的に接続されており、
前記第2トランジスタチップは、前記第2トランジスタチップの前記表面が前記基板の前記主面に対向するように、前記第1配線パターン上に搭載されることにより、前記第3主電極パッドが前記第1配線パターンに接続されており、
前記第2トランジスタチップの前記第2制御電極パッドは、前記第3配線パターンに電気的に接続されている、
半導体モジュール。 - 複数の前記第1トランジスタチップを有し、
複数の前記第2トランジスタチップを有し、
各前記第1トランジスタチップ及び各前記第2トランジスタチップは、ワイドバンドギャップ半導体を含み、
複数の前記第1トランジスタチップの前記第1主電極パッドは、導線で接続されており、
複数の前記第2トランジスタチップの前記第4主電極パッドは、導線で接続されている、
請求項1に記載の半導体モジュール。 - 各前記第1トランジスタチップの前記第1制御電極パッドは、第1抵抗部を介して前記第2配線パターンに接続されており、
前記第1抵抗部は、
複数の前記第1トランジスタチップのそれぞれに対応しており前記第1制御電極パッドと接続される複数の第1抵抗素子と、
複数の前記第1抵抗素子を連結する連結部と、
を有する、
請求項2に記載の半導体モジュール。 - 前記第1抵抗素子と、前記第1制御電極パッドとが物理的に接続されており、
前記第1抵抗素子と、前記第2配線パターンとが物理的に接続されている、
請求項3に記載の半導体モジュール。 - 各前記第1トランジスタチップの前記第1制御電極パッドは、対応する第1抵抗素子を介して前記第2配線パターンに接続されており、
前記第1抵抗素子と、前記第1制御電極パッドとが物理的に接続されており、
前記第1抵抗素子と、前記第2配線パターンとが物理的に接続されている、
請求項2に記載の半導体モジュール。 - 複数の前記第1トランジスタチップは、前記第1配線パターン上において所定方向に配置されており、
各前記第1トランジスタチップの前記第1制御電極パッドは前記所定方向に延在している、
請求項3〜5の何れか一項に記載の半導体モジュール。 - 前記第1トランジスタチップは、
前記第1及び第2主電極パッドに電気的に接続される第1及び第2主電極と、前記第1制御電極パッドに電気的に接続される制御電極を含む縦型のトランジスタ構造を有しており前記第1及び第2主電極パッドが導通状態において電流が流れる領域であるセル部と、
前記セル部を取り囲んでいると共に、前記セル部を電気的に保護する外周部と、
を有し、
前記第1制御電極パッドの少なくとも一部は、前記外周部に設けられている、
請求項6に記載の半導体モジュール。 - 複数の前記第2トランジスタチップの前記第2制御電極パッドは、前記第3配線パターンに搭載されることにより、前記第3配線パターンに接続されている、
請求項2〜7の何れか一項に記載の半導体モジュール。 - 前記第3配線パターンは、
複数の前記第2トランジスタチップのそれぞれに対応しており互いに絶縁されたチップ対応領域と、
各前記チップ対応領域と絶縁されている外部接続領域と、
を有し、
複数の前記第2トランジスタチップの前記第2制御電極パッドは、対応する前記チップ対応領域に搭載されることにより、前記チップ対応領域に接続され、
複数の前記チップ対応領域は、第2抵抗部を介して前記外部接続領域に接続されており、
前記第2抵抗部は、
複数の前記チップ対応領域に対応しており前記チップ対応領域と接続される複数の第2抵抗素子と、
複数の前記第2抵抗素子を連結する第2連結部と、
を有する、
請求項2〜7の何れか一項に記載の半導体モジュール。
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