JP2013089948A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】固相拡散接合により、プロセス温度が低温化され、プロセス時間が短縮化され、かつフリップチップ構造の半導体装置提供する。
【解決手段】絶縁基板８と、絶縁基板８上に配置された信号配線電極１２と、絶縁基板８上に若しくは絶縁基板８を貫通して配置されたパワー配線電極１６と、絶縁基板８上にフリップチップに配置され、半導体基板２６と、半導体基板２６の表面上に配置されたソースパッド電極ＳＰおよびゲートパッド電極ＧＰと、半導体基板２６の裏面上に配置されたドレインパッド電極３６とを有する半導体デバイス１０と、ゲートパッド電極ＧＰ上に配置されたゲートコネクタ１８と、ソースパッド電極ＳＰ上に配置されたソースコネクタ２０とを備え、ゲートコネクタ１８とゲートパッド電極ＧＰおよび信号配線電極１２、ソースコネクタ２０とソースパッド電極ＳＰおよびパワー配線電極１６は、固相拡散接合される半導体装置１。
【選択図】図７

Description

本発明は、半導体装置およびその製造方法に関し、特に固相拡散接合によるフリップチップ構造の半導体装置およびその製造方法に関する。
現在多くの研究機関において、シリコンカーバイド（ＳｉＣ：Silicon Carbide）デバイスの研究開発が行われている。ＳｉＣデバイスの特徴として、低オン抵抗、高速スイッチングおよび高温動作などを挙げることができる。
従来、半導体パワーモジュールの分野で使用されている絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ:Insulated Gate Bipolar Transistor）などのＳｉデバイスでは、動作可能な温度範囲が１５０℃程度までであるため、従来のＳｎ−Ａｇ系などの低融点半田を使用しても駆動することが可能であった。
しかしながら、ＳｉＣデバイスでは、理論的に、約４００℃まで動作可能であり、従来の低融点半田を使用する場合、ＳｉＣデバイスを高温で駆動すると、低融点半田による結合部が溶融し、電極間のショート、ＳｉＣデバイスとベースプレート間の剥離などを生じ、ＳｉＣデバイスの信頼性を損なうものとなっていた。
このため、ＳｉＣデバイスを高温で駆動することができず、ＳｉＣデバイスの特徴を最大限に生かすことができなかった。
また、現在はこの高融点の接合などが盛んに開発されているが、量産を考慮した場合、プロセス時間が長く量産性に向いておらず、さらにプロセス温度も高いため、モジュールを作製する際に使用される個々の材料の熱膨張係数の違いにより、材料に余分なストレスがかかり、信頼性の確保ができない。
ＳｉＣデバイスの相互接続方法および低熱抵抗パッケージについては、既に開示されている（例えば、特許文献１および特許文献２参照。）。特許文献１および特許文献２においては、ＳｉＣデバイスを収容するパッケージの形成方法が開示されており、ＳｉＣデバイスは、他の部品若しくは導電性表面に対して、液相拡散（ＴＬＰ：Transient Liquid Phase）接合技術を用いて結合されている。
一方、Ｓｎおよび／又はＰｂを含んでなり、融点が比較的低い、例えば、４３０℃以下の複合はんだ物品については、既に開示されている（例えば、特許文献３参照。）。特許文献３においては、半田合金が基本半田より小さい液相と固相の温度差を有することを特徴とする。
さらに、ウエハレベルのソルダ・トランスファ技術を用いた金属トランスファＭＥＭＳパッケージについても、既に開示されている（例えば、非特許文献１参照。）。非特許文献１においては、相対的に薄いＮｉ−Ｓｎ層を用いて、デバイスウェハとパッケージキャップとをＴＬＰ技術により、結合している。
また、半導体素子を裏面から冷却器を介して液体冷却する機器についても開示されている（例えば、特許文献４参照。）。
国際公開第ＷＯ２００６／０７４１６５号 米国特許出願公開第ＵＳ２００６／０１５１８７１号明細書 特表平０４−５０３４８０号 特開２０１０−２４５３２９号公報
ワレン シー・ウエルシュ３世、ジュンセオク チャエ、カーリル ナジャフィ著「ウエハレベルのソルダ・トランスファ技術を用いた金属トランスファＭＥＭＳパッケージ」、米国電気電子協会 トランザクション オン アドバンスド パッケージング，２８巻、ナンバー４、２００５年１１月、６４３−６４９ページ（Warren C. Welch, III, Junseok Chae, and Khalil Najafi, "Transfer of Metal MEMS Packages Using a Wafer-Level Solder Transfer Technique", IEEE TRANSACTION ON ADVANCED PACKAGING, VOL, 28, NO.4, NOVEMBER 2005, pp. 643-649）
現在Ｐｂフリーの要求を満たすために、一般的には、低融点半田であるＳｎ−Ａｇ半田などが使用されている。しかし上記で述べたように、低融点半田では、最大でも２３０℃程度と融解温度が低く、ＳｉＣのような高温駆動が可能なデバイスでは使用することができない。
本発明の目的は、固相拡散接合により、プロセス温度が低温化され、プロセス時間が短縮化され、かつフリップチップ構造の半導体装置およびその製造方法を提供することにある。
上記目的を達成するための本発明の一態様によれば、絶縁基板と、前記絶縁基板上に配置された信号配線電極と、前記絶縁基板上に若しくは前記絶縁基板を貫通して配置されたパワー配線電極と、前記絶縁基板上にフリップチップに配置され、半導体基板と、前記半導体基板の裏面上に配置されたソースパッド電極およびゲートパッド電極と、前記半導体基板の表面上に配置されたドレインパッド電極とを有する半導体デバイスと、前記ゲートパッド電極上に配置されたゲートコネクタと、前記ソースパッド電極上に配置されたソースコネクタとを備え、前記ゲートコネクタと前記ゲートパッド電極および前記信号配線電極、前記ソースコネクタと前記ソースパッド電極および前記パワー配線電極は、固相拡散接合される半導体装置が提供される。
本発明の他の態様によれば、絶縁基板と、前記絶縁基板上に配置された信号配線電極と、前記絶縁基板上に若しくは前記絶縁基板を貫通して配置されたパワー配線電極と、前記絶縁基板上にフリップチップに配置され、半導体基板と、前記半導体基板の裏面上に配置されたソースパッド電極およびゲートパッド電極と、前記半導体基板の表面上に配置されたドレインパッド電極とを有する半導体デバイスと、前記ゲートパッド電極上に配置されたゲートコネクタと、前記ソースパッド電極上に配置されたソースコネクタとを備える半導体装置の製造方法において、前記ゲートコネクタと前記ゲートパッド電極および前記信号配線電極を固相拡散接合して、ゲート固相拡散接合層およびゲートコネクタ固相拡散接合層を形成する工程と、前記ソースコネクタと前記ソースパッド電極および前記パワー配線電極を固相拡散接合して、ソース固相拡散接合層およびソースコネクタ固相拡散接合層を形成する工程とを有する半導体装置の製造方法が提供される。
本発明によれば、固相拡散接合により、プロセス温度が低温化され、プロセス時間が短縮化され、かつフリップチップ構造の半導体装置およびその製造方法を提供することができる。
実施の形態に係る半導体装置に搭載する半導体デバイスの模式的平面パターン構成図。 実施の形態に係る半導体装置に搭載する半導体デバイスの模式的鳥瞰構造図。 図１のＩ−Ｉ線に沿う模式的断面構造図。 実施の形態に係る半導体装置を搭載する絶縁基板の模式的平面パターン構成図。 図４の絶縁基板上に複数の半導体デバイスをフリップチップに搭載した様子を説明する模式的平面パターン構成図。 図４の絶縁基板上に複数の半導体デバイスをフリップチップに搭載した実施の形態に係る半導体装置の模式的平面パターン構成図。 図６のＩＩ−ＩＩ線に沿う模式的断面構造図。 図６のＩＩ−ＩＩ線に沿う模式的断面構造であり、かつヒートスプレッダー上に搭載した実施の形態に係る半導体装置の模式的断面構造図。 （ａ）実施の形態の変形例１に係る半導体装置の模式的鳥瞰構造図、（ｂ）図９（ａ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。 実施の形態の変形例２に係る半導体装置の模式的断面構造図。 ヒートスプレッダー上に搭載した実施の形態の変形例２に係る半導体装置の模式的断面構造図。 （ａ）実施の形態の変形例３に係る半導体装置の模式的鳥瞰構造図、（ｂ）図１２（ａ）のＩＶ−ＩＶ線に沿う模式的断面構造図。 実施の形態に係る半導体装置に適用する半導体デバイスの例であって、ＳｉＣ・ＭＯＳＦＥＴの模式的断面構造図。 実施の形態に係る半導体装置に適用する半導体デバイスの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ・ＭＯＳＦＥＴの模式的断面構造図。 実施の形態に係る半導体装置を適用して構成された３相交流インバータの模式的回路構成図。 実施の形態に係る半導体装置の製造方法に適用する固相拡散接合工程の説明であって、（ａ）２つの金属材料が互いに対向した様子を示す模式的断面構造図、（ｂ）２つの金属材料が互いに対向して接触し、高圧下で、接触界面が変形した様子を示す模式的断面構造図、（ｃ）接触界面が完全に消失し、１つの境界面のみが形成された様子を示す模式的断面構造図、（ｄ）原子拡散によって、境界面が除去されてシームレスな固相拡散接合が形成された様子を示す模式的断面構造図。 実施の形態に係る半導体装置の製造方法において、加圧・加熱工程における温度プロファイル例および圧力プロファイル例。 実施の形態に係る半導体装置の製造方法において、適用される実装基板の模式的断面構造図。 実施の形態に係る半導体装置の製造方法において、適用される半導体基板の模式的断面構造図。 実施の形態に係る半導体装置の熱サイクルテストにおける温度プロファイル例。
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[実施の形態]
実施の形態に係る半導体装置１に搭載する半導体デバイス１０の模式的平面パターン構成は、図１に示すように表され、模式的鳥瞰構造は、図２に示すように表され、図１のＩ−Ｉ線に沿う模式的断面構造は、図３に示すように表される。
実施の形態に係る半導体装置１に搭載する半導体デバイス１０は、図１〜図３に示すように、半導体基板２６と、半導体基板２６の表面に形成された層間絶縁膜４４上に配置されたゲートパッド電極ＧＰおよびソースパッド電極ＳＰと、ゲートパッド電極ＧＰ上にゲート固相拡散接合層４８Ｇを介して配置されたゲートコネクタ１８と、ソースパッド電極ＳＰ上にソース固相拡散接合層４８Ｓを介して配置されたソースコネクタ２０と、半導体基板２６の裏面に形成されたドレイン領域２４上に配置されたドレインパッド電極３６とを備える。ゲートコネクタ１８は、Ｔ字型形状を有する。半導体デバイス１０の詳細構造は、図７〜図８において詳述するため、図２においては、詳細構造は図示を省略している。
図１において、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰの表面上には、銀（Ａｇ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）などを形成しても良い。すなわち、半導体デバイス１０の表面には、ソースパッド電極ＳＰ・ゲートパッド電極ＧＰ上に、Ａｇ、Ａｕ、Ｔｉ、Ｎｉなどからなる金属層を、めっき技術、スパッタリング技術若しくは真空蒸着技術などを用いて形成し、ソースコネクタ２０・ゲートコネクタ１８との間で、固相拡散接合層４８Ｓ・４８Ｇを形成しても良い。
実施の形態に係る半導体装置１を搭載する実装基板７０は、図４に示すように、絶縁基板８と、絶縁基板８上に配置された信号配線電極１２およびパワー配線電極１６を備える。
図４の実装基板７０上に複数の半導体デバイス１０1・１０2・１０3・１０4をフリップチップに搭載した様子を説明する模式的平面パターン構成は、図５に示すように表される。また、図４の実装基板７０上に複数の半導体デバイス１０1・１０2・１０3・１０4をフリップチップに搭載した実施の形態に係る半導体装置１の模式的平面パターン構成は、図６に示すように表され、図６のＩＩ−ＩＩ線に沿う模式的断面構造は、図７に示すように表され、図６のＩＩ−ＩＩ線に沿う模式的断面構造であり、かつヒートスプレッダー１００上に搭載した実施の形態に係る半導体装置１の模式的断面構造は、図８に示すように表される。尚、ここでは、半導体デバイス１０を複数個並列配置した構成例について開示しているが、半導体デバイス１０は、１個のみ配置されていても良い。ここで、図７および図８においては、半導体基板２６の表面に形成された層間絶縁膜４４は、図示を省略している。
実施の形態に係る半導体装置１は、図１〜図８に示すように、絶縁基板８と、絶縁基板８上に配置された信号配線電極１２と、絶縁基板８上に配置されたパワー配線電極１６と、絶縁基板８上にフリップチップに配置され、半導体基板２６と、半導体基板２６の裏面上に配置されたソースパッド電極ＳＰおよびゲートパッド電極ＧＰと、半導体基板２６の表面上に配置されたドレインパッド電極３６1・３６2・３６3・３６4とを有する半導体デバイス１０1・１０2・１０3・１０4と、ゲートパッド電極ＧＰ上に配置されたゲートコネクタ１８1・１８2・１８3・１８4と、ソースパッド電極ＳＰ上に配置されたソースコネクタ２０1・２０2・２０3・２０4とを備える。ここで、ゲートコネクタ１８1・１８2・１８3・１８4とゲートパッド電極ＧＰおよび信号配線電極１２、ソースコネクタ２０1・２０2・２０3・２０4とソースパッド電極ＳＰおよびパワー配線電極１６は、固相拡散接合される。
実施の形態に係る半導体装置１は、半導体デバイス１０のゲートパッド電極ＧＰ、ソースパッド電極ＳＰ、ドレインパッド電極３６のすべてに固相拡散技術による固相拡散接合を形成し、半導体デバイス１０のソースパッド電極ＳＰが裏側になるように、フェースダウン（Face Down）に配置する。ゲートパッド電極ＧＰおよびソースパッド電極ＳＰを裏面に配置し、ドレインパッド電極３６を表面に配置したフェースダウン配置によって、フリップチップ構造を実現している。半導体デバイス１０のゲートパッド電極ＧＰ、ソースパッド電極ＳＰ、ドレインパッド電極３６のすべてに固相拡散技術による固相拡散接合を形成するため、完全なワイヤボンドレス化を実現することができる。
また、実施の形態に係る半導体装置１は、図８に示すように、実装基板７０を搭載するヒートスプレッダー１００をさらに備え、実装基板７０とヒートスプレッダー１００は、固相拡散接合されていても良い。
また、実施の形態に係る半導体装置１は、図６〜図８に示すように、ドレインパッド電極３６1・３６2・３６3・３６4上に配置されたドレインコネクタＤＣを備え、ドレインパッド電極３６1・３６2・３６3・３６4とドレインコネクタＤＣは、固相拡散接合される。
また、ゲートコネクタ１８1・１８2・１８3・１８4は、図２に示すように、Ｔ字型形状のゲートコネクタ１８1・１８2・１８3・１８4がゲートパッド電極ＧＰと接触する面積よりもゲートコネクタ１８1・１８2・１８3・１８4が信号配線電極１２と接触する面積のほうが大きくなされていても良い。さらに、ゲートコネクタ１８1・１８2・１８3・１８4のＴ字型形状は、末広がりのバチ型形状、若しくはテーパー形状を備えていても良い。このような末広がりのバチ型形状、若しくはテーパー形状を備えることによって、ゲートコネクタ１８1・１８2・１８3・１８4の強度を増大することができる。
また、実施の形態に係る半導体装置１は、図５〜図６に示すように、半導体デバイス１０1・１０2・１０3・１０4を複数備え、半導体デバイス１０1・１０2・１０3・１０4の複数のゲートコネクタ１８1・１８2・１８3・１８4は、ゲートパッド電極ＧＰと同時に固相拡散接合可能である。
また、実施の形態に係る半導体装置１は、図５〜図６に示すように、半導体デバイス１０1・１０2・１０3・１０4を複数備え、半導体デバイス１０1・１０2・１０3・１０4の複数のソースコネクタ２０1・２０2・２０3・２０4は、ソースパッド電極ＳＰと同時に固相拡散接合可能である。
また、実施の形態に係る半導体装置１は、図５〜図６に示すように、半導体デバイス１０1・１０2・１０3・１０4を複数備え、半導体デバイス１０1・１０2・１０3・１０4の複数のドレインパッド電極３６1・３６2・３６3・３６4は、ドレインコネクタＤＣと同時に固相拡散接合可能である。
また、図６〜図８に示すように、実施の形態に係る半導体装置１は、ゲートコネクタ１８1・１８2・１８3・１８4とゲートパッド電極ＧＰおよび信号配線電極１２との間に、固相拡散接合によって形成されたゲート固相拡散接合層４８Ｇおよびゲートコネクタ固相拡散接合層４８ＧＣを備えていても良い。
同様に、図６〜図８に示すように、ソースコネクタ２０1・２０2・２０3・２０4とソースパッド電極ＳＰおよびパワー配線電極１６との間に、固相拡散接合によって形成されたソース固相拡散接合層４８Ｓおよびソースコネクタ固相拡散接合層４８ＳＣを備えていても良い。
同様に、図６〜図８に示すように、ドレインコネクタＤＣとドレインパッド電極３６1・３６2・３６3・３６4との間に、固相拡散接合によって形成されたドレイン固相拡散接合層４８Ｄを備えていても良い。
また、実施の形態に係る半導体装置１において、実装基板７０は、絶縁基板８の裏面上に配置された金属層６を備え、金属層６とヒートスプレッダー１００との間に、固相拡散接合によって形成されたヒートスプレッダー固相拡散接合層４８Ｈを備えていても良い。
ゲート固相拡散接合層４８Ｇ、ゲートコネクタ固相拡散接合層４８ＧＣ、ソース固相拡散接合層４８Ｓ、ソースコネクタ固相拡散接合層４８ＳＣ、ドレイン固相拡散接合層４８Ｄおよびヒートスプレッダー固相拡散接合層４８Ｈは、Ａｇ、Ａｕ、Ｔｉ、若しくはＮｉの組み合わせから選択されるいずれか単数若しくは複数の金属同士の固相拡散接合によって形成可能である。ここで、Ａｇ、Ａｕ、Ｔｉ、若しくはＮｉの組み合わせから選択されるいずれか単数若しくは複数の金属は、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成可能である。
また、ドレインコネクタＤＣ、ソースコネクタ２０1・２０2・２０3・２０4およびゲートコネクタ１８1・１８2・１８3・１８4は、アルミニウム（Ａｌ）、銅（Ｃｕ）、銅モリブデン（ＣｕＭｏ）合金、銅タングステン（ＣｕＷ）合金、若しくはＡｌ-ＳｉＣのいずれかで形成可能である。
また、実施の形態に係る半導体装置１において、固相拡散接合層４８Ｇ・４８ＧＣ・４８Ｓ・４８ＳＣ・４８Ｄ・４８Ｈを形成する際に、接合部に加圧する圧力は、約１ＭＰａ以上約１００ＭＰａ以下であり、加熱温度は、約２００℃以上約３５０℃以下であることが望ましい。
（変形例１）
実施の形態の変形例１に係る半導体装置１の模式的鳥瞰構造は、図９（ａ）に示すように表され、図９（ａ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図９（ｂ）に示すように表される。実施の形態の変形例１に係る半導体装置１においては、複数の半導体デバイス１０1・１０2・１０3を、絶縁基板８上にそれぞれ配置された信号配線電極１２・パワー配線電極１６に対して、フリップチップに配置し、かつドレインパッド電極３６1・３６2・３６3上にドレインコネクタＤＣを共通に配置している。実施の形態の変形例１に係る半導体装置１においては、ゲートパッド電極ＧＰとソースパッド電極ＳＰが並列に配置され、ゲートパッド電極ＧＰ上に配置されるゲートコネクタ１８1・１８2・１８3およびソースパッド電極ＳＰ上に配置されるソースコネクタ２０1・２０2・２０3は互いに並列にストライプ状に配置される。実施の形態の変形例１に係る半導体装置１においては、ゲートパッド電極ＧＰとゲートパッド電極ＧＰ上に配置されるゲートコネクタ１８1・１８2・１８3を実施の形態に比較して、相対的に大きな面積で形成して、接合強度の増大化を図っている。
また、実施の形態の変形例１においても、図示は省略されているが、固相拡散接合層４８Ｇ・４８ＧＣ・４８Ｓ・４８ＳＣ・４８Ｄ・４８Ｈを実施の形態の構成と同様に配置している。
また、実施の形態の変形例１に係るに係る半導体装置１においても、固相拡散接合層４８Ｇ・４８ＧＣ・４８Ｓ・４８ＳＣ・４８Ｄ・４８Ｈを形成する際に、接合部に加圧する圧力は、約１ＭＰａ以上約１００ＭＰａ以下であり、加熱温度は、約２００℃以上約３５０℃以下であることが望ましい。
（変形例２）
実施の形態の変形例２に係る半導体装置１は、図１０に示すように、絶縁基板８と、絶縁基板８に配置された信号配線電極１２と、絶縁基板８を貫通して配置されたパワー配線電極１６ａと、絶縁基板８上にフリップチップに配置され、半導体基板２６と、半導体基板２６の裏面上に配置されたソースパッド電極ＳＰおよびゲートパッド電極ＧＰと、半導体基板２６の表面上に配置されたドレインパッド電極３６とを有する半導体デバイス１０1と、ゲートパッド電極ＧＰ上に配置されたゲートコネクタ１８1と、ソースパッド電極ＳＰ上に配置されたソースコネクタ２０1とを備える。ここで、ゲートコネクタ１８1とゲートパッド電極ＧＰおよび信号配線電極１２、およびソースコネクタ２０1とソースパッド電極ＳＰおよびパワー配線電極１６は、固相拡散接合される。図１０の構成は、実施の形態における図７の構成に対応している。
実施の形態の変形例２に係る半導体装置１においては、パワー配線電極１６ａが絶縁基板８を貫通して配置されている。ここで、パワー配線電極１６ａは、例えば、厚さ約０．５ｍｍ〜約１．０ｍｍ程度の厚銅板で形成される。パワー配線電極１６ａ上には、例えば、銀メッキ層１９を形成して、ソースコネクタ２０1との接続を容易にしても良い。
パワー配線電極１６ａにより、低抵抗で放熱性にも優れる厚銅板を介して、例えば、約数百アンペア程度の大電流も絶縁基板８の厚さ方向への通電が可能である。
また、実施の形態の変形例２に係る半導体装置１は、図１１に示すように、実装基板７０を搭載するヒートスプレッダー１００をさらに備え、実装基板７０とヒートスプレッダー１００は、固相拡散接合されていても良い。その他の構成は、実施の形態と同様であるため、重複説明は省略する。
（変形例３）
実施の形態の変形例３に係る半導体装置１の模式的鳥瞰構造は、図１２（ａ）に示すように表され、図１２（ａ）のＩＶ−ＩＶ線に沿う模式的断面構造は、図１２（ｂ）に示すように表される。実施の形態の変形例３に係る半導体装置１においては、複数の半導体デバイス１０1・１０2・１０3を、絶縁基板８上に配置された信号配線電極１２・絶縁基板８を貫通して配置されたパワー配線電極１６ａに対して、フリップチップに配置し、かつドレインパッド電極３６1・３６2・３６3上にドレインコネクタＤＣを共通に配置している。実施の形態の変形例３に係る半導体装置１においては、ゲートパッド電極ＧＰとソースパッド電極ＳＰが並列に配置され、ゲートパッド電極ＧＰ上に配置されるゲートコネクタ１８1・１８2・１８3およびソースパッド電極ＳＰ上に配置されるソースコネクタ２０1・２０2・２０3は互いに並列にストライプ状に配置される。
実施の形態の変形例３に係る半導体装置１においても、変形例２と同様に、パワー配線電極１６ａが絶縁基板８を貫通して配置されている。パワー配線電極１６ａ上には、例えば、銀メッキ層１９を形成して、ソースコネクタ２０1・２０2・２０3との接続を容易にしても良い。その他の構成は、実施の形態の変形例１と同様であるため、重複説明は省略する。
（半導体装置の製造方法）
実施の形態に係る半導体装置１の製造方法は、図７に示すように、ゲートコネクタ１８1とゲートパッド電極ＧＰおよび信号配線電極１２を固相拡散接合して、ゲート固相拡散接合層４８Ｇおよびゲートコネクタ固相拡散接合層４８ＧＣを形成する工程と、ソースコネクタ２０1とソースパッド電極ＳＰおよびパワー配線電極１６ａを固相拡散接合して、ソース固相拡散接合層４８Ｓおよびソースコネクタ固相拡散接合層４８ＳＣを形成する工程とを有する。
また、実施の形態に係る半導体装置１の製造方法は、図７に示すように、ドレインコネクタＤＣとドレインパッド電極３６1を固相拡散接合して、ドレイン固相拡散接合層４８Ｄを形成する工程を有していても良い。
また、ゲート固相拡散接合層４８Ｇおよびゲートコネクタ固相拡散接合層４８ＧＣを形成する工程と、ソース固相拡散接合層４８Ｓおよびソースコネクタ固相拡散接合層４８ＳＣを形成する工程は、同時に実施しても良い。
また、ドレイン固相拡散接合層４８Ｄを形成する工程と、ソース固相拡散接合層４８Ｓおよびソースコネクタ固相拡散接合層４８ＳＣを形成する工程は、同時に実施しても良い。
また、実施の形態に係る半導体装置１の製造方法は、図８に示すように、絶縁基板８の裏面上に配置された金属層６とヒートスプレッダー１００を固相拡散接合して、ヒートスプレッダー固相拡散接合層４８Ｈを形成する工程を有していても良い。
また、実施の形態に係る半導体装置１の製造方法において、固相拡散接合を形成する圧力は、例えば、約１ＭＰａ〜約１００ＭＰａであり、固相拡散接合を形成する温度は、例えば、約２００℃〜約３５０℃である。
（ドレイン固相拡散接合）
半導体デバイス１０のドレイン側表面上にＡｇ、Ａｕ、Ｔｉ、Ｎｉなどを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成する。例えば、ドレイン領域２４に対して順次Ｔｉ／Ｎｉ／Ａｕ／Ａｇが積層されたドレインパッド電極３６の構造を形成しても良い。また、半導体デバイス１０のソース電極３４をＡｌで形成する場合には、このＡｌ上に順次Ｎｉ／Ａｇが積層された電極構造を形成しても良い。
また、ドレインコネクタＤＣの裏面上に、Ａｇ、Ａｕ、Ｔｉ、Ｎｉなどを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成しても良い。
半導体デバイス１０のドレイン側表面上に形成されたＴｉ／Ｎｉ／Ａｕ／Ａｇと、ドレインコネクタＤＣの裏面上に形成されたＡｇ、Ａｕ、Ｔｉ、Ｎｉなどを接触させる。組み合わせは、基本的にはどのような組み合わせでも接合は可能である。また、基本的には半田などの接合材料は必要としないが、ドレインコネクタＤＣの裏面が粗い場合には、Ａｇなどの半田や上記の金属で構成されたインサート金属を半導体デバイス１０のドレイン側表面上とドレインコネクタＤＣとの間に配置し、表面の接触を促進しても良い。
この状態で、ドレインコネクタＤＣの上部および実装基板７０の下部から圧力を印加する。この圧力の値は、例えば、約１ＭＰａ以上約１００ＭＰａ以下である。この圧力を印加する理由は、半導体デバイス１０のドレイン側表面とドレインコネクタＤＣの裏面の接触を促進させるためである。接触が行われる過程でさらに圧力をかけ続けることで、それぞれの表面は塑性変形を起こし、接触面が界面に変化していく。このプロセス時には、圧力と同様に熱も与えている。この加熱温度は、約２００℃〜約３５０℃である。この加熱工程によって、新しく接合面に形成された界面で起こる原子拡散を助長して、最終的には界面も消え、きれいな接合面が形成される。
加熱温度（約２００℃〜約３５０℃）の保持時間は約２０分であり、加熱温度から常温までの冷却時間および常温から加熱温度まで昇温時間は合わせて約２０分〜約４０分であり、全体のプロセス時間としては、約１時間以内である。
（ヒートスプレッダー固相拡散接合）
絶縁基板８とヒートスプレッダー１００などのベースプレートの接合も同様に形成可能である。すなわち、ヒートスプレッダー１００の表面にＡｇ、Ａｕ、Ｔｉ、Ｎｉなどからなる金属層１００ａ・１００ｂを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成する。また、絶縁基板８の表面にＡｇ、Ａｕ、Ｔｉ、Ｎｉなどからなる金属層１４・６を、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成する。
その後、絶縁基板８の裏面とヒートスプレッダー１００の表面を接触させ、上記と同様に圧力と熱を加えて、ヒートスプレッダー固相拡散接合層４８Ｈを形成する。
次に、半導体デバイス１０の裏面側のゲートコネクタ１８とゲートパッド電極ＧＰ間にゲート固相拡散接合層４８Ｇを形成し、ソースコネクタ２０とソースパッド電極ＳＰ間にソース固相拡散接合層４８Ｓを形成しても良い。
次に、半導体デバイス１０のドレインパッド電極３６の表面とドレインコネクタＤＣの裏面を接触させ、上記と同様に圧力と熱を加えて、ドレイン固相拡散接合層４８Ｄを形成しても良い。
尚、固相拡散接合層を形成する順番は、ヒートスプレッダー固相拡散接合層４８Ｈ・ゲート固相拡散接合層４８Ｇ・ソース固相拡散接合層４８Ｓ・ドレイン固相拡散接合層４８Ｄの順序に限定されるものではなく、適宜順番を選択可能である。例えば、ドレイン固相拡散接合層４８Ｄ・ソース固相拡散接合層４８Ｓ・ゲート固相拡散接合層４８Ｇを同時工程で形成し、最後にヒートスプレッダー固相拡散接合層４８Ｈを形成しても良い。
（ソース固相拡散接合・ゲート固相拡散接合）
実施の形態に係る半導体装置１の製造方法においては、まず図２に示すように、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰに接合させるためのソースコネクタ２０、ゲートコネクタ１８を用意する。ソースコネクタ２０およびゲートコネクタ１８の材料は、基本的には、電気伝導度、熱伝導度の高い材料、さらに搭載する半導体デバイス１０と熱膨張係数の近い材料が選択される。例えば、電気伝導度、熱伝導度の高い材料としては、Ａｌ、Ｃｕなどの材料を選択可能である。或いは、搭載する半導体デバイス１０と熱膨張係数の近い材料の観点からは、ＣｕＭｏやＣｕＷ、さらにＡｌ-ＳｉＣなどの材料を選択可能である。ソースコネクタ２０およびゲートコネクタ１８の材料の表面上には、ＡｇやＡｕ、さらにＴｉやＮｉを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成しても良い。
次に、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの表面には、図示は省略されているが、Ａｇ、Ａｕ、Ｔｉ、Ｎｉなどからなる金属層を、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成しても良い。
ここで、金属層の材料は、これらに固体拡散接合するソースコネクタ２０・ゲートコネクタ１８の材料によって変更可能である。例えば、ゲートコネクタ・１８ソースコネクタ２０をＡｇめっき層で被覆する場合には、ゲートパッド電極ＧＰ・ソースパッド電極ＳＰ上は、Ａｇからなる金属層をめっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成して、Ａｇ同士で固相拡散接合を容易にすることも可能である。
また、ゲートパッド電極ＧＰ・ソースパッド電極ＳＰがＡｌで形成されている場合には、Ａｌの酸化を防止するために、ゲートコネクタ１８・ソースコネクタ２０にはＮｉめっきを行うと良い。Ａｌは非常に柔らかい金属であるため、固相拡散接合工程において塑性変形が容易に生じやすいが、ゲートコネクタ１８・ソースコネクタ２０にＮｉめっきを実施して、ある程度酸化膜が少ない状態を実現しておくことで、固相拡散接合を容易にすることができる。
実施の形態に係る半導体装置１の製造工程後の構成は、図７〜図８に示すように表される。
図７〜図８に示すように、半導体デバイス１０のドレインパッド電極３６とドレインコネクタＤＣ間にドレイン固相拡散接合層４８Ｄが形成され、さらにゲートコネクタ１８とゲートパッド電極ＧＰ・信号配線電極１２間にゲート固相拡散接合層４８Ｇ・ゲートコネクタ固相拡散接合層４８ＧＣが形成される。
同様に、図７〜図８に示すように、ソースコネクタ２０とソースパッド電極ＳＰ・パワー配線電極１６間にソース固相拡散接合層４８Ｓ・ソースコネクタ固相拡散接合層４８ＳＣが形成される。
実施の形態に係る半導体装置１の製造方法において、半導体デバイス１０のドレインパッド電極３６とドレインコネクタＤＣとの間のドレイン固相拡散接合工程では、ドレインパッド電極３６の表面が、例えば、Ａｇで形成され、ドレインコネクタＤＣの裏面には、例えば、Ａｇめっきが施されているため、Ａｇ−Ａｇ接合による固相拡散接合層４８Ｄが形成される。この固相拡散接合層４８Ｄの融解温度もＡｇの融点である約９６０℃となる。
実施の形態に係る半導体装置１においては、約２００℃〜約３５０℃の相対的に低い加熱工程によって、高融点の固相拡散接合層４８Ｄ・４８Ｓ・４８ＳＣ・４８Ｈ・４８Ｇ・４８ＧＣを得ることができる。
また、実施の形態に係る半導体装置１においては、ソースパッド電極ＳＰ・ゲートパッド電極ＧＰをソースコネクタ２０・ゲートコネクタ１８に固相拡散接合し、パワー配線電極１６・信号配線電極１２をソースコネクタ２０・ゲートコネクタ１８に固相拡散接合し、ドレインパッド電極３６をドレインコネクタＤＣに固相拡散接合するため、完全なワイヤボンドレス化を実現すると共に、半導体デバイス１０の両面冷却構造を実現することができる。
さらに、実装基板７０をヒートスプレッダー１００に固相拡散接合することによって、半導体デバイス１０の両面冷却性能をさらに向上することができる。
尚、実施の形態の変形例１〜３に係る半導体装置１の製造方法についても実施の形態と同様であるため、重複説明は省略する。
（半導体デバイスの構成例）
実施の形態に係る半導体装置１に適用する半導体デバイス１０の例として、ＳｉＣ・ＭＯＳＦＥＴの模式的断面構造は、図１３に示すように、ｎ-高抵抗層からなる半導体基板２６と、半導体基板２６の表面側に形成されたｐベース領域２８と、ｐベース領域２８の表面に形成されたソース領域３０と、ｐベース領域２８間の半導体基板２６の表面上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３８と、ソース領域３０に接続されたソース電極３４と、半導体基板２６の表面と反対側の裏面に配置されたｎ+ドレイン領域２４と、ｎ+ドレイン領域２４に接続されたドレインパッド電極３６とを備える。
図７では、半導体デバイス１０は、プレーナゲート型ｎチャネル縦型ＳｉＣ・ＭＯＳＦＥＴで構成されているが、トレンチゲート型ｎチャネル縦型ＳｉＣ・ＭＯＳＦＥＴなどで構成されていても良い。
また、実施の形態に係る半導体装置１に適用する半導体デバイス１０には、ＳｉＣ・ＭＯＳＦＥＴの代わりに、ＧａＮ系ＦＥＴなどを適用することもできる。
実施の形態に係る半導体装置１に適用する半導体デバイス１０には、ＳｉＣ系、ＧａＮ系、若しくはＡｌＮ系のいずれかのパワーデバイスを適用可能である。
更には、実施の形態に係る半導体装置１に適用する半導体デバイス１０には、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶの半導体を用いることができる。
実施の形態に係る半導体装置によれば、固相拡散接合層４８Ｇ・４８Ｓ・４８Ｄ・４８Ｈとして、例えば、金属銀の融点が約９６０℃と高い耐熱性を備えているため、この固相拡散接合層４８Ｇ・４８Ｓ・４８Ｄ・４８ＨをＳｉＣ系ＦＥＴやＧａＮ系ＦＥＴなどのパワーデバイスに適用することによって、パワーデバイスを高温で駆動することができる。
実施の形態に係るに適用する半導体デバイス１０の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ・ＭＯＳＦＥＴの模式的断面構造は、図１４に示すように表される。ゲートパッド電極ＧＰは、ゲート絶縁膜３２上に配置されたゲート電極３８に接続され、ソースパッド電極ＳＰは、ソース領域３０に接続されたソース電極３４に接続される。
また、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰは、図１４に示すように、半導体デバイス１０の表面を覆うパッシべーション用の層間絶縁膜４４上に配置される。尚、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの下方の半導体基板２６内には、図８の構成例では、図示を省略しているが、図１３或いは、図１４の中央部と同様に、微細構造のトランジスタ構造が形成されていても良い。
さらに、図１４に示すように、中央部のトランジスタ構造においても、パッシべーション用の層間絶縁膜４４上にソースパッド電極ＳＰが延在して配置されていても良い。或いは、図８の中央部のトランジスタ構造において、パッシべーション用の層間絶縁膜４４上にゲートパッド電極ＧＰが延在して配置されていても良い。
（半導体装置を適用した応用例）
次に、図１５を参照して、実施の形態に係る半導体装置１を用いて構成した３相交流インバータについて説明する。
図１５に示すように、３相交流インバータは、ゲートドライブ部５０と、ゲートドライブ部５０に接続されたパワーモジュール部５２と、３相交流モータ部５４とを備える。パワーモジュール部５２は、３相交流モータ部５４のＵ相、Ｖ相、Ｗ相に対応して、Ｕ、Ｖ、Ｗ相のインバータが接続されている。
パワーモジュール部５２は、コンデンサＣが接続されたプラス端子（＋）とマイナス端子（−）間に、インバータ構成のＳｉＣ・ＭＯＳＦＥＴＱ１・Ｑ２、Ｑ３・Ｑ４、およびＱ５・Ｑ６が接続されている。さらに、ＳｉＣ・ＭＯＳＦＥＴＱ１〜Ｑ６のソース・ドレイン間には、ダイオードＤ１〜Ｄ６がそれぞれ逆並列に接続されている。
実施の形態に係る半導体装置１に適用される半導体デバイス１０に相当するＳｉＣ・ＭＯＳＦＥＴＱ１〜Ｑ６は、上述のように、固相拡散接合層４８Ｇ・４８Ｓ・４８Ｄ・４８Ｈを介して実装基板７０或いはヒートスプレッダー１００の上にフリップチップ構成に電気的に接続される。
（固相拡散接合工程）
ソースコネクタ２０・ゲートコネクタ１８の材料の表面上に、Ａｇ、Ａｕ、Ｔｉ、Ｎｉなどを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成し、かつソースパッド電極ＳＰ・ゲートパッド電極ＧＰの表面上に、Ａｇ、Ａｕ、Ｔｉ、Ｎｉなどを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成した後、実際の固相拡散接合工程を実施する。
固相拡散接合工程においては、プロセス時に大きな圧力（例えば、約１０ＭＰａ〜約１００ＭＰａ）と、例えば、約２００℃〜約３５０℃程度の熱を与え、まず圧力により塑性変形を起こし接合させる材料の表面を接触させ、さらにそこに熱を与えることで原子拡散を起こし、２つの材料を接合させる。
実施の形態に係る半導体装置の製造方法において、ドレインパッド電極３６とドレインコネクタＤＣとの接合も上記の固相拡散接合工程によって、実現可能である。
ドレインコネクタＤＣの上部から、さらに実装基板７０の下部から圧力を印加する。さらに同時に熱も与えることで固相拡散接合を行う。
実施の形態に係る半導体装置の製造方法に適用する固相拡散接合工程の説明であって、２つの金属材料Ｍ１・Ｍ２が互いに対向した様子を示す模式的断面構造は、図１６（ａ）に示すように表され、２つの金属材料Ｍ１・Ｍ２が互いに対向して接触し、高圧下で、接触界面ＢＦが塑性変形した様子を示す模式的断面構造は、図１６（ｂ）に示すように表され、接触界面ＢＦが完全に消失し、１つの境界面ＢＳのみが形成された様子を示す模式的断面構造は、図１６（ｃ）に示すように表され、原子拡散によって、境界面ＢＳが除去されてシームレスな固相拡散接合が形成された様子を示す模式的断面構造は、図１６（ｄ）に示すように表される。
（ａ）まず、図１６（ａ）に示すように、２つの金属材料Ｍ１・Ｍ２を互いに対向して近接させる。
（ｂ）次に、２つの金属材料Ｍ１・Ｍ２を互いに対向して接触させ、例えば、約１ＭＰａ以上約１００ＭＰａ以下の高い圧力を印加すると、図１６（ｂ）に示すように、接触界面ＢＦが塑性変形する。
（ｃ）次に、上記の高圧下において、加熱工程を実施すると、図１６（ｃ）に示すように、接触界面ＢＦが完全に消失し、１つの境界面ＢＳのみが形成される。このときの加熱温度は、例えば、約２００℃以上約３５０℃以下である。
（ｄ）さらに上記の高圧下において、加熱工程を実施し続けると、図１６（ｄ）に示すように、原子拡散によって、２つの金属材料Ｍ１・Ｍ２の境界面ＢＳが除去されてシームレスな固相拡散接合が形成される。
固相拡散接合工程における温度プロファイル例および圧力プロファイル例は、図１７に示すように表される。図１７の例では、初期状態において、圧力を約９０ＭＰａ印加し、この圧力を保持したままで、約５分以内で、常温から３５０℃まで昇温する。その後、約２０分間にわたり約９０ＭＰａの圧力と、約３５０℃の加熱温度を保持させる。その後、約２５分間で、圧力を約９０ＭＰａから大気圧まで降下させると共に、加熱温度を約３５０℃から約２００℃まで降下する。その後、約２５分間で、加熱温度を約２００℃から常温まで降下する。図１７から明らかなように、加圧・加熱プロセス時間は、約１時間で終了しており、プロセス時間の短縮化が実現されている。
実施の形態に係る半導体装置において適用される実装基板７０の模式的断面構造は、図１８に示すように、絶縁基板８の表面および裏面に金属層１４・６を形成した構造を備えていても良い。ここで、金属層１４・６は、ＤＢＣ（Direct Bonding Copper）基板やＤＢＡ（Direct Brazed Aluminum）などの実装基板７０の表面上のＣｕ電極やＡｌ電極で形成されていても良い。これらのＣｕ電極やＡｌ電極をパターニング加工して、絶縁基板８上に信号配線電極１２とパワー配線電極１６を形成しても良い。或いは、絶縁基板８上に、めっき技術、スパッタリング技術若しくは真空蒸着技術などを用いて信号配線電極１２およびパワー配線電極１６をパターン形成しても良い。
ドレイン固相拡散接合を形成するためには、基板の平坦性が要求されるため、実装基板７０の代わりに、図１９に示すように、シリコンウェハなどの半導体基板７も適用可能である。図１９の例では、半導体基板７上に、金属層５を形成している。
金属層１４・６・５は、Ａｇ、Ａｕ、Ｔｉ、Ｎｉなどを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成可能である。
（ダイシェアー強度テスト）
実施の形態に係る半導体装置１において、半導体デバイス１０のドレインパッド電極３６とドレインコネクタとの間のドレイン固相拡散接合について、ダイシェアー（Die Shear）強度テストを実施したところ、室温および３００℃の環境下で、共に従来のＰｂ半田接合と同程度、若しくは従来のＰｂ半田接合より高強度接合の結果が得られた。
（熱サイクルテスト）
実施の形態に係る半導体装置１において、熱サイクルテストにおける温度プロファイル例は、図２０に示すように表される。熱サイクルテストは窒素雰囲気中で行われ、マイナス５０℃〜プラス２５０℃の範囲で実施した。熱サイクルの１サイクルの周期は８０分であり、その内訳は、マイナス５０℃で３０分、マイナス５０℃からプラス２５０℃までの昇温時間１０分、プラス２５０℃で３０分、プラス２５０℃からマイナス５０℃までの冷却時間１０分である。１００サイクル毎に順方向電圧降下Ｖｆ、逆方向耐圧Ｖｒを測定したが、特性劣化は観測されていない。
以上の熱サイクルテストの結果より、実施の形態に係る半導体装置１の製造方法を用いて形成された固相拡散接合層４８Ｓ・４８Ｇ・４８Ｄ・４８Ｈの接合強度は、充分に確保されている。
実施の形態に係る半導体装置およびその製造方法によれば、固相拡散接合層が、ＡｇやＡｕが固有に有する融点まで接合耐熱性を保持するため、この固相拡散接合層をＳｉＣ系やＧａＮ系などのパワーデバイスに適用することによって、半導体デバイスを高温で駆動することができる。
実施の形態によれば、固相拡散接合層が、従来の低融点半田よりも電気伝導度や熱伝導度が高いため、電気的にも熱的にも効率の高い半導体装置を実現可能である。
実施の形態に係る半導体装置およびその製造方法によれば、低温度プロセスで高融点の固相拡散接合層を形成することができるため、製造工程時に材料へのダメージを低減することができる。
実施の形態によれば、固相拡散接合を適用することによって、従来の高融点半田であるＰｂ半田とほぼ同じプロセス温度と時間を達成することができるため、量産性に向いた半導体装置を提供することができる。
実施の形態に係る半導体装置およびその製造方法によれば、半導体デバイスを複数個並列に配置した構造を同時プロセスで実現することも可能であるため、大容量化、量産化、工程時間の短縮化、工程の簡略化が容易である。
実施の形態に係る半導体装置およびその製造方法においては、固相拡散接合により電極接続を実施しているため、完全なワイヤボンドレス化が可能である。このため、製造時の信頼性を向上可能であり、また、ボンディングワイヤの有する寄生インダクタンスが低減され、高速スイッチング性能や高周波駆動性能を達成可能である。
本実施の形態に係る半導体装置およびその製造方法によれば、半導体デバイスを実装基板側とドレインコネクタＤＣ側の両面から冷却する両面冷却構造を実現することができ、放熱性能に優れている。
本実施の形態に係る半導体装置およびその製造方法によれば、半導体デバイスのゲートコネクタ、ソースコネクタ、ドレインコネクタのすべてに固相拡散技術による固相拡散接合を形成した構造により、高温接合を実現可能となり、搭載されるＳｉＣ系若しくはＧａＮ系などの半導体デバイスの高温動作性能を発揮させることができる。
本発明によれば、固相拡散接合により、プロセス温度が低温化され、プロセス時間が短縮化され、かつフリップチップ構造の半導体装置およびその製造方法を提供することができる。
[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態などを含む。
本発明の半導体装置は、パワー半導体モジュール、インテリジェントパワーモジュールなどパワーデバイス全般に利用可能である。
１…半導体装置
５、６、１４、１００ａ、１００ｂ…金属層
７…半導体基板
８…絶縁基板
１０、１０1、１０2、１０3、１０4…半導体デバイス
１２…信号配線電極
１６、１６ａ…パワー配線電極
１８、１８1、１８2、１８3、１８4…ゲートコネクタ
１９…銀メッキ層
２０、２０1、２０2、２０3、２０4…ソースコネクタ
２４…ドレイン領域
２６…高抵抗基板
２８…ベース領域
３０…ソース領域
３２…ゲート絶縁膜
３４…ソース電極
３６…ドレインパッド電極
３８…ゲート電極
４４…層間絶縁膜
４８Ｇ…ゲート固相拡散接合層
４８ＧＣ…ゲートコネクタ固相拡散接合層
４８Ｓ…ソース固相拡散接合層
４８ＳＣ…ソースコネクタ固相拡散接合層
４８Ｄ…ドレイン固相拡散接合層
４８Ｈ…ヒートスプレッダー固相拡散接合層
５０…ゲートドライブ部
５２…パワーモジュール部
５４…３相交流モータ部
７０…実装基板
１００…ヒートスプレッダー
Ｃ…コンデンサ
Ｄ１〜Ｄ６…ダイオード
ＧＰ…ゲートパッド電極
ＳＰ…ソースパッド電極
ＤＣ…ドレインコネクタ

Claims (25)

  1. 絶縁基板と、
    前記絶縁基板上に配置された信号配線電極と、
    前記絶縁基板上に若しくは前記絶縁基板を貫通して配置されたパワー配線電極と、
    前記絶縁基板上にフリップチップに配置され、半導体基板と、前記半導体基板の裏面上に配置されたソースパッド電極およびゲートパッド電極と、前記半導体基板の表面上に配置されたドレインパッド電極とを有する半導体デバイスと、
    前記ゲートパッド電極上に配置されたゲートコネクタと、
    前記ソースパッド電極上に配置されたソースコネクタと
    を備え、前記ゲートコネクタと前記ゲートパッド電極および前記信号配線電極、前記ソースコネクタと前記ソースパッド電極および前記パワー配線電極は、固相拡散接合されることを特徴とする半導体装置。
  2. 前記絶縁基板を搭載するヒートスプレッダーをさらに備え、前記絶縁基板と前記ヒートスプレッダーは、固相拡散接合されることを特徴とする請求項１に記載の半導体装置。
  3. 前記ドレインパッド電極上に配置されたドレインコネクタを備え、前記ドレインパッド電極と前記ドレインコネクタは、固相拡散接合されることを特徴とする請求項１に記載の半導体装置。
  4. 前記ゲートコネクタは逆Ｔ字型形状を備え、前記ゲートコネクタが前記ゲートパッド電極と接触する面積よりも前記ゲートコネクタが前記信号配線電極と接触する面積のほうが大きいことを特徴とする請求項１に記載の半導体装置。
  5. 前記半導体デバイスを複数備え、前記半導体デバイスの複数の前記ゲートコネクタは、前記ゲートパッド電極と同時に固相拡散接合可能であることを特徴とする請求項１に記載の半導体装置。
  6. 前記半導体デバイスを複数備え、前記半導体デバイスの複数の前記ソースコネクタは、前記ソースパッド電極と同時に固相拡散接合可能であることを特徴とする請求項１に記載の半導体装置。
  7. 前記半導体デバイスを複数備え、前記半導体デバイスの複数の前記ドレインパッド電極は、前記ドレインコネクタと同時に固相拡散接合可能であることを特徴とする請求項３に記載の半導体装置。
  8. 前記ゲートコネクタと前記ゲートパッド電極および前記信号配線電極との間に、固相拡散接合によって形成されたゲート固相拡散接合層およびゲートコネクタ固相拡散接合層を備えることを特徴とする請求項１に記載の半導体装置。
  9. 前記ソースコネクタと前記ソースパッド電極および前記パワー配線電極との間に、固相拡散接合によって形成されたソース固相拡散接合層およびソースコネクタ固相拡散接合層を備えることを特徴とする請求項１に記載の半導体装置。
  10. 前記ドレインコネクタと前記ドレインパッド電極との間に、固相拡散接合によって形成されたドレイン固相拡散接合層を備えることを特徴とする請求項１に記載の半導体装置。
  11. 前記絶縁基板の裏面上に配置された金属層を備え、前記金属層と前記ヒートスプレッダーとの間に、固相拡散接合によって形成されたヒートスプレッダー固相拡散接合層を備えることを特徴とする請求項２に記載の半導体装置。
  12. 前記ゲート固相拡散接合層および前記ゲートコネクタ固相拡散接合層は、Ａｇ、Ａｕ、Ｔｉ、若しくはＮｉの組み合わせから選択されるいずれか単数若しくは複数の金属同士の固相拡散接合によって形成されることを特徴とする請求項８に記載の半導体装置。
  13. 前記ソース固相拡散接合層および前記ソースコネクタ固相拡散接合層は、Ａｇ、Ａｕ、Ｔｉ、若しくはＮｉの組み合わせから選択されるいずれか単数若しくは複数の金属同士の固相拡散接合によって形成されることを特徴とする請求項９に記載の半導体装置。
  14. 前記ドレイン固相拡散接合層は、Ａｇ、Ａｕ、Ｔｉ、若しくはＮｉの組み合わせから選択されるいずれか単数若しくは複数の金属同士の固相拡散接合によって形成されることを特徴とする請求項１０に記載の半導体装置。
  15. 前記ヒートスプレッダー固相拡散接合層は、Ａｇ、Ａｕ、Ｔｉ、若しくはＮｉの組み合わせから選択されるいずれか単数若しくは複数の金属同士の固相拡散接合によって形成されることを特徴とする請求項１１に記載の半導体装置。
  16. 前記ゲートコネクタおよび前記ソースコネクタは、Ａｌ、Ｃｕ、ＣｕＭｏ、ＣｕＷ、若しくはＡｌＳｉＣのいずれかで形成されることを特徴とする請求項１に記載の半導体装置。
  17. 前記半導体デバイスは、ＳｉＣ系、ＧａＮ系、若しくはＡｌＮ系のいずれかのパワーデバイスであることを特徴とする請求項１に記載の半導体装置。
  18. 前記半導体デバイスは、バンドギャップエネルギーが１．１ｅＶ〜８ｅＶの半導体を用いることを特徴とする請求項１に記載の半導体装置。
  19. 絶縁基板と、前記絶縁基板上に配置された信号配線電極と、前記絶縁基板上に若しくは前記絶縁基板を貫通して配置されたパワー配線電極と、前記絶縁基板上にフリップチップに配置され、半導体基板と、前記半導体基板の裏面上に配置されたソースパッド電極およびゲートパッド電極と、前記半導体基板の表面上に配置されたドレインパッド電極とを有する半導体デバイスと、前記ゲートパッド電極上に配置されたゲートコネクタと、前記ソースパッド電極上に配置されたソースコネクタとを備える半導体装置の製造方法において、
    前記ゲートコネクタと前記ゲートパッド電極および前記信号配線電極を固相拡散接合して、ゲート固相拡散接合層およびゲートコネクタ固相拡散接合層を形成する工程と、
    前記ソースコネクタと前記ソースパッド電極および前記パワー配線電極を固相拡散接合して、ソース固相拡散接合層およびソースコネクタ固相拡散接合層を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  20. 前記ドレインコネクタと前記ドレインパッド電極を固相拡散接合して、ドレイン固相拡散接合層を形成する工程を有することを特徴とする請求項１９に記載の半導体装置の製造方法。
  21. 前記ゲート固相拡散接合層およびゲートコネクタ固相拡散接合層を形成する工程と、前記ソース固相拡散接合層およびソースコネクタ固相拡散接合層を形成する工程は、同時に実施することを特徴とする請求項１９に記載の半導体装置の製造方法。
  22. 前記ドレイン固相拡散接合層を形成する工程と、前記ソース固相拡散接合層およびソースコネクタ固相拡散接合層を形成する工程は、同時に実施することを特徴とする請求項２０に記載の半導体装置の製造方法。
  23. 前記絶縁基板の裏面上に配置された金属層と前記絶縁基板を搭載するヒートスプレッダーを固相拡散接合して、ヒートスプレッダー固相拡散接合層を形成する工程を有することを特徴とする請求項１９に記載の半導体装置の製造方法。
  24. 前記固相拡散接合を形成する圧力は、１ＭＰａ以上１００ＭＰａ以下であることを特徴とする請求項１９に記載の半導体装置の製造方法。
  25. 前記固相拡散接合を形成する温度は、２００℃以上３５０℃以下であることを特徴とする請求項１９に記載の半導体装置の製造方法。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013243100A (ja) * 2012-05-23 2013-12-05 Ushio Inc ショートアーク型放電ランプ
JP2016012659A (ja) * 2014-06-30 2016-01-21 株式会社日立製作所 半導体装置およびその製造方法
WO2016059902A1 (ja) * 2014-10-15 2016-04-21 住友電気工業株式会社 半導体モジュール
WO2016059901A1 (ja) * 2014-10-15 2016-04-21 住友電気工業株式会社 半導体モジュール
US9431337B2 (en) * 2015-01-13 2016-08-30 Noda Screen Co., Ltd. Semiconductor device having an inner power supply plate structure
JP2018157115A (ja) * 2017-03-17 2018-10-04 三菱マテリアル株式会社 絶縁回路基板の製造方法、及び、ヒートシンク付き絶縁回路基板の製造方法
JP2019149477A (ja) * 2018-02-27 2019-09-05 三菱電機株式会社 半導体装置およびその製造方法並びに電力変換装置
JPWO2020184304A1 (ja) * 2019-03-12 2020-09-17
WO2021005916A1 (ja) * 2019-07-10 2021-01-14 株式会社デンソー 半導体装置及び電子装置
KR20210034574A (ko) * 2019-11-21 2021-03-30 매그나칩 반도체 유한회사 반도체 패키지 및 그 제조 방법
US11081419B2 (en) 2016-11-30 2021-08-03 Magnachip Semiconductor, Ltd. Semiconductor package and a method of manufacturing the same
US11545409B2 (en) 2020-02-05 2023-01-03 Fuji Electric Co., Ltd. Semiconductor module having block electrode bonded to collector electrode and manufacturing method thereof
JP7447785B2 (ja) 2020-12-25 2024-03-12 株式会社デンソー 電子装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9761506B2 (en) * 2012-02-23 2017-09-12 Rohm Co., Ltd. Semiconductor device and fabrication method for the same
US9044822B2 (en) * 2012-04-17 2015-06-02 Toyota Motor Engineering & Manufacturing North America, Inc. Transient liquid phase bonding process for double sided power modules
KR20150016667A (ko) * 2013-08-05 2015-02-13 서울반도체 주식회사 질화물계 전계효과 트랜지스터 및 그 제조방법
US9196577B2 (en) * 2014-01-09 2015-11-24 Infineon Technologies Ag Semiconductor packaging arrangement
JP6299441B2 (ja) 2014-06-02 2018-03-28 株式会社デンソー 半導体装置
US10777475B2 (en) * 2015-12-04 2020-09-15 Renesas Electronics Corporation Semiconductor chip, semiconductor device, and electronic device
DE102015121775B3 (de) * 2015-12-15 2016-12-15 Infineon Technologies Ag Verfahren zum Verbinden eines Halbleiterchips mit einer metallischen Oberfläche eines Substrats mittels zweier Kontaktmetallisierungsschichten und Verfahren zur Herstellung einer Elektronikbaugruppe
WO2020226626A1 (en) * 2019-05-07 2020-11-12 Light-Med (Usa), Inc. Silver-indium transient liquid phase method of bonding semiconductor device and heat-spreading mount and semiconductor structure having silver-indium transient liquid phase bonding joint

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03191554A (ja) * 1989-12-21 1991-08-21 Fuji Electric Co Ltd 半導体装置
JPH11307596A (ja) * 1998-04-23 1999-11-05 Hitachi Ltd 低温接合方法
JP2007059860A (ja) * 2004-11-30 2007-03-08 Toshiba Corp 半導体パッケージ及び半導体モジュール
JP2007311528A (ja) * 2006-05-18 2007-11-29 Mitsubishi Materials Corp パワーモジュール用基板およびパワーモジュール用基板の製造方法並びにパワーモジュール
JP2010161296A (ja) * 2009-01-09 2010-07-22 Stanley Electric Co Ltd 回路装置、回路装置の製造方法および回路装置の評価方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8903311D0 (en) 1989-02-14 1989-04-05 Raychem Pontoise Sa Composite solder article
US5280414A (en) * 1990-06-11 1994-01-18 International Business Machines Corp. Au-Sn transient liquid bonding in high performance laminates
US6946740B2 (en) * 2002-07-15 2005-09-20 International Rectifier Corporation High power MCM package
US6847073B2 (en) * 2002-11-07 2005-01-25 Kabushiki Kaisha Toshiba Semiconductor device using ferroelectric film in cell capacitor, and method for fabricating the same
US6962835B2 (en) * 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
JP3790995B2 (ja) * 2004-01-22 2006-06-28 有限会社ボンドテック 接合方法及びこの方法により作成されるデバイス並びに接合装置
US7390735B2 (en) * 2005-01-07 2008-06-24 Teledyne Licensing, Llc High temperature, stable SiC device interconnects and packages having low thermal resistance
EP1783829A1 (en) * 2005-11-02 2007-05-09 Abb Research Ltd. Method for bonding electronic components
TWI307132B (en) * 2006-03-24 2009-03-01 Via Tech Inc Chip package and fabricating method thereof
US7999369B2 (en) * 2006-08-29 2011-08-16 Denso Corporation Power electronic package having two substrates with multiple semiconductor chips and electronic components

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03191554A (ja) * 1989-12-21 1991-08-21 Fuji Electric Co Ltd 半導体装置
JPH11307596A (ja) * 1998-04-23 1999-11-05 Hitachi Ltd 低温接合方法
JP2007059860A (ja) * 2004-11-30 2007-03-08 Toshiba Corp 半導体パッケージ及び半導体モジュール
JP2007311528A (ja) * 2006-05-18 2007-11-29 Mitsubishi Materials Corp パワーモジュール用基板およびパワーモジュール用基板の製造方法並びにパワーモジュール
JP2010161296A (ja) * 2009-01-09 2010-07-22 Stanley Electric Co Ltd 回路装置、回路装置の製造方法および回路装置の評価方法

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013243100A (ja) * 2012-05-23 2013-12-05 Ushio Inc ショートアーク型放電ランプ
JP2016012659A (ja) * 2014-06-30 2016-01-21 株式会社日立製作所 半導体装置およびその製造方法
WO2016059902A1 (ja) * 2014-10-15 2016-04-21 住友電気工業株式会社 半導体モジュール
WO2016059901A1 (ja) * 2014-10-15 2016-04-21 住友電気工業株式会社 半導体モジュール
JP2016082040A (ja) * 2014-10-15 2016-05-16 住友電気工業株式会社 半導体モジュール
JP2016082039A (ja) * 2014-10-15 2016-05-16 住友電気工業株式会社 半導体モジュール
CN107078129A (zh) * 2014-10-15 2017-08-18 住友电气工业株式会社 半导体模块
US9947639B2 (en) 2014-10-15 2018-04-17 Sumitomo Electric Industries, Ltd. Semiconductor module
US9966334B2 (en) 2014-10-15 2018-05-08 Sumitomo Electric Industries, Ltd. Semiconductor module
CN107078129B (zh) * 2014-10-15 2019-05-17 住友电气工业株式会社 半导体模块
US9431337B2 (en) * 2015-01-13 2016-08-30 Noda Screen Co., Ltd. Semiconductor device having an inner power supply plate structure
US11081419B2 (en) 2016-11-30 2021-08-03 Magnachip Semiconductor, Ltd. Semiconductor package and a method of manufacturing the same
JP2018157115A (ja) * 2017-03-17 2018-10-04 三菱マテリアル株式会社 絶縁回路基板の製造方法、及び、ヒートシンク付き絶縁回路基板の製造方法
JP2019149477A (ja) * 2018-02-27 2019-09-05 三菱電機株式会社 半導体装置およびその製造方法並びに電力変換装置
JPWO2020184304A1 (ja) * 2019-03-12 2020-09-17
WO2020184304A1 (ja) * 2019-03-12 2020-09-17 住友電気工業株式会社 炭化珪素半導体装置
US11715767B2 (en) 2019-03-12 2023-08-01 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
WO2021005916A1 (ja) * 2019-07-10 2021-01-14 株式会社デンソー 半導体装置及び電子装置
JP2021015857A (ja) * 2019-07-10 2021-02-12 株式会社デンソー 半導体装置及び電子装置
KR20210034574A (ko) * 2019-11-21 2021-03-30 매그나칩 반도체 유한회사 반도체 패키지 및 그 제조 방법
KR102365004B1 (ko) * 2019-11-21 2022-02-18 매그나칩 반도체 유한회사 반도체 패키지 및 그 제조 방법
US11545409B2 (en) 2020-02-05 2023-01-03 Fuji Electric Co., Ltd. Semiconductor module having block electrode bonded to collector electrode and manufacturing method thereof
JP7447785B2 (ja) 2020-12-25 2024-03-12 株式会社デンソー 電子装置

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