JP2015005583A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2015005583A
JP2015005583A JP2013129088A JP2013129088A JP2015005583A JP 2015005583 A JP2015005583 A JP 2015005583A JP 2013129088 A JP2013129088 A JP 2013129088A JP 2013129088 A JP2013129088 A JP 2013129088A JP 2015005583 A JP2015005583 A JP 2015005583A
Authority
JP
Japan
Prior art keywords
power semiconductor
lead frame
semiconductor elements
semiconductor device
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013129088A
Other languages
English (en)
Inventor
淳也 田中
Junya Tanaka
淳也 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2013129088A priority Critical patent/JP2015005583A/ja
Publication of JP2015005583A publication Critical patent/JP2015005583A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48111Disposition the wire connector extending above another semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48475Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48491Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being an additional member attached to the bonding area through an adhesive or solder, e.g. buffer pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901Structure
    • H01L2224/4903Connectors having different sizes, e.g. different diameters
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Wire Bonding (AREA)

Abstract

【課題】ボンディングワイヤーを厚みが薄いパワー半導体素子接続するときのダメージを抑制できる半導体装置を提供することを目的とする。【解決手段】半導体素子(2a,2b)の一面が導電性材料(3a,3b)で接合されている第一金属基板(1)と、半導体素子(2a,2b)の第一金属基板(1)と接合されている面とは反対面に載置されて接合されている第二金属基板(4a,4b)を有し、金属ワイヤー(5a,5b)は、第二金属基板(4a,4b)の半導体素子(2a,2b)と接合されている面とは反対面(F)と接合されている。【選択図】図1

Description

本発明は、特にパワーデバイスなどの電力変換用途で使用される半導体装置に関する。
太陽光発電システムのパワーコンディショナー、または、家電やEV用モーターの回転制御に使用されるパワー半導体素子は、機器の省エネルギーに関わるキーデバイスとして注目されている。例えば直流電力から交流電力を電気的に生成するインバータは、複数個のトランジスタで構成される。モーター制御系のインバータ回路であれば、正極側のトランジスタと負極側のトランジスタを一相として三相分を組み合わせることで、モーターの回転速度調整やトルクの調整が容易になり、電力変換時のロスが少なく、効率よく電力を使用することができる。この場合に用いられるトランジスタとしては、IGBT(Insulated Gate Bipolar Transistor)、MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)のようなパワー半導体素子がある。
従来技術の半導体装置の構造は、例えば特許文献1に開示されている。
図4に示すように、この従来の半導体装置20Aは、リードフレーム1上に接合材料3a,3bを用いて接合された少なくとも2つのパワー半導体素子2a,2bを含む。接合材料3a,3bには、放熱性の観点からSn−Ag−Cuはんだなどの金属材料が用いられる。パワー半導体素子2a,2bには、IGBT、MOSFETなどのトランジスタやダイオードが用いられる。パワー半導体素子2aとパワー半導体素子2bとの間、または、パワー半導体素子2bとリードフレーム1との間は、例えばAl等の金属からなるボンディングワイヤー5を用い、電気的に接続される。
半導体装置20Aは、パワー半導体素子2a,2bから放出される熱を外部へ伝達するための放熱板7を有している。この放熱板7の一面は、モールド樹脂8から露出している。リードフレーム1や放熱板7の材料には、Cu又はCu系合金が用いられる。モールド樹脂8には、トランスファーモールドに適するエポキシ樹脂が一般的に使用される。
電流が流れるリードフレーム1と放熱板7を電気的に絶縁するため、両者の間には、絶縁層6が形成されている。この絶縁層6は、モールド樹脂8と同じくエポキシ樹脂が使用されるが、放熱性を向上させるためAl(アルミナ)やBN(窒化ホウ素)などの熱伝導率の高いセラミックフィラーが高充填されている。
この従来技術のように、パワー半導体素子2a,2bを2つ以上含み、トランジスタとダイオードが直列に繋がれて1パッケージ化されている半導体装置20Aは、パワーモジュールと呼ばれる。先に述べたモーター制御のための三相分のパワー半導体素子を1パッケージ化することで、実装面積の削減、半導体素子間距離の短縮による性能向上、ユーザー側の設計負荷低減が可能となるメリットがある。
特許第4146785号公報
しかしながら、従来技術の半導体装置20Aでは、以下のような観点から課題を有していた。
パワー半導体素子2a,2bは、取り扱う電流領域に比例して、チップサイズが拡大する傾向にある。また、パワー半導体素子2a,2bの裏面から表面に向かって電流が流れる、いわゆる縦型デバイスであれば、素子の厚みが薄い方が電力変換時の損失が少なくなって効率が向上するため、薄型の素子を使用することが多い。このため、数百Aアンペア級のパワー半導体素子2a,2bとしては、幅と長さが十数mmで厚みが100μm以下という薄板形状のものが使用される。このような薄板形状のものは、取り扱いや組み立て工程におけるプロセス条件マージンが狭く、技術的な難易度が高い。
また、パワー半導体素子2a,2bをリードフレーム1などと接続する際は、ボンディングワイヤー5を用いて超音波工法で接合するのが一般的である。例えば、Alであれば最大φ500μmのボンディングワイヤー5が用いられるが、前述の通り、パワー半導体素子2a,2bを薄型化した場合、薄いパワー半導体素子2a,2bに対して超音波工法による荷重と超音波エネルギーによってダメージを与える場合があり、条件によっては破壊に至る可能性すらある。
なお、電力変換の効率の向上のため、パワー半導体素子2a,2bの薄型化はさらに進むと見られ、このような課題に対する解決策は非常に重要視されている。
本発明はこのような課題を鑑みてなされたものであり、薄いパワー半導体素子をボンディングワイヤーで接続するときのダメージを抑制することが可能な半導体装置を提供することを目的とする。
前記目的を達成するために、本発明の半導体装置は、半導体素子と、前記半導体素子の一面に第一接合材料で接合されたリードフレームと、前記半導体素子を挟んで前記リードフレームと反対側の前記半導体素子の面に第二接合材料で接合された金属板と、金属ワイヤーとを備え、前記金属ワイヤーは、前記金属板を介して前記半導体素子と前記リードフレームとを電気的に接続していることを特徴とする。
また、前記目的を達成するために、本発明の半導体装置の製造方法は、リードフレームの一面に第一接合材料で接合された半導体素子の他面に、第二接合材料で金属板を接合し、前記リードフレームと前記金属板を金属ワイヤーにより荷重又は超音波により接合することで、前記金属板を介して前記半導体素子と前記リードフレームとを電気的に接続する、ことを特徴とする。
本発明によれば、薄いパワー半導体素子をボンディングワイヤーで接続するときのダメージを抑制することができるので、特に薄型のパワー半導体素子に有効な半導体装置を提供することができる。
本発明の実施の形態1における半導体装置を示す内部断面図 本発明の実施の形態1における半導体装置を示す内部平面図 本発明の実施の形態1における半導体装置を示す電気回路図 従来技術における半導体装置を示す断面図
以下、本発明の実施の形態を、図1〜図3に基づいて説明する。
以下の説明では、インバータの基本構成単位となる1アーム分のトランジスタが搭載されている“2in1モジュール”をベースに説明する。しかしながら、本発明は半導体装置内の素子数を限定するものではなく、例えばディスクリート半導体装置であっても、同様の効果を得ることができる。
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置20の内部断面図である。図2は、図1で説明した半導体装置20の内部平面図である。
本実施の形態の半導体装置20の一例は、パワーデバイスである。また、複数のパワーデバイスを有するモジュールの一例は、パワーモジュールである。
図1に示すように、第一金属基板としてのリードフレーム1の上には、パワー半導体素子2a,2bが搭載されている。リードフレーム1の厚みは、例えば0.4〜1.0mm程度である。リードフレーム1の材料は、例えばCu又はCu合金を用いることができる。なお、パワーデバイスには放熱性が求められるため、リードフレーム1の材料としては、熱伝導性の面からCuの比率が高い材料を使用した方が好ましい。
パワー半導体素子2a,2bは、例えば、パワー半導体素子2aがIGBTであり、パワー半導体素子2bがFWD(Free Wheeling Diode)である。これ以降、パワー半導体素子2a,2bは、それぞれIGBTとFWDを指すものとして説明する。パワー半導体素子2a,2bとリードフレーム1とは、導電性材料としての接合材料3a,3bによって電気的に接続されている。IGBTであるパワー半導体素子2aの表面はエミッタであり、その裏面はコレクタである。また、FWDであるパワー半導体素子2bの表面はアノードであり、その裏面はカソードである。接合材料3a,3bは、第一接合材料の一例である。
接合材料3a,3bは、例えばSn−Ag−Cuはんだである。リードフレーム1上において接合材料3a,3bにより接合するためのエリアには、接合材料3a,3bが濡れやすい表面処理(例えば、AgめっきやNiめっきなど)を予め施しておくことが、接合性の面から好ましい。
本実施の形態では、パワー半導体素子2a,2bの表面に、導電性の第二金属基板として、リードフレーム1と同じ厚みの金属板4a,4bを配置している。金属板4a,4bは、導電性材料としての接合材料3c,3dによってパワー半導体素子2a,2bに接合されることで電気的に接続されている。接合材料3c,3dには、接合材料3a,3bと同一のものを使用することが望ましい。接合材料3c,3dは、第二接合材料の一例である。
さらに、本実施の形態では、金属板4a,4bを、リードフレーム1と同一の材料で構成している。金属板4a,4bの材料は、例えばCu又はCu合金である。
本実施の形態の半導体装置20は、このように、リードフレーム1と金属板4a,4bの厚みと材料を同一にしていることが特徴の一つである。本実施の形態の半導体装置20は、この特徴を有することにより、ダイボンド時などに半導体装置20が高温にさらされた際、熱膨張係数に応じてこれらが同じ伸び方をすることになる。そのため、同一の厚みと材料の第一金属基板(リードフレーム1)と第二金属基板(金属板4a,4b)とは、常温に戻る際、それぞれ逆方向に反って、これらの間に挟まれたパワー半導体素子2a,2bに対して、その表面と裏面からそれぞれ同一の大きさの逆方向の力を作用させる。その結果、パワー半導体素子2a,2b自体には反り方向の力が発生せず、パワー半導体素子2a,2bが反ることがなくなるため、接合時の荷重が局所的に集中せず、パワー半導体素子2a,2bのダメージを抑制することができる。
さらに、本実施の形態の半導体装置20では、金属板4a,4bの大きさを、パワー半導体素子2a,2bの大きさに対して、外周から少なくとも0.3mm小さくしている。すなわち、本実施の形態の半導体装置20では、金属板4a,4bの幅と長さを、パワー半導体素子2a,2bの幅と長さ(以下、チップサイズ)に対して、それぞれ僅かに小さく設定している。
このように設定する理由の一つは、金属板4a,4bとパワー半導体素子2a,2bとの間で、異電位となる充電部を近接させないためである。動作中のパワー半導体素子2a,2bの表面と裏面は異なる電位を持つことになるが、例えばパワー半導体素子2aがIGBTの場合、裏面となるコレクタの電位は表面となるエミッタのエッジ(以下、チップエッジ)まで同電位となる。通常、半導体装置では、表面となるエミッタの外周部にガードリング(図示せず)と呼ばれる電界緩和構造を設けることで、エミッタとコレクタとの絶縁性を保持している。このため、金属板4a,4bがチップサイズと同等、もしくはそれ以上であると、金属板4a,4bがチップエッジと近接してしまい、接合材料3a,3bの厚み分しか距離を確保できなくなる。さらに、金属板4a,4bが傾いた場合は、これらが接触してショートする危険性すらある。よって、金属板4a,4bの大きさは、ガードリング分だけパワー半導体素子2a,2bよりも小さくしておくことが望ましい。ガードリング分は、例えば、それぞれ外周から0.3mm以上の領域である。なお、チップサイズよりも金属板4a,4bの面積をガードリング分だけ小さくした状態でも、パワー半導体素子2a,2bのほとんどを金属板4a,4bで覆うことができるため、反りには大きく寄与せず、反り抑制の効果は充分得ることができる。
なお、ガードリングは、パッシベーションと呼ばれる保護膜で覆われている場合が多い。パッシベーションは、SiN(窒化ケイ素)で構成されるため、ガードリングは、はんだとは濡れない(接合しない)性質を持つ。そのため、このガードリングの部分で接合しようとしても、はんだを弾いて接合されず、実質的に金属板4a,4bの大きさはパワー半導体素子2a,2bよりも小さくせざるを得ない。
金属板4a,4bの形状は、パワー半導体素子2a,2bの形状に合わせた形状にしている。通常、IGBTとFWDは同じ定格電流及び定格電圧であっても、その素子機能からIGBTの面積が大きくなるため、本実施の形態では、IGBTと接合されている金属板4aの面積を、FWDと接合されている金属板4bの面積よりも大きくしている。
リードフレーム1の表面と金属板4a,4bの反対面Fとは、金属ワイヤーとしてのボンディングワイヤー5a,5bで接続される。ここで、金属板4a,4bの反対面Fは、金属板4a,4bにおいてパワー半導体素子2a,2bと接合されている面と反対側の面である。このように接続することによって、IGBTのエミッタとFWDのアノードが電気的に接続される。図2に示すように、大きな主電流が流れるボンディングワイヤー5aには、制御信号が印加されるボンディングワイヤー5bとは異なり、例えばφ250〜500μm程度のAlワイヤーが用いられる。
リードフレーム1と放熱板7の間には、絶縁層6が形成される。この絶縁層6は、絶縁性、接着性を有するエポキシ樹脂に、熱伝導用のセラミックフィラーを混合したものである。セラミックフィラーには、例えばBN(窒化ホウ素)を用いると、アルミナ等を用いた場合よりも熱伝導性が高くなるので好ましい。放熱板7の材質としては、リードフレーム1同様、Cu又はCu系合金が使用でき、Cuの割合が高いほど熱伝導率が高くなるため、好ましい。モールド樹脂8で封止されているこの半導体装置20においては、放熱板7の絶縁層6と接着している面とは反対の面7bが、モールド樹脂8から露出している。パワー半導体素子2a,2bから発生する熱は、接合材料3a,3b、リードフレーム1、絶縁層6、放熱板7の順に伝達され、モールド樹脂8から露出している放熱板7の面7bから外部へ放出される。リードフレーム1と放熱板7の間に絶縁層6を挟んでいるのは、放熱板7が、電気機器の内部に設置されているアルミヒートシンク(図示せず)へ熱のみを伝え、安全の面から電流が流れないように電気絶縁するためである。
図2に示すように、パワー半導体素子2aであるIGBTの表面電極はエミッタとなり、パワー半導体素子2bであるFWDの表面電極はアノードとなる。そのため、それぞれの表面電極は金属板4a,4bで覆われているが、パワー半導体素子2aとパワー半導体素子2bとは、ボンディングワイヤー5aによって電気的には逆並列に接続されていることになる。IGBTのコレクタ、FWDのカソードは、パワー半導体素子2a,2bの裏面であるリードフレーム1にあたる。さらに、パワー半導体素子2aであるIGBTの表面には、エミッタとは別にゲート電極9が存在する。パワー半導体素子2aに接合された金属板4aには、図2に示すように、ゲート電極9の部分を避ける切り欠き4cが形成されている。ゲート電極9もリードフレーム1とボンディングワイヤー5bで接続されるが、ゲート駆動用に使用される電流はパワーラインよりも非常に小さいため、例えばφ150μm程度のAlワイヤーで問題ない。
正極側パワー端子10、負極側パワー端子11、出力側パワー端子12、正極側制御端子13、負極側制御端子14は、外部との接続のためモールド樹脂8から露出している。なお、図2において、正極側制御端子13、負極側制御端子14はそれぞれ2本ずつ図示しているが、パワー半導体素子2a,2bの機能によっては端子数が変動するためこれに限定するものではない。
図3は、図1と図2で説明した半導体装置20の電気回路図である。
本実施の形態の半導体装置20は、パワー半導体素子2a,2bを一対として、2つ直列につないだ構成であり、1アーム分のインバータとなっている。FWDが逆並列に接続されるのは、IGBTのスイッチング時の過電圧によって生じる逆回復電流が、FWDを通るように接続することによって、IGBTの破壊を防ぐためである。
この構成の場合、ワイヤー1本当たり、IGBTとFWDの最低2箇所をつなぐことになり、ワイヤー本数に応じてその接合点数は増加することになる。例えばこのような回路構成をもつ半導体装置を3つ組み合わせることで三相交流用のインバータ回路を形成することができ、モーターの回転を制御する用途などに使用される。
以下、パワー半導体素子2a,2bの表面に金属板4a,4bを配置することについての効果をさらに説明する。
本実施の形態の半導体装置20のように、金属板4a,4bを介してボンディングワイヤー5a,5bをパワー半導体素子2a,2bに電気的に繋ぐことにより、ボンディングワイヤー5a,5bの接合時の荷重や超音波エネルギーが、パワー半導体素子2a,2bへ直接に伝わることを抑制することができる。接合時の荷重や超音波エネルギーが伝わることを抑制することで、パワー半導体素子2a,2bへのダメージによる特性劣化や破壊が発生する可能性を大幅に低減することができる。
例えばIGBTであれば、ボンディングワイヤー5aの接合部の直下には、ゲート絶縁膜が存在する。ボンディングワイヤー5aの接合時に、ゲート絶縁膜に外観上の割れが無くとも、ゲート絶縁膜にわずかなダメージが入ると、リーク電流が大きくなる。エミッタとゲート間に流れるリークは、正常な場合はナノアンペアオーダー以下であるが、異常の場合はマイクロアンペアオーダー以上となり、正常に動作しない可能性が出てくる。本実施の形態の金属板4a,4bによって、IGBTにおけるゲート絶縁膜へのダメージを軽減することができるため、このような劣化を抑制することができる。
また、ボンディングワイヤーの材質はAlが使用されている場合がほとんどであるが、本発明の構成によると、Cuをボンディングワイヤー5a,5bの材料に使用することができる。この理由について、以下に説明する。
Cuは、Alよりも電気抵抗率が低く、より大きな電流が流せる利点を持つため、同じ定格電流であってもAlの場合に対してワイヤー本数を削減することができ、リードタイムを短縮することが可能となる。しかしながら、Cuの方がAlよりも硬いという性質を持つため、CuとAlとでは、ワイヤーの接合条件が大きく異なり、例えば、荷重と超音波エネルギーを大きくしなければならず、本発明の課題としているパワー半導体素子2a,2bへのダメージが顕著となる。このための対策として、パワー半導体素子2a,2bの側で表面電極にCuめっきを数十ミクロン厚付けするという方法が検討されているものの、充分な条件マージンをカバーするまでには至らず、ウェハ工程でCuめっきを厚付けする際に均一性やコストの観点から課題を多く有している。それに対し、本発明では、金属板4a,4bをパワー半導体素子2a,2bの上に配置しているため、金属板4a,4bがCuめっきを厚付けした以上のダメージ軽減効果を得ることができる。めっきの場合の厚みは数十ミクロンであるが、金属板4a,4bにすれば数百ミクロンの厚みを持たせることができるため、接合時の衝撃やパワーは、パワー半導体素子2a,2bに到達するまでに充分に分散されることが容易に想定される。
ここまで、パワー半導体素子2a,2bへのボンディングワイヤー5a,5b接合時の影響を述べてきたが、パワー半導体素子2a,2bが薄くなってサイズが大きくなると、前述のように、次のようなパワー半導体素子2a,2bの反りの課題も生じる。
パワー半導体素子2a,2bは、リードフレーム1上にはんだを用いてダイボンドにより接合される。ダイボンドと呼ばれるこの工程は、例えば、接合材料3a,3bとしてフラックス入りのはんだペーストを基板上に印刷し、パワー半導体素子2a,2bを搭載した後、リフロー工程にてはんだを溶融し接合させる場合と、酸化を防止するため、還元雰囲気の下で溶融しているはんだの上にパワー半導体素子2a,2bを搭載する場合がある。どちらの場合も、はんだを溶融させるが、一般的なはんだは200℃以上の融点を持つため、パワー半導体素子2a,2bの材料であるSiとリードフレーム1として用いられるCuの熱膨張係数の差によって、パワー半導体素子2a,2bが大きく反ってしまう。
例えば、Siの熱膨張係数は約3ppmであり、Cuの熱膨張係数は約17ppmであるため、はんだとしてSn−3.0wt%Ag−0.5wt%Cuを使用した場合、常温へ冷却される際に約217℃からはんだが固体となり、パワー半導体素子2a,2bとリードフレーム1が固定される。この条件で接合した場合、熱膨張係数が大きい分だけCuの収縮量が大きく、収縮量の小さいパワー半導体素子2a,2bを曲げてしまう可能性がある。この現象は、前述したボンディングワイヤー5a,5bによるパワー半導体素子2a,2bへのダメージをさらに助長する可能性がある。例えば、パワー半導体素子2a,2bが反っていると、ボンディングワイヤー5a,5bとパワー半導体素子2a,2bの電極面が平行でなくなり、荷重が局所的に集中してしまう。よって、平坦な状態であれば適性な接合条件であっても、反りが発生することによってダメージを与える可能性が発生し、条件マージンを狭めてしまう可能性がある。パワー半導体素子2a,2bの厚みを上げれば剛性が高まり、このような反りはある程度抑制することができるが、前述のようにパワー半導体素子2a,2bは厚みが薄い方が特性を向上させることができるため、厚みを上げるという対策は有効ではない。前述のように、パワー半導体素子2a,2bの表面に金属板4a,4bを配置することは、このような反りの抑制にも効果を発揮する。
なお、金属板4a,4bの形状は、図2で示すように、ゲート電極9の部分を避けた切り欠き4cを設けた形状である。この切り欠き4cを設けた理由は、金属板4a,4bとゲート電極9を繋いでしまうと、エミッタ−ゲート間がショートしてしまうためである。前述のようにゲート電極9に使用されるボンディングワイヤー5bは細くても問題ないため、ダメージを与えるリスク自体が元々少なく、本発明の解決しようとする課題には大きく関係しないと考えられる。また、ゲート電極9は、チップサイズに対して面積の割合が例えば1%未満と小さく、この部分に金属板4aが存在しなくても反りに対して大きく寄与しないと考えられる。
(実施の形態1の変形例)
本実施の形態1の変形例は、金属板4a,4bとして、リードフレーム1と異なる材料を用いたものである。以下、この変形例について述べる。
パワー半導体素子2a,2bの両面に使用している接合材料3a〜3dを同一のものとする場合、基本的には、これら接合材料3a〜3dを同時に接合するプロセスになる。例えば、はんだペーストを使用する場合には、リードフレーム1にペーストを印刷、さらにパワー半導体素子2a,2bか、または金属板4a,4bにペーストを印刷して、それらを積層し、リフローにて溶融、接合させる方法である。これは、個別に接合してしまうと、1回目に接合したはんだが再度溶融して、位置ズレが発生したり、リードフレーム1に含まれるCuとの反応が進行しすぎて脆い金属間化合物が形成される可能性があるためである。
本実施の形態の変形例では、これを回避して個別に接合するために、リードフレーム1と金属板4a,4bを接合する接合材料3a〜3dの融点に差をつけると共に、接合材料3a〜3dの融点の差による反りが発生しないように、金属板4a,4bの材料も変更している。温度差に起因する応力計算は、ヤング率と熱膨張係数と常温との温度差によって、応力σ =ヤング率E ×熱膨張係数α ×温度差ΔT で計算可能である。本実施の形態の変形例では、パワー半導体素子2a,2bの両面で応力が同等であれば良いので、金属板4a,4bの物性と、金属板4a,4bを接合する接合材料3c,3dとは、リードフレーム1のそれと同一である必要はない。但し、金属板4a,4bの大きさは前述の範囲でほぼパワー半導体素子2a,2bと同等でないと応力がかかる面積が異なり、熱膨張係数に起因する伸び量も変化してしまうため、物性が変わっても金属板4a,4bの面積はそのままにする必要がある。パワー半導体素子2a,2bに反りが発生するのは、SiとCuのヤング率と熱膨張係数が異なるためであり、例えばリードフレーム1にCuを用い、パワー半導体素子2a,2bとの接合材料3a,3bにSn−Ag−Cuはんだを用いた場合には、金属板4a,4bの材料にAl、金属板4a,4bとパワー半導体素子2a,2bとの接合材料3c,3dにBi(ビスマス)を用いれば発生する応力をほぼ同一にすることが可能である。金属板4a,4bがAlの場合には、強固な酸化膜を取り除く必要があるため、活性力の強いフラックスを使用することで接合が可能となる。
以上のように、本発明によれば、パワー半導体素子2a,2bの表面に、リードフレーム1とは分離されている別の金属板4a,4bを配置することによって、ボンディングワイヤー5a,5bの接合時のダメージを抑制し、ダイボンド時などの熱膨張係数に基づく反りを抑え、接合時のダメージリスクを低減させることができる。
本発明は、半導体装置に組み込まれたパワー半導体素子を薄型化した電力変換時の効率の向上と、この半導体装置の歩留まりの向上に寄与できる。
1 リードフレーム
2a,2b パワー半導体素子
3a,3b,3c,3d 接合材料
4a,4b 金属板
5a,5b ボンディングワイヤー
6 絶縁層
7 放熱板
8 モールド樹脂
9 ゲート電極
10 正極側パワー端子
11 負極側パワー端子
12 出力側パワー端子
13 正極側制御端子
14 負極側制御端子
20,20A 半導体装置

Claims (7)

  1. 半導体素子と、
    前記半導体素子の一面に第一接合材料で接合されたリードフレームと、
    前記半導体素子を挟んで前記リードフレームと反対側の前記半導体素子の面に第二接合材料で接合された金属板と、
    金属ワイヤーと
    を備え、
    前記金属ワイヤーは、前記金属板を介して前記半導体素子と前記リードフレームとを電気的に接続している、
    半導体装置。
  2. 前記金属板の幅と長さは、前記半導体素子の幅と長さ未満であり、
    前記金属板の厚みは、前記リードフレームの厚みと同一である、
    請求項1に記載の半導体装置。
  3. 前記金属板の材料は、前記リードフレームの材料と同一である、
    請求項1又は2に記載の半導体装置。
  4. 前記半導体素子は、IGBTとFWDの少なくとも2つであり、
    ゲート電極を有する前記IGBTに接合された前記金属板には、切り欠きが設けられている、
    請求項1から3いずれか1項に記載の半導体装置。
  5. 前記第一接合材料の融点は、前記第二接合材料の融点と異なり、
    前記金属板の材料は、前記リードフレームの材料と異なる、
    請求項1又は2に記載の半導体装置。
  6. 前記金属ワイヤーは、Cuによって構成されている、
    請求項1から5いずれか1項に記載の半導体装置。
  7. リードフレームの一面に第一接合材料で接合された半導体素子の他面に、第二接合材料で金属板を接合し、
    前記リードフレームと前記金属板を金属ワイヤーにより荷重又は超音波により接合することで、前記金属板を介して前記半導体素子と前記リードフレームとを電気的に接続する、
    半導体装置の製造方法。
JP2013129088A 2013-06-20 2013-06-20 半導体装置及びその製造方法 Pending JP2015005583A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013129088A JP2015005583A (ja) 2013-06-20 2013-06-20 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013129088A JP2015005583A (ja) 2013-06-20 2013-06-20 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2015005583A true JP2015005583A (ja) 2015-01-08

Family

ID=52301259

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013129088A Pending JP2015005583A (ja) 2013-06-20 2013-06-20 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP2015005583A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017005037A (ja) * 2015-06-08 2017-01-05 三菱電機株式会社 電力用半導体装置
CN110310940A (zh) * 2019-07-16 2019-10-08 上海道之科技有限公司 一种新型封装的分立器件
JPWO2021157024A1 (ja) * 2020-02-06 2021-08-12

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017005037A (ja) * 2015-06-08 2017-01-05 三菱電機株式会社 電力用半導体装置
CN110310940A (zh) * 2019-07-16 2019-10-08 上海道之科技有限公司 一种新型封装的分立器件
JPWO2021157024A1 (ja) * 2020-02-06 2021-08-12
WO2021157024A1 (ja) * 2020-02-06 2021-08-12 三菱電機株式会社 半導体モジュール及び電力変換装置
JP7267468B2 (ja) 2020-02-06 2023-05-01 三菱電機株式会社 半導体モジュール及び電力変換装置

Similar Documents

Publication Publication Date Title
US9673163B2 (en) Semiconductor device with flip chip structure and fabrication method of the semiconductor device
WO2014097798A1 (ja) 半導体装置
JP6077773B2 (ja) パワーモジュール半導体装置
US10861833B2 (en) Semiconductor device
JP2016004796A (ja) パワーモジュールおよびその製造方法
US11710709B2 (en) Terminal member made of plurality of metal layers between two heat sinks
US10418359B2 (en) Semiconductor device and manufacturing method
JP7494271B2 (ja) 半導体装置及びパワーモジュール
JP5668707B2 (ja) 半導体モジュール
JPWO2013171946A1 (ja) 半導体装置の製造方法および半導体装置
JP2018190930A (ja) パワー半導体モジュール及びその製造方法並びに電力変換装置
JP2021141275A (ja) 電気回路体、電力変換装置、および電気回路体の製造方法
JP2019102535A (ja) 半導体モジュール、その製造方法及び電力変換装置
JP2015005583A (ja) 半導体装置及びその製造方法
JP4096741B2 (ja) 半導体装置
US12009332B2 (en) Semiconductor device having high yield strength intermediate plate
JPWO2019043950A1 (ja) 半導体モジュール及び電力変換装置
JP2014032985A (ja) 半導体装置およびその製造方法
JP5083294B2 (ja) 電力用半導体装置
JP2013098343A (ja) 半導体装置とその製造方法
US20240136309A1 (en) Semiconductor device, power conversion device, and method of manufacturing semiconductor device
US20230197557A1 (en) Double-sided heat dissipation power semiconductor module and method of manufacturing the same
US20240234348A9 (en) Semiconductor device, power conversion device, and method of manufacturing semiconductor device
JP2011176087A (ja) 半導体モジュール、及び電力変換装置
JP7218564B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20150312