JP2013098343A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

Info

Publication number
JP2013098343A
JP2013098343A JP2011239789A JP2011239789A JP2013098343A JP 2013098343 A JP2013098343 A JP 2013098343A JP 2011239789 A JP2011239789 A JP 2011239789A JP 2011239789 A JP2011239789 A JP 2011239789A JP 2013098343 A JP2013098343 A JP 2013098343A
Authority
JP
Japan
Prior art keywords
emitter electrode
semiconductor chip
electrode
semiconductor
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011239789A
Other languages
English (en)
Inventor
Kazuaki Onishi
一明 尾西
Tadaaki Ono
忠秋 大野
Shoichi Yamaguchi
正一 山口
Satoshi Teramae
智 寺前
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2011239789A priority Critical patent/JP2013098343A/ja
Publication of JP2013098343A publication Critical patent/JP2013098343A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】半導体チップの両面冷却により効率的な放熱が可能な積層構造を有する半導体装置とその製造方法を提供する。
【解決手段】半導体装置１は第１半導体チップ１０ａと、前記第１半導体チップ１０ａの一方の面に設けられた放熱作用を有する第１エミッタ電極１４ａと、第２半導体チップ１０と、前記第２半導体チップ１０ｂの一方の面に設けられた放熱作用を有する第２エミッタ電極１４ｂとを有する。また、放熱作用を有する取り出しエミッタ電極１４を介して、前記第１エミッタ電極１４ａと前記第２エミッタ電極１４ｂが接するように設けられる。半導体装置１の製造方法は、第１半導体チップ１０ａの一方の面に放熱作用を有する第１エミッタ電極１４ａを接合する工程と、第２半導体チップ１０ｂの一方の面に放熱作用を有する第２エミッタ電極１４ｂを接合する工程と、前記第１エミッタ電極１４ａと前記第２エミッタ電極１４ｂを接合する工程とを有する。
【選択図】図１

Description

本発明の実施形態は、半導体装置とその製造方法に関する。
半導体装置は、例えば、電気回路を有するセラミック基板に半導体チップが搭載され、
放熱板等を備えて構成される。その際、効率的な放熱が可能でない場合、半導体チップか
らの発熱により半導体装置が破壊に至るという問題点がある。
特開２００５−１１６９６３号公報 特開平６−２９１２２３号公報 特開２００９−２９５７９４号公報
本発明が解決しようとする課題は、半導体チップの両面冷却により効率的な放熱が可能
な積層構造を有する半導体装置とその製造方法を提供することである。
上記課題を解決するために、実施形態の半導体装置は第１半導体チップと、前記第１半
導体チップの一方の面に設けられた放熱作用を有する第１エミッタ電極と、前記第１半導
体チップの他方の面に設けられた放熱作用を有する第１コレクタ電極と、前記第１半導体
チップと前記第１エミッタ電極の接合面とは反対側の面、及び前記第１半導体チップと前
記第１コレクタ電極の接合面とは反対側の面を露出させて、前記第１半導体チップと前記
第１エミッタ電極と前記第１コレクタ電極を封止する第１モールド樹脂と、第２半導体チ
ップと、前記第２半導体チップの一方の面に設けられた放熱作用を有する第２エミッタ電
極と、前記第２半導体チップの他方の面に設けられた放熱作用を有する第２コレクタ電極
と、前記第２半導体チップと前記第２エミッタ電極の接合面とは反対側の面、及び前記第
２半導体チップと前記第２コレクタ電極の接合面とは反対側の面を露出させて、前記第２
半導体チップと前記第２エミッタ電極と前記第２コレクタ電極を封止する第２モールド樹
脂とを有する。また、放熱作用を有する取り出しエミッタ電極を介して、前記第１エミッ
タ電極と前記第２エミッタ電極が接するように設けられている。
上記課題を解決するために、実施形態の半導体装置の製造方法は、第１半導体チップの
一方の面に放熱作用を有する第１エミッタ電極を接合し、前記第１半導体チップの他方の
面に放熱作用を有する第１コレクタ電極を接合する工程と、前記第１半導体チップと前記
第１エミッタ電極の接合面とは反対側の面、及び前記第１半導体チップと前記第１コレク
タ電極の接合面とは反対側の面を露出させて、前記第１半導体チップと前記第１エミッタ
電極と前記第１コレクタ電極を第１モールド樹脂で固定する工程と、第２半導体チップの
一方の面に放熱作用を有する第２エミッタ電極を接合し、前記第２半導体チップの他方の
面に放熱作用を有する第２コレクタ電極を接合する工程と、前記第２半導体チップと前記
第２エミッタ電極の接合面とは反対側の面、及び前記第２半導体チップと前記第２コレク
タ電極の接合面とは反対側の面を露出させて、前記第２半導体チップと前記第２エミッタ
電極と前記第２コレクタ電極を第２モールド樹脂で固定する工程と、前記第１エミッタ電
極の露出された面と放熱作用を有する取り出しエミッタ電極の一方の面を接合し、前記第
２エミッタ電極の露出された面と前記取り出しエミッタ電極の他方の面を接合する工程と
を有する。
一実施形態に係る半導体装置１の構造を示す断面図。 一実施形態に係る第１半導体パッケージ２ａの構造を示す平面図。 図２のＡ−Ａ’線における断面を示す断面図。 図２のＢ−Ｂ’線における断面を示す断面図。 一実施形態の半導体装置１を用いてインバータ回路を構成した場合の回路図。 比較例の半導体装置１ａの構造を示す断面図。 （ａ）〜（ｃ）は製造工程毎に示す半導体装置１の断面図。
以下、本発明の一実施形態の半導体装置とこの半導体装置の作製方法について、図面を
参照しながら説明する。
（実施形態）
図１は一実施形態に係る半導体装置１の構造を示す断面図、図２は実施形態に係る第１半
導体パッケージ２ａの構造を示す平面図を示している。また、図３は図２のＡ−Ａ’線に
おける断面、図４は図２のＢ−Ｂ’線における断面を示す断面図をそれぞれ示している。
図１に示すように、本実施形態に係る半導体装置１は、絶縁ゲートバイポーラトランジ
スタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ；以下、
ＩＧＢＴ）チップ１０ａ、１０ｂとダイオードチップ１１ａ、１１ｂが積層された構造、
すなわち、第１半導体パッケージ２ａと第２半導体パッケージ２ｂが並列接続された構造
を有している。ここで、パッケージとはＩＧＢＴチップ１０ａ、１０ｂとダイオードチッ
プ１１ａ、１１ｂに各種電極等が接合され、モールド樹脂１８で封止された状態を示す。
その構造は、図１〜４に示すように、まず、第１ＩＧＢＴチップ１０ａと第１ダイオー
ドチップ１１ａの一方の面には、接合剤１２を介して第１エミッタ電極１４ａと制御基板
１６が設けられる。また、第１ＩＧＢＴチップ１０ａと第１ダイオードチップ１１ａの他
方の面には、接合剤１２を介して第１コレクタ電極１３ａが設けられる。
その際、第１ＩＧＢＴチップ１０ａと第１ダイオードチップ１１ａは逆並列、すなわち
、第１ダイオードチップ１１ａのカソードが第１コレクタ電極１３ａ接続され、アノード
が第１エミッタ電極１４ａに接続される。すなわち、第１ダイオードチップ１１ａにとっ
ては、第１コレクタ電極１３ａはカソード電極、第１エミッタ電極１４ａはアノード電極
となる。
また、接合剤１２に使用される代表的な材料として、はんだが挙げられるが、熱伝導性
と電気伝導性を有する接合剤１２であれば特に限定されない。また、第１コレクタ電極１
３ａと第１エミッタ電極１４ａに使用される代表的な材料としては銅が挙げられるが、熱
伝導性と電気伝導性の高い材料であれば特に限定されない。
制御基板１６には接合剤１２を介して、第１ＩＧＢＴチップ１０ａの動作を制御する信
号を伝送するための制御電極１７が設けられる。そして、第１コレクタ電極１３ａの下面
と、第１エミッタ電極１４ａの上面を露出させて、第１ＩＧＢＴチップ１０ａと第１ダイ
オードチップ１１ａがモールド樹脂１８によって封止される。以上のように、本実施形態
の第１半導体パッケージ２ａは構成される。
第２半導体パッケージ２ｂに関しても、第１半導体パッケージ２ａと同様の構造を有し
ている。なお、図１に示す半導体装置１の場合では、第２半導体パッケージ２ｂには制御
基板１６に制御電極１７が設けられていない。これは、後述するように、第１半導体パッ
ケージ２ａの制御電極１７と、第２半導体パッケージ２ｂの制御基板１６を電気的に接続
されることで、制御電極１７で兼用しているためである。そのため、制御電極１７はどち
らかの半導体パッケージ２ａ、２ｂにのみ設けられていても、両方の半導体パッケージ２
ａ、２ｂに設けられていても構わない。
第１半導体パッケージ２ａと第２半導体パッケージ２ｂは、取り出しエミッタ電極１５
を介して、第１エミッタ電極１４ａと第２エミッタ電極１４ｂが対向して並列接続される
。その際、第１コレクタ電極１３ａと第２コレクタ電極１３ｂは、伝導性材料で構成され
る接合具５０によって電気的に接続される。図１では、第１コレクタ電極１３ａと第２コ
レクタ電極１３ｂを接合する接合具５０は、取り出しエミッタ電極１５にも接合してある
ように見えるが、接合具５０と取り出しエミッタ電極１５は接合していない。
また、第１半導体パッケージ２ａの制御基板１６と、第２半導体パッケージ２ｂの制御
基板１６も、制御基板１６に設けられた接続用孔５１に接合具５０を固定させることで電
気的に接続される。従って、制御電極１７は第１半導体パッケージ２ａと第２半導体パッ
ケージ２ｂの制御機能を兼用している。以上のように、半導体装置１は構成されている。
ここで、ＩＧＢＴチップ１０ａ、１０ｂの使用例について説明する。ＩＧＢＴチップ１
０ａ、１０ｂは、例えば、電力変換やモータ制御等の半導体スイッチング素子として使用
されている。本実施形態のように、ＩＧＢＴチップ１０ａ、１０ｂとダイオードチップ１
１ａ、１１ｂを一体に作りこみ、両方の動作を兼ね備えた半導体を一般に、逆導通型半導
体（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏ
ｌａｒ Ｔｒａｎｓｉｓｔｏｒ，以下、ＲＣ−ＩＧＢＴ）と呼ぶ。
ＲＣ−ＩＧＢＴは、例えばモータ等のインバータ回路として利用される。モータをＯＦ
Ｆした際に、瞬間的ではあるものの、高電圧の逆起電力が掛かってしまう。その高電圧が
ＩＧＢＴチップ１０ａ、１０ｂに流れると、破損の恐れが生じてしまう。そのため、逆並
列にダイオードチップ１１ａ、１１ｂを設け、そちらに逃がすことで、ＩＧＢＴチップ１
０ａ、１０ｂの破損が可能となる。ＲＣ−ＩＧＢＴが利用されている一例として、３相交
流インバータ回路６０について説明する。
図５は、実施形態の半導体装置１を用いてインバータ回路を構成した場合の回路図を示
している。３相交流インバータ回路６０は、Ｕ相６１、Ｖ相６２、Ｗ相６３を備えている
。そして、Ｕ相６１、Ｖ相６２、Ｗ相６３はそれぞれ上アーム６４と下アーム６５を備え
ている。上アーム６４はＩＧＢＴチップ１０ａ、１０ｂと逆並列になるように、ダイオー
ドチップ１１ａ、１１ｂが並列接続されている。下アーム６５にも同様に、ＩＧＢＴチッ
プ１０ａ、１０ｂと逆並列になるように、ダイオードチップ１１ａ、１１ｂが並列接続さ
れている。
そして、Ｕ相６１は高電圧直流電源６６に接続され、制御回路６７から伝送される制御
信号によるスイッチングを行い、負荷６８へ交流成分を伝送する。なお、Ｖ相６２、Ｗ相
６３についてもＵ相６１と同様である。
以上のように、ＩＧＢＴチップ１０ａ、１０ｂはパワー半導体素子として使用される等
の場合が多く、使用の際には非常に高温の使用熱が生じる。その使用熱により、半導体装
置１の破壊を招く恐れがある。従って、使用熱を効率的に放熱することが、半導体装置１
の信頼性を向上させるためには必要不可欠である。
本実施形態の半導体装置１の場合、効率的な放熱作用を付与させるために、コレクタ電
極１３ａ、１３ｂとエミッタ電極１４ａ、１４ｂを放熱板として兼用させる構造とした。
コレクタ電極１３ａ、１３ｂとエミッタ電極１４ａ、１４ｂから放熱させることで、ＩＧ
ＢＴチップ１０ａ、１０ｂとダイオードチップ１１ａ、１１ｂの両面から放熱させること
が可能となり、半導体装置１の冷却機能の向上に繋がる。
また、本実施形態のようにコレクタ電極１３ａ、１３ｂとエミッタ電極１４ａ、１４ｂ
の一部を露出させてモールド樹脂１８で封止することにより、定格電流の向上を目的とし
た半導体パッケージ２ａ、２ｂを容易に並列接続させることが可能である。並列接続させ
ることの目的としては、定格電流の向上が挙げられる。図５のＵ相６１の上アーム６４と
下アーム６５が並列接続された一例である。Ｖ相６２とＷ相６３についても同様である。
ここで、本実施形態の比較例として、従来の半導体装置１ａを示す。図５は、比較例の
半導体装置１ａの構造を示す平面図を示している。この比較例の各部について、図１〜４
に示す本実施形態の各部と同一部分は同一符号で示す。
比較例の半導体装置１ａの場合、まず、メタルパターン３１上に逆並列に設置されたＩ
ＧＢＴチップ１０とダイオードチップ１１が設けられている。そのメタルパターン３１上
には接合剤１２を介して、コレクタ電極１３が設けられている。
ＩＧＢＴチップ１０とダイオードチップ１１が設けられているメタルパターン３１に隣
接して、接合際１２を介してエミッタ電極１４が設けられたメタルパターン３１が設けら
れている。このメタルパターン３１と、ＩＧＢＴチップ１０とダイオードチップ１１の上
面はボンディングワイヤ３３で電気的に接続されている。
また、ＩＧＢＴチップ１０とダイオードチップ１１が設けられているメタルパターン３
１に隣接して、接合剤１２を介して制御電極１７が設けられたメタルパターン１３も設け
られている。このメタルパターン３１と、ＩＧＢＴチップ１０はボンディングワイヤ３３
で電気的に接続されている。
各メタルパターン３１の下面には、絶縁版３２、メタルパターン３１、及び接合剤１２
を介して放熱板３０が設けられる。そして、放熱板３０の下面を露出しながらケース３４
に入れられ、ケース３４の内部はモールド樹脂１８が封入される。
以上のように、従来の半導体装置１ａは構成されている。このように構成される半導体
装置１ａの場合、放熱板３０を介して、ＩＧＢＴチップ１０とダイオードチップ１１の片
面からのみの放熱であるため、放熱効率が良好ではなく、最悪の場合、熱破壊が生じてし
まう。
加えて、放熱板３０を使用しているため製造プロセスが煩雑である点、定格電流向上を
目的とした並列接続構造にしにくい点等のデメリットが挙げられる。
本実施形態の場合、前述したようにコレクタ電極１３ａ、１３ｂとエミッタ電極１４ａ
、１４ｂから直接放熱できるように構成し、ＩＧＢＴチップ１０ａ、１０ｂとダイオード
チップ１１ａ、１１ｂの両面から放熱させることを可能とした。よって、本実施形態の半
導体装置１は比較例の半導体装置１ａよりも放熱作用を有しており、放熱板３０を使用し
ていないため製造プロセスが簡便である。また、本実施形態の半導体装置１は、第１半導
体パッケージ２ａ及び第２半導体パッケージ２ｂのコレクタ電極１３ａ、１３ｂとエミッ
タ電極１４ａ、１４ｂの一部を露出させてモールド樹脂１８で封止し、並列接続させてい
るため、従来よりも容易に並列接続させることが可能である。
（製造工程）
以下、実施形態の半導体装置１の製造工程について、図７を参照して説明する。図７（
ａ）〜（ｃ）は、実施形態の半導体装置１の製造工程を示す断面図である。
まず、図７の（ａ）に示すように、第１ＩＧＢＴチップ１０ａの一方の面上に、例えば
はんだ等の接合剤１２を介して第１エミッタ電極１４ａと制御基板１６が設けられる。こ
の制御基板１６には、並列接続する際に使用する接合用孔５１が設けられている。また、
制御基板１６には接合剤１２を介して制御電極１７が設けられる。なお、図７では第１Ｉ
ＢＧＴチップ１０ａのみ設置されているように見えるが、紙面の奥行き方向において、図
２または３に示すように第１ＩＧＢＴチップ１０ａに隣接して第１ダイオードチップ１１
ａが設置されている。また、第１ＩＧＢＴチップ１０ａと第１ダイオードチップ１１ａは
逆並列に接続される。
第１ＩＧＢＴチップ１０ａの他方の面上には、同じくはんだ等の接合剤１２を介して第
１コレクタ電極１３ａが設けられる。この第１コレクタ電極１３ａの一部には、並列接続
する際に使用する接合用孔５１が設けられている。そして、第１コレクタ電極１３ａの下
面と、第１エミッタ電極１４ａの上面を露出させながら、第１ＩＧＢＴチップ１０ａと第
１ダイオードチップ１１ａがモールド樹脂１８によって封止される。
以上の工程で、第１半導体パッケージ２ａは製造されており、第２半導体パッケージ２
ｂについても同様の工程で製造される。
次に、図７の（ｂ）に示すように、取り出しエミッタ電極１５を介して、第１半導体パ
ッケージ２ａの第１エミッタ電極１４ａと第２半導体パッケージ２ｂの第２エミッタ電極
１４ｂが対向して接続される。その際に、第１コレクタ電極１３ａと第２コレクタ電極１
３ｂにそれぞれ設けられた接合用孔５１に、接合具５０を使用して固定される。この接合
具５０は導電性材料、例えばアルミニウム等が使用されるため、第１コレクタ電極１３ａ
と第２コレクタ電極１３ｂは電気的に接続される。制御電極１６についても同様に接続用
孔５１に、接続具５０を使用して固定される。
以上のような工程により、図７の（ｃ）に示すような、本実施形態の半導体装置１が製
造される。なお、図７では、制御電極１７は第１半導体パッケージ２ａにのみ設けられて
いるが、第２半導体パッケージ２ｂにのみ設けられていても良いし、両方に設けられてい
ても構わない。また、図７の（ｂ）では、第１半導体パッケージ２ａに接続具５０を固定
して、取り出しエミッタ電極１５と第２半導体パッケージ２ｂを積層させるように図示さ
れているが、先に積層させてから接続具５０で固定する等、その固定方法は限定されない
。
このように、コレクタ電極１３ａ、１３ｂとエミッタ電極１４ａ、１４ｂの両面から放熱
作用を有する半導体装置１は、部分的にモールド樹脂１８で封止した半導体パッケージ２
ａ、２ｂを取り出しエミッタ電極１５を介して積層させるという簡易な工程により作製が
可能である。
本実施形態では、ＩＧＢＴチップ１０ａ、１０ｂとダイオードチップ１１ａ、１１ｂを
用いるＲＣ−ＩＧＢＴ構造について例示したが、例えばＭＯＳＦＥＴ等、種々の半導体チ
ップについて本実施形態は実現可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様
々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、
置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に
含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるもので
ある。
１、１ａ…半導体装置、２ａ…第１半導体パッケージ、２ｂ…第２半導体パッケージ、１
０…ＩＧＢＴチップ、１０ａ…第１ＩＧＢＴチップ（第１半導体チップ）、１０ｂ…第２
ＩＧＢＴチップ（第２半導体チップ）、１１…ダイオードチップ、１１ａ…第１ダイオー
ドチップ（第１半導体チップ）、１１ｂ…第２ダイオードチップ（第２半導体チップ）、
１２…接合剤、１３…コレクタ電極、１３ａ…第１コレクタ電極、１３ｂ…第２コレクタ
電極、１４…エミッタ電極、１４ａ…第１エミッタ電極、１４ｂ…第２エミッタ電極、１
５…取り出しエミッタ電極、１６…制御基板、１７…制御電極、１８…モールド樹脂、３
０…放熱板、３１ａ、ｂ、ｃ…メタルパターン、３２…絶縁板、３３…ボンディングワイ
ヤ、３４…ケース、５０…接合具、５１…接合用孔、６０…３相交流インバータ回路、６
１…Ｕ相、６２…Ｖ相、６３…Ｗ相、６４…上アーム、６５…下アーム、６６…高電圧直
流電源、６７…制御回路、６８…負荷

Claims (2)

  1. 第１半導体チップと、
    前記第１半導体チップの一方の面に設けられた放熱作用を有する第１エミッタ電極と、
    前記第１半導体チップの他方の面に設けられた放熱作用を有する第１コレクタ電極と、
    前記第１半導体チップと前記第１エミッタ電極の接合面とは反対側の面、及び前記第１
    半導体チップと前記第１コレクタ電極の接合面とは反対側の面を露出させて、前記第１半
    導体チップと前記第１エミッタ電極と前記第１コレクタ電極を封止する第１モールド樹脂
    と、
    第２半導体チップと、
    前記第２半導体チップの一方の面に設けられた放熱作用を有する第２エミッタ電極と、
    前記第２半導体チップの他方の面に設けられた放熱作用を有する第２コレクタ電極と、
    前記第２半導体チップと前記第２エミッタ電極の接合面とは反対側の面、及び前記第２
    半導体チップと前記第２コレクタ電極の接合面とは反対側の面を露出させて、前記第２半
    導体チップと前記第２エミッタ電極と前記第２コレクタ電極を封止する第２モールド樹脂
    とを有し、
    放熱作用を有する取り出しエミッタ電極を介して、前記第１エミッタ電極と前記第２エミ
    ッタ電極が接するように設けられた半導体装置。
  2. 第１半導体チップの一方の面に放熱作用を有する第１エミッタ電極を接合し、前記第１
    半導体チップの他方の面に放熱作用を有する第１コレクタ電極を接合する工程と、
    前記第１半導体チップと前記第１エミッタ電極の接合面とは反対側の面、及び前記第１
    半導体チップと前記第１コレクタ電極の接合面とは反対側の面を露出させて、前記第１半
    導体チップと前記第１エミッタ電極と前記第１コレクタ電極を第１モールド樹脂で固定す
    る工程と、
    第２半導体チップの一方の面に放熱作用を有する第２エミッタ電極を接合し、前記第２
    半導体チップの他方の面に放熱作用を有する第２コレクタ電極を接合する工程と、
    前記第２半導体チップと前記第２エミッタ電極の接合面とは反対側の面、及び前記第２
    半導体チップと前記第２コレクタ電極の接合面とは反対側の面を露出させて、前記第２半
    導体チップと前記第２エミッタ電極と前記第２コレクタ電極を第２モールド樹脂で固定す
    る工程と、
    前記第１エミッタ電極の露出された面と放熱作用を有する取り出しエミッタ電極の一方
    の面を接合し、前記第２エミッタ電極の露出された面と前記取り出しエミッタ電極の他方
    の面を接合する工程と、
    を有する半導体装置の製造方法。
JP2011239789A 2011-10-31 2011-10-31 半導体装置とその製造方法 Pending JP2013098343A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011239789A JP2013098343A (ja) 2011-10-31 2011-10-31 半導体装置とその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011239789A JP2013098343A (ja) 2011-10-31 2011-10-31 半導体装置とその製造方法

Publications (1)

Publication Number Publication Date
JP2013098343A true JP2013098343A (ja) 2013-05-20

Family

ID=48620000

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011239789A Pending JP2013098343A (ja) 2011-10-31 2011-10-31 半導体装置とその製造方法

Country Status (1)

Country Link
JP (1) JP2013098343A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015064197A1 (ja) * 2013-10-29 2015-05-07 富士電機株式会社 半導体モジュール
JP2018074809A (ja) * 2016-10-31 2018-05-10 トヨタ自動車株式会社 Ｄｃ−ｄｃコンバータ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015064197A1 (ja) * 2013-10-29 2015-05-07 富士電機株式会社 半導体モジュール
JP6037045B2 (ja) * 2013-10-29 2016-11-30 富士電機株式会社 半導体モジュール
US9520337B2 (en) 2013-10-29 2016-12-13 Fuji Electric Co., Ltd. Semiconductor module
JPWO2015064197A1 (ja) * 2013-10-29 2017-03-09 富士電機株式会社 半導体モジュール
JP2018074809A (ja) * 2016-10-31 2018-05-10 トヨタ自動車株式会社 Ｄｃ−ｄｃコンバータ

Similar Documents

Publication Publication Date Title
EP3107120B1 (en) Power semiconductor module
JP6344215B2 (ja) 半導体装置及びパワーモジュール
CN107534032B (zh) 半导体装置
JP6520437B2 (ja) 半導体装置
US10217690B2 (en) Semiconductor module that have multiple paths for heat dissipation
WO2005119896A1 (ja) インバータ装置
JP2000164800A (ja) 半導体モジュール
WO2014097798A1 (ja) 半導体装置
JP2010129746A (ja) 半導体モジュール
JP5668707B2 (ja) 半導体モジュール
US11908778B2 (en) Semiconductor module
JP2015099846A (ja) 半導体装置および半導体装置の製造方法
JPWO2015005181A1 (ja) 電力変換部品
JPWO2021002132A1 (ja) 半導体モジュールの回路構造
JP6354674B2 (ja) 半導体装置
US20150340297A1 (en) Power semiconductor module
JP2013125889A (ja) 半導体装置
JP5840102B2 (ja) 電力用半導体装置
JP2013098343A (ja) 半導体装置とその製造方法
JP2011211017A (ja) 半導体モジュールおよびそれを備えた半導体装置
WO2013105456A1 (ja) 回路基板および電子デバイス
JP5402778B2 (ja) 半導体モジュールを備えた半導体装置
JP2015122876A (ja) 半導体装置
JP2014096412A (ja) 半導体モジュール
JP2017069351A (ja) 半導体装置