KR20150016667A - 질화물계 전계효과 트랜지스터 및 그 제조방법 - Google Patents

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switch
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Abstract

본 발명의 질화갈륨계 트랜지스터는, 소스 전극; 상기 소스 전극의 하부에 형성된 제1 도전형의 제1 스위치 반도체층; 상기 제1 스위치 반도체층 하부에 형성된 제2 도전형의 제2 스위치 반도체층; 상기 제2 스위치 반도체층의 하부 및 상기 제1 스위치 반도체층 및 제2 스위치 반도체층의 측면을 감싸는 형태로 형성된 상기 제1 도전형의 제3 스위치 반도체층; 상기 제1 스위치 반도체층 및 제2 스위치 반도체층의 측면의 측부에 채널이 형성되는 수직면 또는 경사면을 가지는 게이트; 상기 게이트 하면에 형성된 게이트 절연막; 및 상기 채널을 경유하는 수직 방향의 전하 흐름에 따라 상기 소스 전극과 전기적으로 커플링되는 드레인 전극을 포함한다.

Description

질화물계 전계효과 트랜지스터 및 그 제조방법{NITNIDE BASED FIELD EFFECT TRANSISTOR AND METHOD OF FABRICATING THE SAME}
본 발명은 고내압성의 대전류 밀도를 가지는 질화물계 트랜지스터 소자에 관한 것으로, 특히, 측면성장법(epitaxial lateral overgrowth:ELO) 기반으로 노멀리-오프(normally off) 특성을 갖는 질화물계 버티컬 타입 전계효과 트랜지스터(heterojunction field-effect transistor:HFET) 소자에 관한 것이다.
파워 앰프회로, 전원회로, 모터 구동 회로 등에 실리콘 반도체를 이용한 파워 디바이스가 이용되고 있다. 그러나 실리콘 반도체의 한계로 인해, 실리콘 디바이스의 고내압화, 저저항화 및 고속화는 한계에 도달하고 있고, 시장의 요구에 부응하는 것이 곤란해지고 있다. 따라서 고 내압, 고온동작, 대전류밀도, 고속 스위칭 및 낮은 온 저항과 같은 특징을 갖는 III-V계 디바이스의 개발이 검토되고 있다.
그러나 제안된 III-V계 디바이스는 기판 표면을 따라 소스, 게이트 및 드레인을 배열한 수평형 구조로 되어 있어, 대전류가 필요한 파워 디바이스에 적합하지 않다. 더욱이, 파워 디바이스에 필수적인 노멀리 오프 동작의 실현이 용이하지 않다는 문제가 있다. 또한, 고 전압 동작 시 전자가 반도체와 보호막 사이에 포획되어 드레인 전류가 감소하는 이른바 전류 붕괴(current collapse) 현상이 나타나는 문제가 있다. 더욱이, 수평형 구조의 III-V계 디바이스, 특히 GaN 디바이스는 내압도 부족하여 600V 이하의 고속응답 용도로 사용되고 있다.
고내압 및 대전류 밀도를 가지는 전계효과 트랜지스터로서, CAVET(Current Aperture Vertical Electron Transistor)는, GaN기판에 성장한 버티컬 타입(vertical type)의 전계효과 트랜지스터로서, 게이트 부분에 2DEG와 CBL(Current Blocking Layer)이용하여, 성능을 향상시킬 수도 있다. 그러나, 상기 CAVET는 노멀리 온 디바이스라는 점에서, 실용적인 면에서 제한이 있다.
한편, 질화갈륨계 트랜지스터를 제작하는데 있어서, GaN기판을 사용하면 높은 가격으로 인한 단점이 존재하고, 사파이어 기판을 사용하면 전위결함(Threading Dislocation:TD)의 발생량이 많아서 항복전압(Breakdown Voltage:BV)가 낮다는 단점이 존재한다.
본 발명은 고내압, 대전류 밀도, 노멀리 오프 특성을 가지는 버티컬 타입의 질화물계 전계효과 트랜지스터를 제공하고자 한다.
또는, 본 발명은 저렴한 비용으로 제작할 수 있는 노멀리 오프 특성의 질화물계 전계효과 트랜지스터를 제공하고자 한다.
본 발명의 일 측면에 따른 질화갈륨계 트랜지스터는, 소스 전극; 상기 소스 전극의 하부에 형성된 제1 도전형의 제1 스위치 반도체층; 상기 제1 스위치 반도체층 하부에 형성된 제2 도전형의 제2 스위치 반도체층; 상기 제2 스위치 반도체층의 하부 및 상기 제1 스위치 반도체층 및 제2 스위치 반도체층의 측면을 감싸는 형태로 형성된 상기 제1 도전형의 제3 스위치 반도체층; 상기 제1 스위치 반도체층 및 제2 스위치 반도체층의 측면의 측부에 채널이 형성되는 수직면 또는 경사면을 가지는 게이트; 상기 게이트 하면에 형성된 게이트 절연막; 및 상기 채널을 경유하는 수직 방향의 전하 흐름에 따라 상기 소스 전극과 전기적으로 커플링되는 드레인 전극을 포함한다.
여기서, 상기 게이트에 전압이 인가되지 않은 상태에서, 상기 제2 스위치 반도체층에 의해 상기 제1 스위치 반도체층 및 제2 스위치 반도체층의 측면을 감싸는 상기 제3 스위치 반도체층 영역에 공핍층이 형성될 수 있다.
여기서, 상기 제2 스위치 반도체층 및 제3 스위치 반도체층 사이에, 탄소 또는 철이 도핑된 질화갈륨의 부가 스위치 반도체층을 더 포함할 수 있다.
여기서, 상기 제2 스위치 반도체층의 일부 테두리가, 상기 제3 스위치 반도체층의 경계에까지 도달하는 형태를 가질 수 있다.
여기서, 상기 제1 스위치 반도체층은, 상기 제2 스위치 반도체층을 ELO 성장시킬 수 있는 씨드층의 형태를 가질 수 있다.
여기서, 상기 제3 트랜지스터의 아래에, 진성 질화갈륨 반도체층 및 상기 드레인 전극이 위치하고, 상기 드레인 전극은 열 전도성 기판에 부착될 수 있다.
본 발명의 다른 측면에 따른 질화갈륨계 트랜지스터의 제조 방법은, 사파이어 기판 상에 제1 도전형의 질화갈륨 반도체층을 형성하는 단계; 상기 제1 도전형의 질화갈륨 반도체층을 식각하여 스위치 반도체층을 형성하는 단계; 상기 제1 도전형의 질화갈륨 반도체층을 씨드층으로 하여 ELO 성장을 수행하여 제2 도전형의 질화갈륨 반도체층을 형성하는 단계; 게이트 전극이 형성될 영역의 상기 제2 도전형의 질화갈륨 반도체층 및 제1 도전형의 질화갈륨 반도체층을 식각하는 단계; 상기 식각된 면상에 진성 질화갈륨 반도체층을 형성하는 단계; 상기 진성 질화갈륨 반도체층 상에 고농도 질화갈륨 반도체층을 형성하는 단계; 상기 식각된 면상에 진성 질화갈륨 반도체층을 형성하는 단계에서 형성되는 진성 질화갈륨 반도체로 체워지지 않고 남은 식각 공간을 확장하는 단계; 상기 고농도 질화갈륨 반도체층 상에 드레인 전극을 형성하는 단계; 상기 드레인 전극 상에 열전도성 기판을 부착하는 단계; 상기 사파이어 기판을 제거하는 단계; 상기 사파이어 기판이 제거된 면상에 절연막을 형성하는 단계; 상기 절연막 상에 게이트 전극을 형성하는 단계; 소스 전극이 형성될 영역의 상기 절연막을 식각하는 단계; 및 소스 전극을 형성하는 단계를 포함할 수 있다.
여기서, 상기 사파이어 기판을 제거하는 단계에서는 리프트 오프 공정이 이용되고, 상기 사파이어 기판을 제거하는 단계 이후, 상기 사파이어 기판이 제거된 면상에 절연막을 형성하는 단계 이전에, 리프트 오프 공정에서의 손상된 표면을 제거하기 위한 식각 단계를 더 포함할 수 있다.
여기서, 상기 사파이어 기판을 제거하는 단계 이후, 상기 사파이어 기판이 제거된 면상에 절연막을 형성하는 단계 이전에, 가드링을 형성하는 단계; 또는 어닐링을 수행하는 단계를 더 포함할 수 있다.
여기서, 상기 남은 식각 공간을 확장하는 단계에서는, 상기 진성 질화갈륨 반도체로 채워지지 않고 남은 공간으로 식각액을 침투시키는 방식의 식각을 수행할 수 있다.
여기서, 상기 드레인 전극 상에 열전도성 기판을 부착하는 단계는, 상기 드레인 전극 상에 매개층을 형성하는 단계; 및 상기 매개층 상에 열전도성 기판을 부착하는 단계를 포함할 수 있다.
상술한 구성에 따른 본 발명의 질화갈륨계 전계효과 트랜지스터를 실시하면, 고내압, 대전류 밀도, 노멀리 오프 특성을 가지는 이점이 있다.
또는, 본 발명은 저렴한 비용으로 제작할 수 있는 노멀리 오프 특성의 버티컬 타입의 질화갈륨계 전계효과 트랜지스터를 실시할 수 있는 이점이 있다.
도 1은 본 발명의 일 실시예에 따른 질화물계 전계효과 트랜지스터의 구조를 도시한 단면도.
도 2는 도 1의 질화물계 전계효과 트랜지스터의 노멀리 오프 특성을 설명하기 위한 단면도.
도 3은 문턱 전압(Vth)을 다소 높일 수 있는 다른 실시예의 질화물계 전계효과 트랜지스터를 도시한 단면도.
도 4는 누설 전류(leakage current)를 줄일 수 있는 다른 실시예의 질화물계 전계효과 트랜지스터를 도시한 단면도.
도 5 내지 도 19b는 도 1의 질화물계 전계효과 트랜지스터를 제조하는 과정을 도시한 공정도.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 있는 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
하기 실시예들의 설명에 있어, 질화갈륨계 반도체라는 표현은, GaN에 특별히 한정하지 않고, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN과 같은 4성분계의 다양한 질화물계 반도체일 수 있다.
하기 실시예들의 설명에 있어, 제1 도전형으로서 n형, 제2 도전형으로서 p형으로 구체화하여 설명하고 있지만, 반대의 경우도 가능함은 물론이다
도 1은 본 발명의 일 실시예에 따른 질화물계 전계효과 트랜지스터의 구조를 도시한 것이다. 도면 및 하기 설명에서 개시되는 수치는 일 예를 제시하는 것일 뿐, 이에 한정하지는 않는다.
도시한 질화물계 전계효과 트랜지스터는, 드레인 전극층(20); 상기 드레인 전극층(20) 상에 위치한 고농도 n형 질화갈륨 반도체층(30); 상기 고농도 n형 질화갈륨 반도체층 상에 위치한 진성 질화갈륨 반도체층(35); 상기 진성 질화갈륨 반도체층 상부에 형성된 트랜치를 체우는 형상으로 배치된 제1 내지 제3 스위치 반도체층(40, 50, 60); 2개의 상기 제3 스위치 반도체층들 사이에 V자 형상으로 배치된 게이트 코어(75) 및 그 하면의 게이트 절연막(74); 상기 게이트 코어 상에 위치한 게이트 전극(76); 2개의 상기 게이트 전극들(76) 사이 및 상기 제1 스위치 반도체층 상에 배치된 소스 전극(72)을 포함할 수 있다.
상기 드레인 전극층(20)은, 버티컬 타입 전계효과 트랜지스터 구조에서 열 방출에 유리하도록 아래 방향에 형성하였지만, 소자의 두께를 줄이려는 다른 구현의 경우, 상기 고농도 n형 질화갈륨 반도체층 또는 이와 접하는 별도의 도전층에 연결된 형태로 측면에 위치할 수도 있다.
열 방출에 유리하도록 상기 드레인 전극층(20)은 Ti, Al, Au 중 하나 이상을 포함하는 재질 등 금속 재질로 형성될 수 있으나, 열 방출이 중요치 않은 용도에서는 도전성 반도체 또는 유기물로 형성될 수 있다.
상기 고농도 n형 질화갈륨 반도체층(30)은 버퍼층이나 차단층으로 기능할 수 있으며, 고농도로 n형 도핑된 질화갈륨이 증착되는 방식으로 형성될 수 있으며, 약 0.1 um ~ 0.5um, 바람직하게는 약 0.3um의 두께를 가진다.
상기 진성 질화갈륨 반도체층(35)은 ELO 성장된 진성 질화갈륨으로 형성될 수 있으며, 전체 약 7.0um ~ 20.0um, 바람직하게는 약 11.0um의 두께를 가진다. 상기 진성 질화갈륨 반도체층(35)은 상기 제2 스위치 반도체층과 제3 스위치 반도체층의 경계면의 상부 영역은 대부분 제거되고 일부만 남아 있으며, 상기 경계면 하부 영역은 대부분 남아 있는 것을 감안하여, 상기 경계면까지의 두께를 살펴보면, 약 5.0um ~ 12.0um, 바람직하게는 약 8.0um의 두께를 가진다.
상기 제1 내지 제3 스위치 반도체층(40, 50, 60)은, 진성(u형) 또는 n-형의 제3 스위치 반도체층(60), p형의 제2 스위치 반도체층(50), 및 n+형의 제1 스위치 반도체층(40)이 위 방향으로 적층된 형상을 가진다. 여기서, 상기 제1 스위치 반도체층(40) 및 제2 스위치 반도체층(50)은 서로 동일한 측면 경계를 가지는 반면, 상기 제3 스위치 반도체층(60)은 상기 제1 스위치 반도체층(40) 및 제2 스위치 반도체층(50)을 감싸는 형상으로, 아래로 갈수록 폭이 넓어졌다가 다시 좁아지는 항아리 유사한 모습으로 형성된다. 이는 게이트 전극에 전압을 인가하지 않을 때, 상기 제2 스위치 반도체층(50)의 캐리어가 이를 감싸는 상기 제3 반도체층(60)으로 확산되는 형성되는 공핍층을 유발하기 위함이다.
본 실시예의 전계 효과 트랜지스터는 리프트 오프 공정을 이용하여 도시한 것과 역순으로 N면 성장 적층하여 제조할 수 있으며, 이 경우, 상기 제1 스위치 반도체층(40)은 ELO 공정으로 상기 제2 스위치 반도체층(50)을 형성할 때의 씨드층으로 이용될 수 있다. 이러한 공정으로 형성된 경우, 하나의 소스 전극 아래에 위치한 상기 제1 스위치 반도체층(40)은 2개 이상으로 물리적으로 분리되어 있으며, 분리된 공간은 상기 제2 스위치 반도체층(50)이 체우는 형상을 띠고 있다.
상기 게이트 코어(75)는 상기 게이트 전극(76)에 턴온 전압을 인가했을 때, 상기 제1 내지 제3 스위치 반도체층(40, 50, 60)에 의해 n-p-n 접합에 따른 채널이 형성될 수 있도록, 경사면을 가지는 쐐기 형상(즉, V자 형상)으로 상기 제1 스위치 반도체층(40) 및 제2 스위치 반도체층(50)의 측부에 형성되었으나, 다른 구현에서는 수직 형상으로 형성될 수도 있다. 쐐기 형상(즉, V자 형상) 게이트 코어(75)는 턴오프 공핍층 및 턴온 채널이 형성되는 것을 조절하기가 용이한 장점이 있으며, 수직 형상 게이트 코어는 제조가 용이한 장점이 있다.
상기 소스 전극(72) 및 게이트 전극(76)은 서로 교번하는 위치에 형성되며, 금속이나 도전막 등 도전성 재질로 형성될 수 있다. 구현에 따라, 상기 소스 전극(72) 및 게이트 전극(75)을 보호하거나, 외부로 인출되는 라인들과의 연결 유지 및 절연을 지원하는 보호층(80)이 그 상부를 덮도록 형성될 수 있다. 예컨대, AlN이나 SiN의 재질의 보호층(80)이 형성될 수 있다.
상기 드레인 전극(20)의 하부에는 열방출 및 기계적 지지를 위한 열 전도성 기판(16); 및 상기 드레인 전극(20) 및 열 전도성 기판(16)의 적층 구조를 매개하기 위한 매개층(18)이 형성될 수 있다.
상기 매개층(18)은 공정 친화성 및 열/전기 전도성이 높은 귀금속 계열의 재질로 형성될 수 있다. 예컨대, 나노은(nano Ag)이나, AuSn, NiSn, Au, Ag, Al 등의 재질로 형성될 수 있다.
상기 열 전도성 기판(16)은 구리 기판 등 열 전도성 및 기계적 특성이 우수한 재질로 형성될 수 있다.
도 2는 도 1의 질화물계 전계효과 트랜지스터의 게이트(76)에 어떠한 전위도 인가하지 않으면 off 상태를 유지하는, 노멀리 오프 특성을 설명하기 위한 것이다.
게이트(76)에 전위를 인가하지 않으면, 제2 스위치 반도체층(50)의 전하 캐리어가, 제2 스위치 반도체층(50)을 감싸고 있는 제3 스위치 반도체층(60)으로 확산되어, 제2 스위치 반도체층(50) 및 제3 스위치 반도체층(60)의 경계 영역에는 소정 두께의 캐리어 공핍층(DR)이 형성된다. 상기 공핍층(DR)은 상기 게이트 코어의 경계를 따라서 아래 방향으로 흐르는 전류 흐름을 차단하게 되며, 이에 따라 소스(72) - 드레인(20) 간 전류가 차단되는 off 상태를 가지게 된다.
도 3은 문턱 전압(Vth)을 다소 높일 수 있는 다른 실시예의 질화물계 전계효과 트랜지스터를 도시한다.
도시한 전계효과 트랜지스터는, 도 1에 도시한 것과 대부분의 구성요소가 유사하지만, 제1 스위치 반도체층(140), 제2 스위치 반도체층(150) 및 제3 스위치 반도체층(160)의 구조 및 게이트 코어(175)의 구조에 차이가 있다.
상기 제2 스위치 반도체층(150)의 두께가 도 1의 경우보다 두꺼워져 있으며, 그 결과 상기 제2 스위치 반도체층(150)의 일부 테두리(도면상 하방 모서리 부분의 테두리)가, 상기 제3 스위치 반도체층의 경계에까지 도달함을 알 수 있다. 도시한 게이트 코어도 두꺼워진 제2 스위치 반도체층(150)에 충분한 순방향 pn 접합 전위를 가할 수 있도록 도 1의 경우보다 아래로 더 깊이 형성되어 있다.
살펴본 바와 같이 도 1의 경우보다 두꺼워진 상기 제2 스위치 반도체층(150)에 의해, 도 2의 전계효과 트랜지스터는 보다 강한 노멀리 오프 특성 및/또는 보다 높은 문턱 전압(Vth)를 가지게 된다.
한편, 게이트와 소스간에 순방향 pn 접합 전위가 인가되면, 깊숙히 형성된 게이트 코어에 의해 제2 스위치 반도체층(150)과 제3 스위치 반도체층(160)의 측벽 경계면으로 전하 캐리어가 상호 이동하여, 전하 흐름의 통로를 확보하게 된다.
도 4는 누설 전류(leakage current)를 줄일 수 있는 다른 실시예의 질화물계 전계효과 트랜지스터를 도시한다.
도시한 전계효과 트랜지스터는, 도 1에 도시한 것과 대부분의 구성요소가 유사하지만, 제2 스위치 반도체층(250)과 제3 스위치 반도체층(260) 사이에 추가 스위치 반도체층(256)이 더 구비됨에 차이가 있다. 상기 추가 스위치 반도체층(256)은 GaN:C, GaN:Fe 등의 재질로 형성할 수 있으며, off 상태에서 역기전력으로 인한 소스 드레인간 누설 전류를 효과적으로 억제할 수 있다.
도시한 게이트 코어도 추가 스위치 반도체층(256)이 있는 상태에서 충분한 순방향 pn 접합 전위를 가할 수 있도록 도 1의 경우보다 아래로 더 깊이 형성될 수 있다.
도 5 내지 도 20은 도 1의 질화물계 전계효과 트랜지스터를 제조하는 과정을 도시한 것이다.
우선, 도 5에 도시한 바와 같이, 사파이어 기판(1) 상에 n+형 질화갈륨 반도체층(40-1)을 형성시킨다. 상기 형성된 n+형 질화갈륨 반도체층(40-1)은 0.7um보다 작은 두께로 형성할 수 있다.
다음, 도 6에 도시한 바와 같이, 상기 적층된 n+형 질화갈륨 반도체층(40-1)을 식각하여, 게이트 전극 하부에 위치할 n+형 질화갈륨 반도체층들(40-3) 및 소스 전극 하부에 위치할 n+형 질화갈륨 반도체층들(40-2)을 형성한다. 이때, 식각 방법으로는 건식 식각 및/또는 습식 식각을 이용할 수 있다. 예컨대, 1차로 건식 식각을 수행한 후, 다시 인산, 황산, 질산, 염산 등을 이용한 식각을 수행할 수 있다.
예컨대, 상기 게이트 전극 하부에 위치할 n+형 질화갈륨 반도체층(40-3)의 폭은 9um, 상기 소스 전극 하부에 위치할 n+형 질화갈륨 반도체층(40-2) 및 인접 반도체층간의 폭은 3um로 형성할 수 있다.
다음, 도 7에 도시한 바와 같이, 상기 게이트 전극 하부에 위치할 n+형 질화갈륨 반도체층들(40-3) 및 소스 전극 하부에 위치할 n+형 질화갈륨 반도체층들(40-2)을 씨드층으로 하여, 에피택셜 측면 과성장(Epitaxial Lateral Overgrowth)시켜, p형 질화갈륨 반도체층(50-1)을 형성한다. 예컨대, 상기 p형 질화갈륨 반도체층(50-1)은, Mg 불순물로, 불순물 농도(Mg 농도)는 1.3×1017/㎤ 내지 5×1019/㎤ 정도로 형성될 수 있다. 도시한 바와 같이, 상기 게이트 전극 하부에 위치할 n+형 질화갈륨 반도체층들(40-3) 및 소스 전극 하부에 위치할 n+형 질화갈륨 반도체층들(40-2)은 격자 형상을 띠고 있는데, 이는 ELO 성장을 위한 씨드층으로서 분포 정도를 넓히기 위함이다.
다음, 도 8에 도시한 바와 같이, p형 질화갈륨 반도체층(50-1) 상부에 게이트 영역 분리(gate isolation)를 위한 포토 레지스트(59)을 도포하고, 리쏘그래피를 수행한다.
다음, 도 9a에 도시한 바와 같이, 상기 포토 리쏘그래피에 의해 형성된 틈(예컨대, 약 3um의 폭을 가질 수 있다)으로 식각을 수행한다. 상기 식각은 도시한 화살표(AR) 방향의 건식 식각일 수 있으며, 이에 따라, 상기 게이트 전극 하부에 위치할 n+형 질화갈륨 반도체층들(40-3)의 중심 영역까지 식각되고, 그 아래의 사파이어 기판(1)의 일부도 식각된 상태가 된다. 도 9b는 도 9a의 적층 구조를 위에서 바라본 평면도이다. 도 9b에서, 게이트 전극 하부에 위치할 n+형 질화갈륨 반도체층들의 중심부를 따라 직선형으로 식각된 영역이 형성됨을 알 수 있다.
다음, 도 10에 도시한 바와 같이, 상기 포토 레지스트(59)를 제거하고, 진성 질화갈륨 반도체층(35-1)을 적층하고, 그 위에 다시 n+형 질화갈륨 반도체층(30)을 적층한다. 상기 진성 질화갈륨 반도체층(35-1)의 적층 공정에서는, 상기 도 9a의 식각 공정으로 형성된 틈이 적층되는 진성 질화갈륨 반도체로 체워지는데, 상기 게이트 전극 하부에 위치할 n+형 질화갈륨 반도체층들(40-3)에 형성된 틈까지 체워지나, 재질 특성이 다른 사파이어 기판(1)에 형성된 틈은 체워지지 않고 유지된다.
다음, 도 11에 도시한 바와 같이, 상기 도 10의 구조에서 유지된 틈으로 식각액을 모세관 현상에 의해 유동시키는 방식의 식각 공정을 수행할 수 있다. 상기 식각 공정에는 인산(H2PO4), 수산화칼륨(KOH) 등 비교적 강성의 무기산이나 무기염기가 이용될 수 있다. 상술한 식각 공정에 따라, 도 10의 구조에서 사파이어 기판(1)에 존재하였던 틈이 확장되어, 상기 진성 질화갈륨 반도체층(35-1) 및 상기 게이트 전극 하부에 위치할 n+형 질화갈륨 반도체층들(40-3)의 일부가 제거된다.
다음, 도 12에 도시한 바와 같이, n+형 질화갈륨 반도체층(30)의 상부에 드레인 전극(20)을 적층하고, 다시 그 위에 매개층(18)을 적층하고, 상기 매개층(18)에 열전도성 기판(16)을 부착한다.
상기 매개층(18)은 공정 친화성 및 열/전기 전도성이 높은 귀금속 계열의 재질, 예컨대, 나노은(nano Ag)이나, AuSn, NiSn, Au, Ag, Al 등의 재질로 형성될 수 있으며, 상기 열 전도성 기판(16)은 구리 기판 등 열 전도성 및 기계적 특성이 우수하고 공정 처리에 적합한 재질의 기판일 수 있다.
다음, 도 13에 도시한 바와 같이, 사파이어 기판을 리프트 오프 방식으로 제거하고, 리프트 오프 공정에서의 손상된 표면을 제거하기 위해, 도 14에 도시한 바와 같이, 건식 식각을 수행할 수 있다. 예컨대, 상기 건식 식각은 0.15 ~ 0.3um의 범위로 수행될 수 있다.
다음, 도 15에 도시한 바와 같이, 가드링(guard ring)을 형성하기 위한 포토 레지스트(49)를 도포하고, 가드링(미도시)을 형성한다. 가드링 형성 과정은 당업계에서 공지된 기술이므로, 상세 설명을 생략하겠다.
다음, 도 16에 도시한 바와 같이, 상기 포토 레지스트(49)를 제거하고, 어닐링을 수행한다. 예컨대, 섭씨 600도에서 20분간 어닐링을 수행할 수 있다.
다음, 상기 도 16의 적층체 상부 표면에 SiO2 절연막(74)을 형성하고, 도 17에 도시한 바와 같이, 포토 레지스트(79)를 도포하고 리쏘그래피로 게이트 전극이 형성될 영역의 포토 레지스트를 제거하고, 게이트 전극층(76, 76-1)을 형성한다. 예컨대, 상기 게이트 전극층(76, 76-1)으로서, Ni/Au을 증착하여 형성될 수 있으나, 이에 한정되지 않고, 금속, 폴리실리콘 등 다양한 도전성 재질로 증착 등 다양한 공정으로 형성될 수 있다. 도시한 공정에 따라, 본 실시예의 전계효과 트랜지스터는, V자 형상의 SiO2 절연막인 게이트 절연막(74), 상기 게이트 절연막(74)의 V자 형상 상부 영역을 체우는 형상의 게이트 코어(75), 및 상기 게이트 코어(75) 상부에 이와 동일한 재질로 형성된 게이트 전극(76)을 구비할 수 있다. 상기 게이트 코어(75)의 형상에 의해 본 실시예의 전계효과 트랜지스터는 채널이 형성되는 경사면을 가지는 게이트를 구비하게 된다.
다음, 상기 남은 게이트 전극층(76-1) 및 포토 레지스트(79)를 제거하고, 도 18a에 도시한 바와 같이, 포토 레지스트(79-1)를 도포하고 리쏘그래피로 소스 전극이 형성될 영역의 포토 레지스트를 제거하고, 소스 전극층(72, 72-1)을 형성한다. 예컨대, 상기 소스 전극층(72, 72-1)으로서, Ni/Au을 증착하여 형성될 수 있으나, 이에 한정되지 않고, 금속, 폴리실리콘 등 다양한 도전성 재질로 증착 등 다양한 공정으로 형성될 수 있다.
상술한 도 17 및 18a의 공정을 거친 후, 남은 소스 전극층(72-1) 및 포토 레지스트(79-1)를 제거한 상태의 적층체의 상면에서 바라본 평면은 도 18b와 같다. 도시한 바와 같이, 단위 트랜지스터 소자에 3개의 게이트 전극(76) 및 소스 전극(72)이 형성되어 있다. 도 18a의 평면도 상 게이트 전극들 및 소스 전극들의 개수는 도 1의 경우와 차이가 있으나, 이는 거의 동일하다고 보아도 무방할 정도의 변경사항에 지나지 않는다.
다음, 도 19a에 도시한 바와 같이, 포토 레지스트(79-2)를 도포하고 리쏘그래피로 컨텍홀(CH)을 형성하는데, 외부 인출용 컨택 패드가 형성된 상태의 평면은 도 19b와 같다. 컨택홀(CH) 및 컨택 패드의 형성은 당업계에서 공지된 기술이므로 상세 설명을 생략하겠다.
한편, 도시한 공정들에서는 도 1에 도시한 진성 GaN(uGaN)인 제3 스위치 반도체층(60)이 형성되는 과정이 포함되지 않는데, 이는 도 1에 도시한 제3 스위치 반도체층(60)이 독립적으로 형성시키는 적층 영역이 아니고, 상기 상기 진성 질화갈륨 반도체층(35)의 전체 영역 중, 상기 제2 스위치 반도체층(50) 및 제1 스위치 반도체층(40)과 함께 n-p-n 스위치 반도체층으로서의 기능을 수행하는 영역만을 설명의 편의를 위해 가상적으로 구분한 영역이기 때문이다.
그러나, 다른 구현에서는, 상기 n- GaN 등으로 독립적인 제3 스위치 반도체층을 형성할 수도 있다.
상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
20 : 드레인 전극층
30 : 고농도 n형 질화갈륨 반도체층
35 : 진성 질화갈륨 반도체층
40 : 제1 스위치 반도체층
50 : 제2 스위치 반도체층
60 : 제3 스위치 반도체층
72 : 소스 전극
74 : 게이트 절연막
75 : 게이트 코어
76 : 게이트 전극

Claims (11)

  1. 소스 전극;
    상기 소스 전극의 하부에 형성된 제1 도전형의 제1 스위치 반도체층;
    상기 제1 스위치 반도체층 하부에 형성된 제2 도전형의 제2 스위치 반도체층;
    상기 제2 스위치 반도체층의 하부 및 상기 제1 스위치 반도체층 및 제2 스위치 반도체층의 측면을 감싸는 형태로 형성된 상기 제1 도전형의 제3 스위치 반도체층;
    상기 제1 스위치 반도체층 및 제2 스위치 반도체층의 측면의 측부에 채널이 형성되는 수직면 또는 경사면을 가지는 게이트;
    상기 게이트 하면에 형성된 게이트 절연막; 및
    상기 채널을 경유하는 수직 방향의 전하 흐름에 따라 상기 소스 전극과 전기적으로 커플링되는 드레인 전극
    을 포함하는 질화갈륨계 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트에 전압이 인가되지 않은 상태에서
    상기 제2 스위치 반도체층에 의해 상기 제1 스위치 반도체층 및 제2 스위치 반도체층의 측면을 감싸는 상기 제3 스위치 반도체층 영역에 공핍층이 형성되는 것을 특징으로 하는 질화갈륨계 트랜지스터.
  3. 제 1 항에 있어서,
    상기 제2 스위치 반도체층 및 제3 스위치 반도체층 사이에,
    탄소 또는 철이 도핑된 질화갈륨의 부가 스위치 반도체층을 더 포함하는 질화갈륨계 트랜지스터.
  4. 제 1 항에 있어서,
    상기 제2 스위치 반도체층의 일부 테두리가, 상기 제3 스위치 반도체층의 경계에까지 도달하는 형태를 가지는 질화갈륨계 트랜지스터.
  5. 제 1 항에 있어서,
    상기 제1 스위치 반도체층은, 상기 제2 스위치 반도체층을 ELO 성장시킬 수 있는 씨드층의 형태를 가지는 질화갈륨계 트랜지스터.
  6. 제 1 항에 있어서,
    상기 제3 트랜지스터의 아래에,
    진성 질화갈륨 반도체층 및 상기 드레인 전극이 위치하고,
    상기 드레인 전극은 열 전도성 기판에 부착된 질화갈륨계 트랜지스터.
  7. 사파이어 기판 상에 제1 도전형의 질화갈륨 반도체층을 형성하는 단계;
    상기 제1 도전형의 질화갈륨 반도체층을 식각하여 스위치 반도체층을 형성하는 단계;
    상기 제1 도전형의 질화갈륨 반도체층을 씨드층으로 하여 ELO 성장을 수행하여 제2 도전형의 질화갈륨 반도체층을 형성하는 단계;
    게이트 전극이 형성될 영역의 상기 제2 도전형의 질화갈륨 반도체층 및 제1 도전형의 질화갈륨 반도체층을 식각하는 단계;
    상기 식각된 면상에 진성 질화갈륨 반도체층을 형성하는 단계;
    상기 진성 질화갈륨 반도체층 상에 고농도 질화갈륨 반도체층을 형성하는 단계;
    상기 식각된 면상에 진성 질화갈륨 반도체층을 형성하는 단계에서 형성되는 진성 질화갈륨 반도체로 체워지지 않고 남은 식각 공간을 확장하는 단계;
    상기 고농도 질화갈륨 반도체층 상에 드레인 전극을 형성하는 단계;
    상기 드레인 전극 상에 열전도성 기판을 부착하는 단계;
    상기 사파이어 기판을 제거하는 단계;
    상기 사파이어 기판이 제거된 면상에 절연막을 형성하는 단계;
    상기 절연막 상에 게이트 전극을 형성하는 단계;
    소스 전극이 형성될 영역의 상기 절연막을 식각하는 단계; 및
    소스 전극을 형성하는 단계
    를 포함하는 질화갈륨계 트랜지스터의 제조 방법.
  8. 제 7 항에 있어서,
    상기 사파이어 기판을 제거하는 단계에서는 리프트 오프 공정이 이용되고,
    상기 사파이어 기판을 제거하는 단계 이후, 상기 사파이어 기판이 제거된 면상에 절연막을 형성하는 단계 이전에,
    리프트 오프 공정에서의 손상된 표면을 제거하기 위한 식각 단계
    를 더 포함하는 질화갈륨계 트랜지스터의 제조 방법.
  9. 제 7 항에 있어서,
    상기 사파이어 기판을 제거하는 단계 이후, 상기 사파이어 기판이 제거된 면상에 절연막을 형성하는 단계 이전에,
    가드링을 형성하는 단계; 또는
    어닐링을 수행하는 단계
    를 더 포함하는 질화갈륨계 트랜지스터의 제조 방법.
  10. 제 7 항에 있어서,
    상기 남은 식각 공간을 확장하는 단계에서는,
    상기 진성 질화갈륨 반도체로 체워지지 않고 남은 공간으로 으로 식각액을 침투시키는 방식의 식각을 수행하는 질화갈륨계 트랜지스터의 제조 방법.
  11. 제 7 항에 있어서,
    상기 드레인 전극 상에 열전도성 기판을 부착하는 단계는,
    상기 드레인 전극 상에 매개층을 형성하는 단계; 및
    상기 매개층 상에 열전도성 기판을 부착하는 단계
    를 포함하는 질화갈륨계 트랜지스터의 제조 방법.
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