JPWO2018230136A1 - 窒化物半導体装置及びその製造方法 - Google Patents

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Abstract

窒化物半導体装置（１００）は、基板（１）と、基板（１）の上に形成された第１の窒化物半導体層（３）と、第１の窒化物半導体層（３）の上に形成され、第１の窒化物半導体層（３）と比べてバンドギャップが大きい第２の窒化物半導体層（４）と、第２の窒化物半導体層（４）の上に選択的に形成され、ｐ型の第１の不純物を含む第３の窒化物半導体層（５）と、第３の窒化物半導体層（５）に形成され、第２の不純物を含み、第３の窒化物半導体層（５）の比抵抗よりも高い比抵抗を有す高抵抗領域（６）と、高抵抗領域（６）の上に形成されたゲート電極（７）と、を有し、高抵抗領域（６）の端部が、第３の窒化物半導体層（５）の表面端の内側にある。

Description

本発明は、半導体装置の構造及びその製造方法、特にパワートランジスタ等として用いることができる半導体、特にＩＩＩ族窒化物半導体を用いた装置、及びその製造方法に関する。
ＩＩＩ族窒化物半導体、特にＧａＮやＡｌＧａＮは、そのバンドギャップの広さから高い絶縁破壊電圧を有する。またＡｌＧａＮ／ＧａＮ等のヘテロ構造を容易に形成することが可能であり、ＡｌＧａＮとＧａＮの格子定数差から発生するピエゾ電荷とバンドギャップの差によりＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に高移動度、かつ高濃度な電子のチャネル（二次元電子ガス、２ＤＥＧ）を発生させることができる。この二次元電子ガスチャネルを制御することにより高電子移動度トランジスタ（ＨＥＭＴ、Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）を形成することが可能となる。これらの高耐圧、高速、大電流の特徴により、ＩＩＩ族窒化物半導体はパワー用途の電界効果トランジスタ（ＦＥＴ）やダイオード等の電子デバイスへの応用がなされている。
ＩＩＩ族窒化物半導体をパワー用途のＦＥＴ（例えば、ＧａＮ−ＦＥＴ）に用いる場合、安全性の観点から、ゲート電圧が０Ｖの時にソース・ドレイン間に電流が流れないというノーマリオフ動作が求められる。ＧａＮ−ＦＥＴをノーマリオフ動作させるためには、ｐ型のＩＩＩ族窒化物半導体をゲート電極とＡｌＧａＮの間に設けることにより、ｐ−ｎ接合をゲート直下に形成し、２ＤＥＧチャネルをゲート直下のみ空乏化させることにより実現できる。この構造のゲート順方向電圧（Ｖｆ、ゲート・ソース間にある一定の順方向の電流が流れる順方向電圧）は、ゲート電極がｐ型のＩＩＩ族窒化物半導体にオーミック接続している際は３Ｖ程度（ゲート・ソース間にゲート幅１ｍｍ当たり１００μＡ流れる順方向電圧）である。
パワー用途のシリコン系ＭＯＳ（金属酸化物半導体）ＦＥＴでは、ゲート電極とチャネルの間に熱酸化膜（ＳｉＯ２）を挟むために、一般的にＶｆは数十Ｖである。そのためシリコン系ＭＯＳＦＥＴでは順方向電圧のゲート信頼性が高く、ゲートドライバでゲート駆動させるためのドライブ電圧も１０Ｖ程度と高い。そのためパワー用途のシリコン系ＭＯＳＦＥＴ回路に、ＧａＮ−ＦＥＴを載せ換えただけでは、ＧａＮ−ＦＥＴのＶｆが低いために順方向電流が大量に流れ、駆動できなかった。上記の理由により従来ＧａＮ−ＦＥＴ駆動にはＧａＮ専用のゲートドライバが必要であり、パワー用途のシリコン系ＭＯＳＦＥＴ回路上でシリコン系ＭＯＳＦＥＴ用のドライバでＧａＮ−ＦＥＴを駆動させるためには、少なくともＧａＮ−ＦＥＴのＶｆが７Ｖ以上必要である。
特許文献１に記載されている半導体装置９０１の断面構造例を図１３に示す。適宜な基板１（Ｓｉ等）上に、適宜なバッファ層２を形成し、さらにその上方にチャネル層となる第１の窒化物半導体層３（ＧａＮ等）を形成し、さらにその上方に第１の窒化物半導体層３よりもバンドギャップの大きいバリア層となる第２の窒化物半導体層４（ＡｌＧａＮ等）を形成する。これにより、第２の窒化物半導体層４と第１の窒化物半導体層３のバンドギャップ差と第２の窒化物半導体層４中のピエゾ電荷により二次元電子ガス層８が発生する。
次に、第２の窒化物半導体層４の上に選択的にｐ型の第３の窒化物半導体層５（ｐ−ＧａＮ等）を形成する。ｐ型の第３の窒化物半導体層５の上方にｐ型の第３の窒化物半導体層５にショットキ接触するゲート電極７を形成し、その両側方に離間して第２の窒化物半導体層４にオーミック性接触するソース電極９とドレイン電極１０を形成する。
特許文献１によれば、ｐ型の第３の窒化物半導体層５を設けることにより、ゲート電極７と二次元電子ガス層８の間にｐ−ｎ接合による空乏層を形成することができ、容易にノーマリオフ動作を実現すると同時に、ゲート電極７がショットキ接触することによりゲートリーク電流を低減できる半導体装置を作成できるとされる。
特許文献２に記載されている半導体装置９０２の断面構造例を図１４に示す。半導体装置９０２では、特許文献１に記載されている半導体装置９０１のｐ型の第３の窒化物半導体層５と、上方のゲート電極７の間に、ＳｉＯ２等のゲート絶縁膜１６を形成する。特許文献２によれば、ゲート絶縁膜１６を形成することにより、ゲート電流をほぼゼロにすることが可能であるとされる。
特許文献３に記載されている半導体装置９０３の断面構造例を図１５に示す。半導体装置９０３では、特許文献１に記載されている半導体装置９０１のｐ型の第３の窒化物半導体層５の上面全面にプラズマ照射により厚さ１０〜２０ｎｍ程度のｐ型の高抵抗領域１７を形成する。特許文献３によれば、ｐ型の高抵抗領域１７を形成することにより、ゲート電極に正電圧が印加されたときに、ゲート電流が流れることを抑制することができるとされる。
特開２０１１−２９２４７号公報 特許第４０４１０７５号公報 特許第５７０７４６３号公報
しかしながら、背景技術で記載した半導体装置９０１〜９０３をパワー分野で用いる場合はいくつか問題がある。
特許文献１に記されている半導体装置９０１では、ｐ型の第３の窒化物半導体層５にショットキ接触するゲート電極７を形成するため、オーミック接触するゲート電極７を形成するよりも、Ｖｆを高くできる。しかしながら、オーミック接触するゲート電極でのＶｆは３Ｖ程度なので、それにショットキ障壁分を付加しても４〜６Ｖ程度のＶｆしか得られない。またショットキ接触では、順方向電圧を６Ｖ以上にした場合はゲート破壊を起こすため、ゲート信頼性に問題がある。
特許文献２に記されている半導体装置９０２では、ｐ型の第３の窒化物半導体層５と、上方のゲート電極７の間に、ＳｉＯ２等のゲート絶縁膜１６を形成するため、ＭＯＳ構造となり、Ｖｆは１０Ｖ以上を容易に得られる。しかしながら、ＩＩＩ族窒化物半導体のゲート絶縁膜においては、熱酸化膜を形成できないため、後付けのプラズマＣＶＤによる酸化膜や熱ＣＶＤによる酸化膜を形成する。プラズマＣＶＤによる酸化膜は欠陥準位が多数あり、また熱ＣＶＤによる酸化膜もｉｎ−ｓｉｔｕで形成しないために酸化膜と窒化物半導体界面に界面準位が多数ある。パワー半導体装置は高電圧で駆動するため、これらの準位に電子がトラップされて、電流コラプス（スランプ）が発生し、信頼性に問題がある。
特許文献３に記されている半導体装置９０３では、ｐ型の第３の窒化物半導体層５の上面全面をプラズマ照射により厚さ１０〜２０ｎｍ程度のｐ型の高抵抗領域１７を形成する。ｐ型の高抵抗領域１７を、ゲート電極７とｐ型の第３の窒化物半導体層５の間に挟むため、Ｖｆを高くすることが可能である。しかしながら高抵抗領域１７がｐ型であるため、高抵抗領域１７というには抵抗率が高くないこと、また厚さが１０〜２０ｎｍ程度と極めて薄いためＶｆを向上させる効果としては限定的であり、４〜６Ｖ程度のＶｆしか得られない。
また、半導体装置９０３ではｐ型の第３の窒化物半導体層５のｐ型のドーパントとしてＭｇを用いているが、エピ成長後にＭｇ−Ｈ結合の水素を脱離してＭｇを活性化させる活性化アニールプロセス（８００℃〜）が必須となる。半導体装置９０３では、活性化アニールをｐ型の第３の窒化物半導体層５を選択ドライエッチングする前に実施する必要があり（高抵抗領域形成後の熱処理は、高抵抗領域が低抵抗に戻ってしまうために不可である）、ｐ型の第３の窒化物半導体層５の側面からの水素の脱離が限定され、Ｍｇの活性化率を低減させる。つまり不活性なｐ型の第３の窒化物半導体層５を用いているため、ゲート直下のｐ−ｎ接合が十分に形成されず、チャネルを空乏化できないためにＶｔｈが低下し、ノーマリオフ動作が困難となる。
また、プラズマ処理されたｐ型の高抵抗領域１７は、ｐ型の第３の窒化物半導体層５の表面全面を覆っているために、ゲート電極７脇の表面がｐ型の第３の窒化物半導体層５ではない。そのためｐ型の第３の窒化物半導体層５の総体積量が不十分であり、ゲート直下のｐ−ｎ接合が十分に形成されず、チャネルを空乏化できないためにＶｔｈが低下し、ノーマリオフ動作が困難となる可能性がある。
そこで、本発明に係る窒化物半導体装置は、基板と、前記基板の上に形成された第１の窒化物半導体層と、前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層と、前記第２の窒化物半導体層の上に選択的に形成され、ｐ型の第１の不純物を含む第３の窒化物半導体層と、前記第３の窒化物半導体層に形成され、第２の不純物を含み、前記第３の窒化物半導体層の比抵抗よりも高い比抵抗を有す高抵抗領域と、前記高抵抗領域の上に形成されたゲート電極と、を有し、前記高抵抗領域の端部が、前記第３の窒化物半導体層表面端の内側にあることを特徴とする。
本発明に係る窒化物半導体装置では、容易にノーマリオフ動作を実現すると同時に、高抵抗領域の抵抗率が高いためＶｆが大幅に向上（≧７Ｖ）する。これにより従来のパワーＭＯＳＦＥＴ回路のＭＯＳＦＥＴを、本発明に係る半導体装置に乗せ換えるだけで駆動でき、簡単に置き換えることが可能となる。また、オン抵抗・ゲート電流依存性（Ｒｏｎ−Ｉｇ）においてより低い順方向ゲート電流で、低いＲｏｎを得ることが可能となる。それにより低い消費電力でスイッチング動作が可能となり、回路上でのスイッチングロスを低減可能となる。また、高抵抗領域が半導体であるためにゲート信頼性が高い。また、高抵抗領域がｐ型の第３の窒化物半導体層の表面全面を覆わないため、ｐ型領域を十分に確保でき、Ｖｔｈの低下を抑制、ノーマリオフ動作が容易となる。また構造上、ｐ型の第３の窒化物半導体層を選択エッチングした後に活性アニールすることが可能となり、ｐ型の第３の窒化物半導体層の側面からの水素の脱離が可能となり、Ｍｇの活性化率が向上し、Ｖｔｈの低下を抑制、ノーマリオフ動作が容易となる。
図１は、実施の形態に係る窒化物半導体装置の断面構造を示す断面図である。 図２は、実施の形態に係る窒化物半導体装置のＶｆの、高抵抗領域中の第２の不純物ピーク濃度依存性を示すグラフである。 図３は、実施の形態に係る窒化物半導体装置のＶｆの、第３の窒化物半導体層中の第２の不純物平均濃度依存性を示すグラフである。 図４Ａは、実施の形態に係る窒化物半導体装置の製造方法を示す断面図である。 図４Ｂは、実施の形態に係る窒化物半導体装置の製造方法を示す断面図である。 図４Ｃは、実施の形態に係る窒化物半導体装置の製造方法を示す断面図である。 図４Ｄは、実施の形態に係る窒化物半導体装置の製造方法を示す断面図である。 図４Ｅは、実施の形態に係る窒化物半導体装置の製造方法を示す断面図である。 図４Ｆは、実施の形態に係る窒化物半導体装置の製造方法を示す断面図である。 図５は、実施の形態の第１の変形例に係る窒化物半導体装置の断面構造を示す断面図である。 図６は、実施の形態の第２の変形例に係る窒化物半導体装置の断面構造を示す断面図である。 図７は、実施の形態の第３の変形例に係る窒化物半導体装置の断面構造を示す断面図である。 図８は、実施の形態の第４の変形例に係る窒化物半導体装置の断面構造を示す断面図である。 図９は、実施の形態の第５の変形例に係る窒化物半導体装置の断面構造を示す断面図である。 図１０は、実施の形態および比較例に係る窒化物半導体装置のＶｆ特性を示すグラフである。 図１１Ａは、比較例に係る窒化物半導体装置のＩｄｓ−Ｖｄｓ特性を示すグラフである。 図１１Ｂは、実施の形態に係る窒化物半導体装置のＩｄｓ−Ｖｄｓ特性を示すグラフである。 図１２は、実施の形態および比較例に係る窒化物半導体装置のＲｏｎ−Ｉｇｓ特性を示すグラフである。 図１３は、特許文献１の半導体装置の断面構造を示す断面図である。 図１４は、特許文献２の半導体装置の断面構造を示す断面図である。 図１５は、特許文献３の半導体装置の断面構造を示す断面図である。
以下、実施の形態に係る窒化物半導体装置について、図面を参照しながら具体的に説明する。なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
図１に、実施の形態に係る、高抵抗領域の端部が、第３の窒化物半導体層表面端の内側にある窒化物半導体装置１００の断面構造を示す。また、本実施形態ではＩＩＩ族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。
窒化物半導体装置１００は、適宜なＳｉ基板１（他にも例えばＳａｐｐｈｉｒｅ、ＳｉＣ、ＧａＮ、ＡｌＮ等の基板）の上に、適宜なバッファ層２（例えばＩＩＩ族窒化物半導体であるＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等の単層もしくは複数層）を有し、その上に、ＧａＮからなる第１の窒化物半導体層３（他にも例えばＩＩＩ族窒化物半導体であるＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等）を有し、その上に、ＡｌＧａＮからなる第２の窒化物半導体層４（他にも例えばＩＩＩ族窒化物半導体であるＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等）を有する。
窒化物半導体装置１００は、第２の窒化物半導体層４の上に選択的にｐ−ＧａＮからなるｐ型の第１の不純物を含む第３の窒化物半導体層５（他にも例えばＩＩＩ族窒化物半導体であるｐ−ＩｎＧａＮ、ｐ−ＡｌＧａＮ、ｐ−ＡｌＩｎＧａＮ等）を有する。第２の窒化物半導体層４は、第１の窒化物半導体層３よりもバンドギャップが大きい。また、第２の窒化物半導体層４がＡｌＧａＮ、第１の窒化物半導体層３がＧａＮであるとした場合、ＡｌＧａＮとＧａＮが格子定数差から発生するピエゾ電荷とバンドギャップの差によりＡｌＧａＮ／ＧａＮ界面近傍のＧａＮ層側に高濃度の二次元電子ガス層８が発生する。ただしｐ型の第１の不純物を含む第３の窒化物半導体層５直下は、ｐ−ｎ接合が形成され、ゲート電圧が加わっていない場合は二次元電子ガス層８が空乏化されてノーマリオフ状態となる。
窒化物半導体装置１００は、ｐ型の第１の不純物を含む第３の窒化物半導体層５の一部に、第２の不純物を含み前記第３の窒化物半導体層の比抵抗よりも高い比抵抗を有す高抵抗領域６を有し、高抵抗領域６の上にゲート電極７を有し、ゲート電極７の両側方にそれぞれゲート電極７と離間して形成され、二次元電子ガス層８と電気的に接続されたソース電極９及びドレイン電極１０を有する。
第２の窒化物半導体層４がＡｌＧａＮである場合、ノーマリオフ動作のためには、第２の窒化物半導体層４におけるＡｌ組成比が２０％の場合、設定するしきい値電圧（Ｖｔｈ）に応じて、ＡｌＧａＮ膜厚が１０〜２０ｎｍの範囲内、望ましくは１５ｎｍである必要がある。また、ｐ型の第１の不純物を含む第３の窒化物半導体層５がｐ−ＧａＮである場合、膜厚は５０〜３００ｎｍの範囲内、望ましくは１００ｎｍであれば良く、ｐ型の第１の不純物がＭｇである場合、濃度は１×１０１９ｃｍ−３〜１０×１０１９ｃｍ−３の範囲内、望ましくは５×１０１９ｃｍ−３であれば良い。
高抵抗領域６に含まれる第２の不純物はＦ、Ｂ、Ａｒ、Ｈｅ、Ｆｅ、Ｃｒ、Ｚｎ、Ｃａ、Ｔｉの内少なくとも一つ、望ましくはＦやＦｅ等のｎ型もしくはｐ型の窒化物半導体を完全に不活性化し、高抵抗化する元素であればよい。
図２は、窒化物半導体装置１００のＶｆの、高抵抗領域６中の第２の不純物ピーク濃度依存性を示すグラフである。図２から、高抵抗領域６を不活性化し、高抵抗化して、７Ｖ以上の十分に高いＶｆを得るためには第２の不純物のピーク濃度は１×１０１８ｃｍ−３以上、望ましくは２×１０１８ｃｍ−３以上であればよい。
図３は、窒化物半導体装置１００のＶｆの、第３の窒化物半導体層５中の第２の不純物平均濃度依存性を示すグラフである。ここで、第３の窒化物半導体層５中の第２の不純物平均濃度とは、第３の窒化物半導体層５の総体積当たりに含まれる第２の不純物量を濃度に換算した値を言う。図３から、第３の窒化物半導体層５中の第２の不純物の平均濃度は１×１０１７ｃｍ−３以上であることが望ましい。
高抵抗領域６は、ゲート電極７の下のｐ型の第１の不純物を含む第３の窒化物半導体層５の中にあればどこでも良く、例えば第３の窒化物半導体層５の最表面にあっても良く、中心部にあっても良く、第３の窒化物半導体層５の中にまだらに（分散して）存在していても良い。ただしＶｆを効率よく向上させるためには、高抵抗領域６は第３の窒化物半導体層５の最表面にあり、ゲート電極７と接していることが望ましい。
また高抵抗領域６の横方向の端部は、第３の窒化物半導体層５の表面側の端部よりも内側にあることが望ましい。また、ゲート電極７の底面の端部は、高抵抗領域６の横方向の端部の内側にあっても、面一にあっても、外側にあっても良いが、Ｖｆを効率よく向上させるためには、ゲート電極７の底面の端部は高抵抗領域６の横方向の端部の内側にあることが望ましい（図１）。言い換えれば、ゲート電極７の幅（横方向の寸法）は、高抵抗領域６の幅（横方向の寸法）よりも狭いことが望ましい。ここで、横方向とは、窒化物半導体装置１００をソース電極９及びドレイン電極１０を通って横断する方向である。
また、高抵抗領域６を不活性化し、高抵抗化して、７Ｖ以上の十分に高いＶｆを得るためには第２の不純物が入っている高抵抗領域６の厚さが２０ｎｍ以上、望ましくは７０ｎｍ以上であるほうが良い。ただし、第２の不純物が１×１０１７ｃｍ−３以上含まれる膜厚を、高抵抗領域６の膜厚と定義する。また、高抵抗領域６を不活性化し、高抵抗化して、７Ｖ以上の十分に高いＶｆを得るためには、高抵抗領域６の厚さが２０ｎｍ以上で、尚且つ、第２の不純物のピーク濃度が２×１０１８ｃｍ−３以上の両方を満たすことが望ましい。
高抵抗領域６の一部に接触するゲート電極７は、Ｔｉ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ、Ｗ、ＷＳｉ、Ｔａ、ＴｉＮ、Ａｌ、Ｍｏ、Ｈｆ、Ｚｒ等の金属を１つもしくは２つ以上組み合わせた電極であれば良い。ただしゲート電極７に、ｐ型の第１の不純物を含む第３の窒化物半導体層５にショットキ接触をする金属を用いる場合、ゲート電圧を６Ｖ以上加えた場合にはゲートが破壊する等、ゲート信頼性に問題が発生する可能性が高い。そのため、ゲートの信頼性を確保するためには、ゲート電極７に、ｐ型の第１の不純物を含む第３の窒化物半導体層５にオーミック接触する、もしくはコンタクト抵抗が低い金属であるＮｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｔｉ、Ｃｒ、Ｉｎ、Ｓｎ等の金属を１つもしくは２つ以上組み合わせた電極を用いることが望ましい。ただし、上記ｐ型の第１の不純物を含む第３の窒化物半導体層５にオーミック接触する電極が、高抵抗領域６に接触する際のコンタクト抵抗は、Ｖｆを向上させるため、ある程度高いほうが良く、具体的には２００Ωｍｍ以上が望ましい。
ソース電極９及びドレイン電極１０は、二次元電子ガス層８、第２の窒化物半導体層４、第１の窒化物半導体層３のいずれかにオーミック接触するＴｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた電極からなり、二次元電子ガス層８に電気的に接続されていれば良い。例えば、第２の窒化物半導体層４の表面上に形成しても良く、また、既知のオーミックリセス技術（図示せず）を用いて、二次元電子ガス層８、第２の窒化物半導体層４、第１の窒化物半導体層３の一部に接していれば良い。
次に、本構造の製造方法を示す断面図を図４Ａ〜図４Ｆに示す。尚、本製造方法は最小の構成を説明しており、これに限定を受けるものではない。また、本製造方法の順序はこれに限定されるものではない。
まず、適宜な（１１１）面のＳｉ基板１（他にも、例えばＳａｐｐｈｉｒｅ、ＳｉＣ、ＧａＮ、ＡｌＮ等の基板）上に、既知のＭＯＣＶＤ法等のエピタキシャル成長技術を用いて、適宜なバッファ層２（例えばＩＩＩ族窒化物半導体であるＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等の単層もしくは複数層）を形成し、その上にＧａＮからなる第１の窒化物半導体層３（他にも、例えばＩＩＩ族窒化物半導体であるＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等）を形成し、その上に第１の窒化物半導体層３よりもバンドギャップが大きいＡｌＧａＮからなる第２の窒化物半導体層４（他にも、例えばＩＩＩ族窒化物半導体であるＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等）を形成し、その上にｐ−ＧａＮからなるｐ型の第１の不純物を含む第３の窒化物半導体層５（他にも、例えばＩＩＩ族窒化物半導体であるｐ−ＩｎＧａＮ、ｐ−ＡｌＧａＮ、ｐ−ＡｌＩｎＧａＮ等）を連続的に形成する（図４Ａ）。
第２の窒化物半導体層４がＡｌＧａＮである場合、ノーマリオフ動作のためには、Ａｌ組成比が２０％の場合、設定するしきい値電圧（Ｖｔｈ）に応じて、ＡｌＧａＮ膜厚が１０〜２０ｎｍの範囲内、望ましくは１５ｎｍである必要がある。また、ｐ型の第１の不純物を含む第３の窒化物半導体層５がｐ−ＧａＮである場合、膜厚は５０〜３００ｎｍの範囲内、望ましくは１００ｎｍであれば良く、ｐ型の第１の不純物がＭｇである場合、濃度は１〜１０×１０１９ｃｍ−３の範囲内、望ましくは５×１０１９ｃｍ−３であれば良い。次に、既知のフォトリソグラフィ技術を用いてレジストパターン１４を形成し、既知のドライエッチング技術を用いてｐ型の第１の不純物を含む第３の窒化物半導体層５を選択的に除去する（図４Ｂ）。
続いて、ｐ型の第１の不純物を含む第３の窒化物半導体層５のｐ型不純物であるＭｇを活性化させるため、窒素ガス中、８００℃の温度において、３０分程度の活性化アニールを実施する（図示せず）。ｐ型の第１の不純物を含む第３の窒化物半導体層５を選択的に除去した後に活性化アニールを実施するのは、ｐ型元素であるＭｇを不活性にしている水素の結合を切り、第３の窒化物半導体層５表面以外に、第３の窒化物半導体層５の側面からも効率的に水素を脱離させることができるためである。これによりＭｇの活性化率が向上し、Ｖｔｈの低下を抑制、ノーマリオフ動作が容易となる。第３の窒化物半導体層５を選択的に除去する前に活性化アニールを実施する場合は、Ｍｇの活性化率が下がり、Ｖｔｈが低下、ノーマリオフ動作が難しくなる。
続いて再度、既知のフォトリソグラフィ技術を用いて、ｐ型の第１の不純物を含む第３の窒化物半導体層５の上面に開口部を有するレジストパターン１５を設ける。このレジストパターン１５の開口部を通して既知のイオン注入技術により、第２の不純物を第２の窒化物半導体層４に注入し、第３の窒化物半導体層の比抵抗よりも高い比抵抗を有す高抵抗領域６を形成する（図４Ｃ）。
高抵抗領域６に含まれる第２の不純物は、高抵抗領域６を不活性化し、高抵抗化して、７Ｖ以上の十分に高いＶｆを得るために、Ｆ、Ｂ、Ａｒ、Ｈｅ、Ｆｅ、Ｃｒ、Ｚｎ、Ｃａ、Ｔｉの内少なくとも一つ、望ましくはＦやＦｅ等、ｎ型もしくはｐ型の窒化物半導体を完全に不活性化し、高抵抗化する元素であればよい。また、高抵抗領域６を不活性化し、高抵抗化して、７Ｖ以上の十分に高いＶｆを得るためには第２の不純物のピーク濃度は１×１０１８ｃｍ−３以上、望ましくは２×１０１８ｃｍ−３以上であればよい（図２）。また上記第２の不純物量を、第３の窒化物半導体層５全体に含まれる第２の不純物の平均濃度（第３の窒化物半導体層５の総体積当たりに含まれる第２の不純物量を濃度に換算した値）に換算すると、１×１０１７ｃｍ−３以上であることが望ましい（図３）。
第２の不純物としてＦを用いる場合、イオン注入はＦやＢＦ２ガス等を選択し注入する。イオン注入の加速エネルギーは１０〜１００ｋｅＶの範囲内で、望ましくは４０ｋｅＶ程度、ドーズ量は１×１０１３ｃｍ−２以上、望ましくは５×１０１３ｃｍ−２程度必要である。注入深さが第３の窒化物半導体層５を突き抜けて第２の窒化物半導体層４に達すると、オン動作時のゲート直下の二次元電子ガス層８が減少してしまい、Ｖｔｈがずれてしまうため望ましくない。そのため、第２の不純物の注入深さは第３の窒化物半導体層５の底部を越えない、望ましくはプロセスのバラツキを考慮し、第３の窒化物半導体層５の底部よりも１０ｎｍ程度上方で止まることが重要である。
また、レジストパターン１５の開口部は、イオン注入して高抵抗化させるため、選択的に形成した第３の窒化物半導体層５の上面端の内側である必要がある。レジストパターン１５の開口部が第３の窒化物半導体層５の上面端の外側に落ちた場合、イオン注入により、第１の窒化物半導体層３や第２の窒化物半導体層４を高抵抗化させてしまい、デバイスのオン抵抗が大幅に悪化し、ＦＥＴ動作しなくなってしまう。
続いて、既知の酸素アッシング技術や有機のレジスト除去技術等を用いてレジストパターン１５を除去する（図４Ｄ）。
続いて既知のフォトリソグラフィ技術や蒸着技術やリフトオフ技術、スパッタ技術、ドライエッチング技術等を用いて、ソース電極９及びドレイン電極１０を形成する（図４Ｅ）。ソース電極９及びドレイン電極１０は、二次元電子ガス層８、第２の窒化物半導体層４、第１の窒化物半導体層３のいずれかにオーミック接触するＴｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた電極からなり、二次元電子ガス層８に電気的に接続されていれば良い。例えば、第２の窒化物半導体層４の表面上に形成しても良く、また、既知のオーミックリセス技術（図示せず）を用いて、二次元電子ガス層８、第２の窒化物半導体層４、第１の窒化物半導体層３の一部に接していれば良い。ソース電極９及びドレイン電極１０は、コンタクト抵抗の低減のためアニール処理を施しても良い。
最後に、既知のフォトリソグラフィ技術や蒸着技術やリフトオフ技術、スパッタ技術、ドライエッチング技術等を用いて、ゲート電極７を形成する（図４Ｆ）。高抵抗領域６は、ゲート電極７の下のｐ型の第１の不純物を含む第３の窒化物半導体層５の中にあればどこでも良く、例えば第３の窒化物半導体層５の最表面にあっても良く、中心部にあっても良く、第３の窒化物半導体層５の中でまだらに（分散して）存在していても良いが、Ｖｆを効率よく向上させるためには、高抵抗領域６は第３の窒化物半導体層５の最表面にあり、ゲート電極７と接していることが望ましい。また、ゲート電極７の底面の端部は、高抵抗領域６の横方向の端部の内側にあっても、面一にあっても、外側にあっても良いが、Ｖｆを効率よく向上させるために内側にあることが望ましい。
高抵抗領域６の一部に接触するゲート電極７は、Ｔｉ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ、Ｗ、ＷＳｉ、Ｔａ、ＴｉＮ、Ａｌ、Ｍｏ、Ｈｆ、Ｚｒ等の金属を１つもしくは２つ以上組み合わせた電極であれば良い。ただしゲート電極７に、ｐ型の第１の不純物を含む第３の窒化物半導体層５にショットキ接触をする金属を用いる場合、ゲート電圧を６Ｖ以上加えた場合にはゲートが破壊する等、ゲート信頼性に問題が発生する可能性が高い。そのため、ゲートの信頼性を確保するためには、ｐ型の第１の不純物を含む第３の窒化物半導体層５にオーミック接触する、もしくはコンタクト抵抗が低い金属であるＮｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｔｉ、Ｃｒ、Ｉｎ、Ｓｎ等の金属を１つもしくは２つ以上組み合わせた電極を用いることが望ましい。ただし、上記ｐ型の第１の不純物を含む第３の窒化物半導体層５にオーミック接触する電極が、高抵抗領域６に接触する際のコンタクト抵抗は、Ｖｆを向上させるため、ある程度高いほうが良く、具体的には２００Ωｍｍ以上が望ましい。
窒化物半導体装置１００の動作を説明する。ノーマリオフ動作の場合、ゲート電極７が０Ｖでは第３の窒化物半導体層５の直下にｐ−ｎ接合による空乏層が広がっているため二次元電子ガス層８が存在せず、オフ状態である。ソース電極９を接地して、ドレイン電極１０に負荷である正のドレイン電圧を印加した状態で、ゲート電極７に正のゲート電圧を印加していくと、空乏層が縮小して、ゲート電圧がＶｔｈを超えるとドレイン電流が流れ始めオン状態となる。
窒化物半導体装置１００の効果について説明する。窒化物半導体装置１００を用いることにより、容易にノーマリオフ動作を実現できると同時に、高抵抗領域６の抵抗率が高いためＶｆを７Ｖ以上に向上することができる。これにより従来のパワーＭＯＳＦＥＴ回路のＭＯＳＦＥＴを、窒化物半導体装置１００に乗せ換えるだけで駆動でき、簡単に置き換えることが可能となる。また、オン抵抗・ゲート電流依存性（Ｒｏｎ−Ｉｇ）においてより低い順方向ゲート電流で低いＲｏｎを得ることが可能となる。それにより低い消費電力でスイッチング動作が可能となり、回路上でのスイッチングロスを低減可能となる。また、高抵抗領域６が半導体層であるために、プラズマＣＶＤ等で付着させたシリコン酸化膜等と比較して、ゲートの信頼性が高くなる。また、高抵抗領域がｐ型の第３の窒化物半導体層５の表面全面を覆わないため、ｐ型領域を十分に確保でき、Ｖｔｈの低下を抑制、ノーマリオフ動作が容易となる。また構造上、ｐ型の第３の窒化物半導体層５を選択エッチングした後に活性化アニールすることが可能となり、ｐ型の第３の窒化物半導体層５の横方向からの水素の脱離が可能となり、Ｍｇの活性化率が向上し、Ｖｔｈの低下を抑制、ノーマリオフ動作が容易となる。
次に、実施の形態の第１の変形例に係る窒化物半導体装置について説明する。
図５に、実施の形態の第１の変形例である、高抵抗領域の端部が、第３の窒化物半導体層表面端の内側にあり、ゲート電極の幅は高抵抗領域の幅と同じである窒化物半導体装置１０１の断面構造を示す。また、本変形例ではＩＩＩ族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。また本構造は、最小の構成を示しており、これに限定を受けるものではない。
窒化物半導体装置１０１は、図１にて示した窒化物半導体装置１００の内、ゲート電極７の幅が、第３の窒化物半導体層の比抵抗よりも高い比抵抗を有す高抵抗領域６の幅と同一である。つまりゲート電極７の底面端が、高抵抗領域６の横方向の端部と、横方向に同一（面一）である。言い換えれば、ゲート電極７の幅（横方向の寸法）は、高抵抗領域６の幅（横方向の寸法）と同じである。ここで、横方向とは、窒化物半導体装置１０１をソース電極９及びドレイン電極１０を通って横断する方向である。
窒化物半導体装置１０１を用いることにより、図１にて示した窒化物半導体装置１００の効果に付加して、Ｖｆを高く保ちつつ、ｐ−ＧａＮ領域も大きいためＶｔｈの低下を抑制、ノーマリオフ動作がさらに容易となる。また、ゲート電極７端からｐ型の第１の不純物を含む第３の窒化物半導体層５へのアクセスが近いことにより微小にゲート電流を流すことができ、ゲート電圧を順方向に６Ｖ以上掛けても破壊せず、ゲート信頼性が高くなる。
次に、実施の形態の第２の変形例に係る窒化物半導体装置について説明する。
図６に、実施の形態の第２の変形例である、高抵抗領域の端部が、第３の窒化物半導体層表面端の内側にあり、ゲート電極の幅は前記高抵抗領域の幅よりも外側である窒化物半導体装置１０２の断面構造を示す。また、本変形例ではＩＩＩ族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。また本構造は、最小の構成を示しており、これに限定を受けるものではない。
窒化物半導体装置１０２は、図１にて示した窒化物半導体装置１００の内、ゲート電極７の幅が、第３の窒化物半導体層の比抵抗よりも高い比抵抗を有す高抵抗領域６の幅よりも広い。つまりゲート電極７の底面端が、高抵抗領域６の横方向の端部よりも外側である。つまりゲート電極７の外側は、ｐ型の第１の不純物を含む第３の窒化物半導体層５に接触する。言い換えれば、ゲート電極７の幅（横方向の寸法）は、高抵抗領域６の幅（横方向の寸法）よりも広い。ここで、横方向とは、窒化物半導体装置１０２をソース電極９及びドレイン電極１０を通って横断する方向である。
窒化物半導体装置１０２を用いることにより、図１にて示した窒化物半導体装置１００の効果に付加して、Ｖｆを有る程度高く保ちつつ、ｐ−ＧａＮ領域が更に広いためＶｔｈの低下を抑制、ノーマリオフ動作が容易となる。また、ゲート電極７端からｐ型の第１の不純物を含む第３の窒化物半導体層５へ直接アクセスできることにより、ある程度ゲート電流を流すことができ、ゲート電圧を順方向に６Ｖ以上掛けても破壊せず、ゲート信頼性がより高くなる。
次に、実施の形態の第３の変形例に係る窒化物半導体装置について説明する。
図７に、実施の形態の第３の変形例である、高抵抗領域の端部が、第３の窒化物半導体層表面端の内側にあるリセスゲート型の窒化物半導体装置１０３の断面構造を示す。また、本変形例ではＩＩＩ族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。また本構造は、最小の構成を示しており、これに限定を受けるものではない。
窒化物半導体装置１０３は、図１、５、６にて示した窒化物半導体装置１００、１０１、１０２の内、ｐ型の第１の不純物を含む第３の窒化物半導体層５の下の第２の窒化物半導体層４にリセス１１構造がある。リセス１１部直下の第２の窒化物半導体層４の残し厚は、第２の窒化物半導体層４がＡｌＧａＮである場合、ノーマリオフ動作のためには、Ａｌ組成２０％の場合、設定するしきい値電圧（Ｖｔｈ）によって異なるが、ＡｌＧａＮ膜厚が１０〜２０ｎｍの範囲内、望ましくは１５ｎｍである必要がある。リセス部以外の第２の窒化物半導体層４は、上記リセス１１部直下の第２の窒化物半導体層４の残し厚よりも厚いこと、望ましくは４０ｎｍ以上であることが望ましい。
窒化物半導体装置１０３の製造方法は、第２の窒化物半導体層４で一旦エピタキシャル成長を終了し、その後第２の窒化物半導体層４に、既知のフォトリソグラフィ技術とドライエッチング技術を用いてリセス１１部を形成する。続いてｐ型の第１の不純物を含む第３の窒化物半導体層５をリセス１１を埋めるようにエピタキシャル成長し、以降は図４Ｂ以降と同じ製造方法である。ｐ型の第１の不純物を含む第３の窒化物半導体層５は、横方向成長によりリセス１１部を完全に埋め込むように形成する必要があるため、ある程度の膜厚が必要であり、最大厚部で２００ｎｍ以上あることが望ましい。
窒化物半導体装置１０３を用いることにより、図１、５、６にて示した窒化物半導体装置１００、１０１、１０２の効果に付加して、リセス部以外の第２の窒化物半導体層４表面から二次元電子ガス層８を物理的に離すことができ、第２の窒化物半導体層４表面の表面準位にトラップされる電子の影響を取り除くことができ、電流コラプスを大幅に低減できる。
次に、実施の形態の第４の変形例に係る窒化物半導体装置について説明する。
図８に、実施の形態の第４の変形例である、高抵抗領域の端部が、第３の窒化物半導体層表面端の内側にある貫通リセスゲート型の窒化物半導体装置１０４の断面構造を示す。また、本実施形態ではＩＩＩ族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。また本構造は、最小の構成を示しており、これに限定を受けるものではない。
窒化物半導体装置１０４は、図１、５〜７にて示した窒化物半導体装置１００、１０１〜１０３の内、ｐ型の第１の不純物を含む第３の窒化物半導体層５の下の第２の窒化物半導体層４に、第２の窒化物半導体層４を貫通して底面が第１の窒化物半導体層３に達するリセス１１構造がある。
窒化物半導体装置１０４の製造方法は、図４Ａに示す製造工程の途中で、第２の窒化物半導体層４で一旦エピタキシャル成長を終了し、その後第２の窒化物半導体層４を貫通して底面が第１の窒化物半導体層３に達するリセス１１部を既知のフォトリソグラフィ技術とドライエッチング技術を用いて形成する。その後分断された二次元電子ガス層８は、再エピタキシャル成長によりＡｌＧａＮ等の第４の窒化物半導体層１２を成長し、分断された第２の窒化物半導体層４を再接続し、二次元電子ガス層８を再接続する。続いてｐ型の第１の不純物を含む第３の窒化物半導体層５をリセス１１を埋めるようにエピタキシャル成長し、以降は図４Ｂ以降と同じ製造方法である。
再成長する第４の窒化物半導体層１２は、ノーマリオフ動作のためには、Ａｌ組成比が２０％の場合、設定するしきい値電圧（Ｖｔｈ）によって異なるが、ＡｌＧａＮ膜厚が１０〜２０ｎｍの範囲内、望ましくは１５ｎｍである必要がある。リセス部以外の第２の窒化物半導体層４と第４の窒化物半導体層１２の膜厚の和は、上記リセス１１部直下の第２の窒化物半導体層４の残し厚よりも厚いこと、望ましくは４０ｎｍ以上であればよい。また、ｐ型の第１の不純物を含む第３の窒化物半導体層５は、横方向成長により、リセス１１部を埋め込むように形成する必要がある。そのため、ある程度の膜厚が必要であり、最大厚部で２００ｎｍ以上あることが望ましい。
窒化物半導体装置１０４を用いることにより、図１、５、６にて示した窒化物半導体装置１００、１０１、１０２の効果に付加して、第２の窒化物半導体層４表面から二次元電子ガス層８を物理的に離すことができ、第４の窒化物半導体層１２表面の表面準位にトラップされる電子の影響を取り除くことができ、電流コラプスを大幅に低減できる。また、図７で示した窒化物半導体装置１０３の効果に付加して、ウェハ面内のＶｔｈが再成長した第４の窒化物半導体層１２のみで制御できるため、ウェハ面内のＶｔｈのバラツキが小さい。
次に、実施の形態の第５の変形例に係る窒化物半導体装置について説明する。
図９に、実施の形態の第５の変形例である、高抵抗領域の端部が、第３の窒化物半導体層表面端の内側にある縦型の窒化物半導体装置１０５の断面構造を示す。また、本実施形態ではＩＩＩ族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。また本構造は、最小の構成を示しており、これに限定を受けるものではない。
本構造は、図１、５〜８にて示した窒化物半導体装置１００、１０１〜１０４の内、基板１がｎ型のＧａＮからなり、基板１の裏面にドレイン電極１０があり、表面側のゲート電極７の側方にゲート電極７と離間して形成され、二次元電子ガス層８と電気的に接続されたソース電極９がある。第１の窒化物半導体層３の内部にウェル層１３があっても良い。ウェル層１３は、ソース・ドレイン間の貫通電流を抑止する目的に挿入するため、ｎ型の基板１やｎ−ＧａＮからなる第１の窒化物半導体層３とｐ−ｎ接合を形成することによる空乏層を設ける目的で、ｐ型であることが望ましい。図７、８と同じように、リセス構造を用いても良い（図示せず）。
窒化物半導体装置１０５を用いることにより、図１、５〜８にて示した窒化物半導体装置１００、１０１〜１０４の効果に付加して、縦型ＦＥＴであるために、耐圧を大きくとることが可能となる。また、チップ面積あたりの電流密度も向上することが可能となる。
図１０〜１２に、図８にて説明した貫通リセスゲート型の窒化物半導体装置１０４における高抵抗領域６がない比較例の電気特性と、高抵抗領域６がある実施例の電気特性を示す。ここで示す貫通リセスゲート型の窒化物半導体装置１０４の第３の窒化物半導体層５はｐ−ＧａＮであり、その最大膜厚は比較例および実施例のいずれも、およそ２５０ｎｍである。
高抵抗領域６がある実施例では、高抵抗領域６にＢとＦ両方を含み、Ｂのピーク濃度は１．３×１０１９ｃｍ−３、Ｆのピーク濃度は２．６×１０１９ｃｍ−３である。また、ｐ−ＧａＮ全体に含まれるＢの平均濃度は１．２×１０１８ｃｍ−３、Ｆの平均濃度は２．３×１０１８ｃｍ−３である。第２の不純物が１×１０１７ｃｍ−３以上含まれる膜厚を、高抵抗領域６の膜厚と定義した場合、その膜厚はおよそ７０ｎｍであり、高抵抗領域６の表面と第３の窒化物半導体層５の表面は同一面にある。第３の窒化物半導体層５の上面の幅はおよそ１．４μｍに対して、高抵抗領域６の上面の幅はおよそ０．９μｍ、ゲート電極７の底面の幅はおよそ０．８μｍである。ゲート電極７の底面端は、高抵抗領域６の上面端の内側であり、ゲート電極７の底面端は全て高抵抗領域６の上面に接している。
図１０に窒化物半導体装置１０４において第３の窒化物半導体層５に高抵抗領域６がない比較例と、高抵抗領域６がある実施例のＶｇｓ−Ｉｇｓ（Ｖｆ）特性を示す。実施例によれば、高抵抗領域６があることにより、Ｖｆが比較例の３．３Ｖから１１．２Ｖに大幅に向上する。これにより、Ｖｆ≧７Ｖの要件を満たし、パワー用途のシリコン系ＭＯＳＦＥＴ回路上でシリコン系ＭＯＳＦＥＴ用のドライバでＧａＮ−ＦＥＴを駆動させることが可能となる。
また、図１１Ａ、図１１Ｂに窒化物半導体装置１０４において第３の窒化物半導体層５に高抵抗領域６がない比較例と、高抵抗領域６がある実施例のＩｄｓ−Ｖｄｓ特性をそれぞれ示す。比較例および実施例のいずれにおいても最大ドレイン電流（Ｉｍａｘ）は０．３Ａ／ｍｍ程度確保できており、ＦＥＴとして正常に動作している。また、高抵抗領域６がある実施例では、Ｖｆを１１Ｖ以上に確保できているため、Ｖｇｓを＋１４Ｖ印加しても、Ｉｄｓがリークしておらず、ＦＥＴとして正常に動作可能である。
また、図１２に窒化物半導体装置１０４において第３の窒化物半導体層５に高抵抗領域６がない比較例と、高抵抗領域６がある実施例のＲｏｎ−Ｉｇｓ特性を示す。高抵抗領域６がある実施例では、高抵抗領域６がない比較例より低いＩｇｓにおいて低いＲｏｎを得ることができる。つまり、より低い消費電力でスイッチング動作が可能となり、回路上でのスイッチングロスを低減可能となる。
以上、本発明の一つまたは複数の態様に係る窒化物半導体装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。
本発明は、ノーマリオフ動作と同時に、Ｖｆを大幅に向上できる半導体層地を提供でき、もってパワーデバイスの性能を向上させることができる。
１ 基板
２ バッファ層
３ 第１の窒化物半導体層
４ 第２の窒化物半導体層
５ ｐ型の第３の窒化物半導体層
６ 高抵抗領域
７ ゲート電極
８ ２次元電子ガス層
９ ソース電極
１０ ドレイン電極
１１ リセス
１２ 第４の窒化物半導体層
１３ ウェル層
１４、１５ レジストパターン
１６ ゲート絶縁膜
１７ ｐ型の高抵抗領域
１００〜１０５、９０１〜９０３ 窒化物半導体装置
続いて再度、既知のフォトリソグラフィ技術を用いて、ｐ型の第１の不純物を含む第３の窒化物半導体層５の上面に開口部を有するレジストパターン１５を設ける。このレジストパターン１５の開口部を通して既知のイオン注入技術により、第２の不純物を第３の窒化物半導体層５に注入し、第３の窒化物半導体層５の比抵抗よりも高い比抵抗を有する高抵抗領域６を形成する（図４Ｃ）。

Claims (17)

  1. 基板と、
    前記基板の上に形成された第１の窒化物半導体層と、
    前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層と、
    前記第２の窒化物半導体層の上に選択的に形成され、ｐ型の第１の不純物を含む第３の窒化物半導体層と、
    前記第３の窒化物半導体層に形成され、第２の不純物を含み、前記第３の窒化物半導体層の比抵抗よりも高い比抵抗を有す高抵抗領域と、
    前記高抵抗領域の上に形成されたゲート電極と、を有し、
    前記高抵抗領域の端部が、前記第３の窒化物半導体層表面端の内側にある
    窒化物半導体装置。
  2. 前記ゲート電極と前記高抵抗領域とは接している、
    請求項１に記載の窒化物半導体装置。
  3. 前記ゲート電極の幅は前記高抵抗領域の幅よりも狭い、
    請求項２に記載の窒化物半導体装置。
  4. 前記ゲート電極の幅は前記高抵抗領域の幅と同じである、
    請求項２に記載の窒化物半導体装置。
  5. 前記ゲート電極の幅は前記高抵抗領域の幅よりも広い、
    請求項２に記載の窒化物半導体装置。
  6. 前記窒化物半導体装置のゲート幅あたりのゲート・ソース間の順方向電流が１００μＡ／ｍｍとなるゲート・ソース間電圧が７Ｖ以上である、
    請求項１から５のいずれか１項に記載の窒化物半導体装置。
  7. 前記高抵抗領域と前記ゲート電極の接触抵抗は２００Ωｍｍ以上である、
    請求項１から６のいずれか１項に記載の窒化物半導体装置。
  8. 前記高抵抗領域中の前記第２の不純物のピーク濃度は２×１０１８ｃｍ−３以上である、
    請求項１から７のいずれか１項に記載の窒化物半導体装置。
  9. 前記ｐ型の第３の窒化物半導体層中の前記第２の不純物の平均濃度が１×１０１７ｃｍ−３以上である、
    請求項１から８のいずれか１項に記載の窒化物半導体装置。
  10. 前記高抵抗領域の厚さは２０ｎｍ以上である、
    請求項１から９のいずれか１項に記載の窒化物半導体装置。
  11. 前記高抵抗領域の厚さは２０ｎｍ以上であり、前記高抵抗領域中の前記第２の不純物のピーク濃度は２×１０１８ｃｍ−３以上である、
    請求項１から１０のいずれか１項に記載の窒化物半導体装置。
  12. 前記高抵抗領域の厚さは、前記第３の窒化物半導体層の最大厚よりも薄い、
    請求項１から１１のいずれか１項に記載の窒化物半導体装置。
  13. 前記高抵抗領域の下端は、前記第３の窒化物半導体層の下端よりも１０ｎｍ以上上方である、
    請求項１から１２のいずれか１項に記載の窒化物半導体装置。
  14. 前記第２の不純物は、Ｆ、Ｂ、Ａｒ、Ｈｅ、Ｆｅ、Ｃｒ、Ｚｎ、Ｃａ、Ｔｉの少なくとも一つである
    請求項１から１３のいずれか１項に記載の窒化物半導体装置。
  15. 前記ゲート電極は、ｐ型の第３の窒化物半導体に対してオーミック接触する材料を用いる、
    請求項１から１４のいずれか１項に記載の窒化物半導体装置。
  16. 前記ゲート電極は、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｔｉ、Ｃｒ、Ｉｎ、Ｓｎの内少なくとも一つの元素を含む、
    請求項１５に記載の窒化物半導体装置。
  17. 基板を用意し、
    前記基板の上に第１の窒化物半導体層を形成する工程と、
    前記第１の窒化物半導体層の上に、前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を形成する工程と、
    前記第２の窒化物半導体層の上に、ｐ型の第１の不純物を含む第３の窒化物半導体層を選択的に形成する工程と、
    前記第３の窒化物半導体層の一部に第２の不純物をイオン注入し、前記第３の窒化物半導体層の比抵抗よりも高い比抵抗を有す高抵抗領域を形成する工程と、
    前記高抵抗領域の上にゲート電極を形成する工程と、
    を含む窒化物半導体装置の製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3081613B1 (fr) * 2018-05-22 2022-12-09 Exagan Transistor a haute mobilite electronique en mode enrichissement
CN109817710A (zh) * 2018-12-29 2019-05-28 英诺赛科（珠海）科技有限公司 高电子迁移率晶体管及其制造方法
CN110299407A (zh) * 2019-06-29 2019-10-01 厦门市三安集成电路有限公司 功率器件及其制备方法
CN117457733A (zh) 2019-11-08 2024-01-26 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
CN111863952A (zh) * 2020-07-28 2020-10-30 西安电子科技大学 常关型氮化镓基器件及其制作方法
CN114078957A (zh) * 2020-08-10 2022-02-22 华为技术有限公司 一种混合栅场效应管及制备方法、开关电路
CN112331720B (zh) * 2020-11-07 2022-12-09 东南大学 一种具有高阈值稳定性型氮化镓功率半导体器件
TWI755277B (zh) * 2021-02-09 2022-02-11 世界先進積體電路股份有限公司 高電子遷移率電晶體及其製作方法
WO2022181100A1 (ja) * 2021-02-24 2022-09-01 パナソニックホールディングス株式会社 窒化物半導体装置
WO2023035104A1 (en) * 2021-09-07 2023-03-16 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess
WO2023189039A1 (ja) * 2022-03-30 2023-10-05 ローム株式会社 窒化物半導体装置
TWI832676B (zh) * 2022-06-09 2024-02-11 超赫科技股份有限公司 高電子遷移率電晶體之製造方法
CN114883396B (zh) * 2022-07-11 2022-09-23 成都功成半导体有限公司 一种凹陷式Fin-JFET栅结构HEMT及制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246527A (ja) * 1996-03-08 1997-09-19 Toshiba Corp 半導体装置
JP2000208753A (ja) * 1999-01-19 2000-07-28 Sony Corp 半導体装置とその製造方法
US20130168687A1 (en) * 2011-06-29 2013-07-04 Industrial Technology Research Institute Enhancement mode gallium nitride based transistor device
JP2013211481A (ja) * 2012-03-30 2013-10-10 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2016131207A (ja) * 2015-01-14 2016-07-21 株式会社豊田中央研究所 集積した半導体装置
JP2016213388A (ja) * 2015-05-12 2016-12-15 株式会社豊田中央研究所 窒化物半導体装置及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6933544B2 (en) * 2003-01-29 2005-08-23 Kabushiki Kaisha Toshiba Power semiconductor device
JP4041075B2 (ja) 2004-02-27 2008-01-30 株式会社東芝 半導体装置
US7728356B2 (en) * 2007-06-01 2010-06-01 The Regents Of The University Of California P-GaN/AlGaN/AlN/GaN enhancement-mode field effect transistor
JP2010206125A (ja) * 2009-03-06 2010-09-16 Oki Electric Ind Co Ltd 窒化ガリウム系高電子移動度トランジスタ
JP2011029247A (ja) 2009-07-22 2011-02-10 Panasonic Corp 窒化物半導体装置及びその製造方法
WO2013008422A1 (ja) 2011-07-12 2013-01-17 パナソニック株式会社 窒化物半導体装置およびその製造方法
KR101882997B1 (ko) 2011-09-30 2018-07-30 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
KR101922121B1 (ko) 2012-10-09 2018-11-26 삼성전자주식회사 고전자 이동도 트랜지스터 및 그 제조방법
JP6119215B2 (ja) 2012-12-03 2017-04-26 日亜化学工業株式会社 電界効果トランジスタ
JP6167889B2 (ja) 2012-12-21 2017-07-26 日亜化学工業株式会社 電界効果トランジスタとその製造方法
KR102080745B1 (ko) 2013-04-16 2020-04-14 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
US9076854B2 (en) 2013-08-26 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
JP5707463B2 (ja) 2013-09-30 2015-04-30 株式会社豊田中央研究所 半導体装置とその製造方法
US9385001B1 (en) 2015-03-17 2016-07-05 Toshiba Corporation Self-aligned ITO gate electrode for GaN HEMT device
JP6614116B2 (ja) * 2016-05-24 2019-12-04 株式会社デンソー 半導体装置
US10014402B1 (en) * 2016-12-14 2018-07-03 Taiwan Semiconductor Manufacturing Co., Ltd. High electron mobility transistor (HEMT) device structure

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246527A (ja) * 1996-03-08 1997-09-19 Toshiba Corp 半導体装置
JP2000208753A (ja) * 1999-01-19 2000-07-28 Sony Corp 半導体装置とその製造方法
US20130168687A1 (en) * 2011-06-29 2013-07-04 Industrial Technology Research Institute Enhancement mode gallium nitride based transistor device
JP2013211481A (ja) * 2012-03-30 2013-10-10 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2016131207A (ja) * 2015-01-14 2016-07-21 株式会社豊田中央研究所 集積した半導体装置
JP2016213388A (ja) * 2015-05-12 2016-12-15 株式会社豊田中央研究所 窒化物半導体装置及びその製造方法

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