CN107078128B - 半导体模块 - Google Patents

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Abstract

根据一个实施例的一种半导体模块(10A)包括：纵向型第一晶体管芯片和第二晶体管芯片(12A、12B)，其中，被形成在第一晶体管芯片的后表面上的第二主电极焊盘(20)被安装在衬底上的第一布线图案(74)上并且与其连接，在第一晶体管芯片的前表面上与第一主电极焊盘一起形成的第一控制电极焊盘(16)被电连接到衬底上的第二布线图案(76)，在第二晶体管的前表面上的与第二控制电极焊盘一起形成第三主电极焊盘(18)被安装在第一布线图案上并且与其连接，并且在第二晶体管芯片的后表面上形成的第二控制电极焊盘(16)被电连接到第三布线图案。

Description

半导体模块
技术领域
本发明涉及半导体模块。
背景技术
作为半导体模块，已经知道的是诸如逆变器的电力转换器(参见专利文献1)。在用于电力转换器的半导体模块中，在逆变器中作为上臂开关的晶体管芯片和作为下臂开关的晶体管芯片被安装在衬底上，串联连接在一起。晶体管芯片包括纵向型晶体管芯片，该纵向型晶体管芯片在前表面上具有栅电极焊盘(控制电极焊盘)和源电极焊盘(第一主电极焊盘)并且在后表面上具有漏电极焊盘(第二主电极焊盘)(例如，专利文献2)。
引用列表
专利文献
专利文献1：日本未经审查的专利公开No.2013-171870
专利文献2：日本专利No.4993824
发明内容
技术问题
当串联连接在一起的两个纵向型晶体管芯片安装在用于诸如逆变器的电力转换器的半导体模块中的衬底上时，通常，晶体管芯片安装在衬底上，使得两个纵向型晶体管的漏电极焊盘面对衬底。在这种情况下，为了将两个纵向型晶体管芯片串联连接在一起，下臂的纵向型晶体管芯片的漏电极焊盘和上臂的纵向型晶体管芯片的源电极焊盘必须经由导线——诸如电线连接在一起。也就是说，在两个纵向型晶体管的串联连接中，插入导线，诸如电线。
基于例如上臂的晶体管芯片的漏电极焊盘的电势来设置供应到上臂的晶体管芯片的栅电极电压。然而，当下臂的纵向型晶体管芯片的漏电极焊盘和上臂的纵向型晶体管芯片的源电极焊盘如上所述经由诸如电线的导线连接在一起时，由于导线的电感分量，导致源电势发生波动，结果，当半导体模块被驱动时，栅电极电压(电势)出现波动。随着半导体模块的驱动频率增大，源电势的波动和与其关联的栅电极电压的波动显著。为此原因，当半导体模块的驱动没有造成波动时，半导体模块的操作速率会受到限制。
这里，作为所述晶体管芯片，已经主要描述了具有栅电极焊盘(控制电极焊盘)和源电极焊盘(第一主电极焊盘)并且在后表面上具有漏电极焊盘(第二主电极焊盘)的纵向型金属氧化物半导体场效应晶体管(MOSFET)；然而，在其它纵向型晶体管中会出现类似问题。
因此，本发明的目的是提供一种能够在较高频率下驱动的半导体模块。
技术方案
根据本发明的方面的一种半导体模块，该半导体模块包括：衬底，其上的主表面上形成第一布线图案、第二布线图案和第三布线图案；纵向型第一晶体管芯片，其安装在所述衬底上；以及纵向型第二晶体管芯片，其安装在所述衬底上。所述第一晶体管芯片具有第一主电极焊盘和第二主电极焊盘，以及第一控制电极焊盘，向其供应控制电压以控制所述第一主电极焊盘和所述第二主电极焊盘之间的导通。所述第一主电极焊盘和所述第一控制电极焊盘形成在所述第一晶体管芯片的前表面上，所述第二主电极焊盘形成在所述第一晶体管芯片的后表面上。所述第二晶体管芯片具有第三主电极焊盘和第四主电极焊盘，以及第二控制电极焊盘，向其供应控制电压以控制所述第三主电极焊盘和所述第四主电极焊盘之间的导通。所述第三主电极焊盘和所述第二控制电极焊盘形成在所述第二晶体管芯片的前表面上，且所述第四主电极焊盘形成在所述第二晶体管芯片的后表面上。所述第一晶体管芯片安装在所述第一布线图案上，使得所述第一晶体管芯片的后表面面对所述衬底的所述主表面，由此将所述第二主电极焊盘连接到所述第一布线图案。所述第一控制电极焊盘电连接到所述第二布线图案。所述第二晶体管芯片安装在所述第一布线图案上，使得所述第二晶体管芯片的前表面面对所述衬底的所述主表面，由此将所述第三主电极焊盘连接到所述第一布线图案。所述第二晶体管芯片的所述第二控制电极焊盘电连接到所述第三布线图案。
本发明的有益效果
根据本发明，可以提供能够在较高频率下操作的半导体模块。
附图说明
图1是根据第一实施例的半导体模块的示意性平面图。
图2是沿着图1的线II-II的横截面的示意图。
图3是用于描述图1中图示的半导体模块中包括的第一晶体管和第二晶体管的示意性平面图。
图4(a)是沿着图3的线IVa-Iva的横截面的示意图，图4(b)是沿着图3的线IVb-IVb的横截面的示意图，并且图4(c)是沿着图3的线IVc-IVc的横截面的示意图。
图5(a)是图示用于制造图1中图示的半导体模块的方法的过程的示意图，图5(b)是图示图5(a)之后的过程的示意图，图5(c)是图示图5(b)之后的过程的示意图，图5(d)是图示图5(c)之后的过程的示意图，图5(e)是图示图5(d)之后的过程的示意图，并且图5(f)是图示图5(e)之后的过程的示意图。
图6(a)是图示用于制造图1中图示的半导体模块的方法中的图5(f)之后的过程的示意图，图6(b)是图示图6(a)之后的过程的示意图，图6(c)是图示图6(b)之后的过程的示意图，图6(d)是图示图6(c)之后的过程的示意图，并且图6(e)是图示图6(d)之后的过程的示意图。
图7是图示图1中图示的半导体模块的等效电路的示意图。
图8是用于与图1中图示的半导体模块进行比较的半导体模块的示意性平面图。
图9是根据第二实施例的半导体模块的示意性平面图。
图10是沿着图9的线X-X的横截面的示意图。
图11是用于描述图9中图示的半导体模块中包括的第一晶体管和第二晶体管的示意性平面图。
图12是用于描述图9中图示的半导体模块中包括的第一电阻部和第二电阻部的示意性透视图。
图13是沿着图12的线XIII-XIII的横截面的示意图。
图14(a)是图示用于制造图12中图示的电阻部的方法的过程的示意图，图14(b)是图示图14(a)之后的过程的示意图，图14(c)是图示图14(b)之后的过程的示意图。
图15是用于与图9中图示的半导体模块进行比较的半导体模块的示意性平面图。
图16是根据第三实施例的半导体模块的示意性平面图。
图17是根据第四实施例的半导体模块的示意性透视图。
图18是图17中图示的半导体模块的示意性分解透视图。
图19是根据另一个实施例的半导体模块的示意性平面图。
图20是根据另一个实施例的半导体模块的示意性平面图。
具体实施方式
下文中，将参照附图来描述本发明的实施例。在描述附图时，将用相同的参考符号来指代相同的元件，而不进行冗余描述。附图中的尺寸比率并没有一直与描述的尺寸比率相符。
对本发明的实施例的描述
首先，列出并且描述本发明的实施例的细节。
(1)根据一个实施例的一种半导体模块包括：衬底，其上的主表面上形成第一布线图案、第二布线图案和第三布线图案；安装在衬底上的纵向型第一晶体管芯片；以及安装在衬底上的纵向型第二晶体管芯片。第一晶体管芯片具有第一主电极焊盘和第二主电极焊盘以及第一控制电极焊盘，向第一控制电极焊盘供应控制电压以控制第一主电极焊盘和第二主电极焊盘之间的导通。第一主电极焊盘和第一控制电极焊盘形成在第一晶体管芯片的前表面上，并且第二主电极焊盘形成在第一晶体管芯片的后表面上。第二晶体管芯片具有第三主电极焊盘和第四主电极焊盘以及第二控制电极焊盘，向第二控制电极焊盘供应控制电压以控制第三主电极焊盘和第四主电极焊盘之间的导通。第三主电极焊盘和第二控制电极焊盘形成在第二晶体管芯片的前表面上，并且第四主电极焊盘形成在第二晶体管芯片的后表面上。第一晶体管芯片安装在第一布线图案上，使得第一晶体管芯片的后表面面对衬底的主表面，由此将第二主电极焊盘连接到第一布线图案。第一控制电极焊盘电连接到第二布线图案。第二晶体管芯片安装在第一布线图案上，使得第二晶体管芯片的前表面面对衬底的主表面，由此将第三主电极焊盘连接到第一布线图案。第二晶体管芯片的第二控制电极焊盘电连接到第三布线图案。
在上述的半导体模块中，第一晶体管芯片安装在衬底上，使得晶体管芯片的后表面面对衬底，并且第二主电极焊盘连接到第一布线图案。第一晶体管芯片的第一控制电极焊盘电连接到第二布线图案。第二晶体管芯片安装在衬底上，使得第二晶体管芯片的前表面面对衬底，并且第三主电极焊盘连接到第一布线图案。第二晶体管芯片的第二控制电极焊盘电连接到第三布线图案。
由于第一晶体管芯片的第二主电极焊盘和第二晶体管芯片的第一主电极焊盘二者以此方式安装在第一布线图案上，因此第一晶体管芯片和第二晶体管芯片经由第一布线图案串联连接。因此，当经由第二布线图案和第三布线图案向第一晶体管芯片和第二晶体管芯片的第一控制电极焊盘和第二控制电极焊盘中的每个施加控制电压时，向第一晶体管芯片的第一主电极焊盘供应负电压，并且向第二晶体管芯片的第四主电极焊盘供应正电压，例如，可以实现其中第二晶体管芯片是上臂而第一晶体管芯片是下臂的逆变器电路。
当使用半导体模块作为逆变器时，可以基于第二晶体管芯片的第一主电极焊盘的电势来确定供应到与上臂对应的第二晶体管芯片的第二控制电极焊盘的控制电压。在上述构成中，第一晶体管芯片和第二晶体管芯片经由第一布线图案串联连接在一起。为此原因，例如，不必用导线将第一晶体管芯片和第二晶体管芯片串联连线在一起。因此，抑制了由于导线的电感分量而导致的第二晶体管芯片的第三主电极焊盘中的电势波动。结果，还抑制了供应到第二晶体管芯片的第二控制电极焊盘的控制电压的波动。
随着用于驱动半导体模块的控制电压的频率增大，导线的电感分量的影响增加。然而，因为在半导体模块中抑制了由于导线的电感分量而导致的第二晶体管芯片的第三主电极焊盘中的电势波动，所以可以在较高频率下驱动半导体模块。
(2)在一个实施例中，半导体模块可以被构成成，使得提供多个第一晶体管芯片，提供多个第二晶体管芯片，第一晶体管芯片和第二晶体管芯片中的每一个包括宽带隙半导体，多个第一晶体管芯片的第一主电极焊盘经由导线连接在一起，并且多个第二晶体管芯片的第四主电极焊盘经由导线连接在一起。
多个第一晶体管芯片中的每个如上所述安装在衬底上，并且多个第一晶体管芯片的第一主电极焊盘经由导线连接在一起。因此，多个第一晶体管芯片并联电连接在一起。类似地，多个第二晶体管芯片中的每个如上所述安装在衬底上，并且多个第二晶体管芯片的第四主电极焊盘经由导线连接在一起。因此，多个第二晶体管芯片并联电连接在一起。使用宽带隙半导体的晶体管芯片往往会小于使用硅的晶体管芯片。如上所述，多个第一晶体管芯片并联连接在一起，并且多个第二晶体管芯片并联连接在一起，使得容易允许较大电流流过半导体模块。
(3)在一个实施例中，第一晶体管芯片中的每个的第一控制电极焊盘可以经由第一电阻部连接到第二布线图案，并且第一电阻部可以具有多个第一电阻元件、和连结部，第一电阻元件中的每个与多个第一晶体管芯片中的每个对应并且连接到第一控制电极焊盘，连结部将多个第一电阻元件连结在一起。
在上述的构成中，第一晶体管芯片中的每个的第一控制电极焊盘经由第一电阻部连接到第二布线图案。为此原因，因为控制电压经由第一电阻部中对应的第一电阻元件供应到第一控制电极焊盘，所以第一电阻元件抑制了控制电压的波动。第一电阻部中多个第一电阻元件通过连结部而集成在一起。为此原因，当多个第一晶体管芯片中的每个经由对应的第一电阻元件连接到第二布线图案时，第一晶体管芯片中的每个的第一控制电极焊盘和对应的第一电阻元件容易连接在一起，结果，可以防止在进行连接期间在第一电阻元件和第一控制电极焊盘之间的错位。
(4)在一个实施例中，第一电阻元件中的每个和第一控制电极焊盘可以物理性地连接在一起，并且第一电阻元件中的每个和第二布线图案可以物理性地连接在一起。
在这种情况下，由于当第一晶体管芯片中的每个的第一控制电极焊盘和第二布线图案经由对应的第一电阻元件连接在一起时导线是不必要的，因此不出现由于此导线而导致的电感分量。结果，几乎没有出现供应到第一控制电极焊盘的控制电压的波动，并且可以在高频下驱动半导体模块。
(5)在一个实施例中，第一晶体管芯片中的每个的第一控制电极焊盘可以经由对应的第一电阻元件连接到第二布线图案，第一电阻元件中的每个和第一控制电极焊盘可以物理性地连接在一起，并且第一电阻元件中的每个和第二布线图案可以物理性地连接在一起。
在这种情况下，可以通过设置第一电阻元件中的每个来抑制供应到第一控制电极焊盘的控制电压的波动。另外，由于第一电阻元件中的每个物理性地连接到第一控制电极焊盘和第二布线图案，因此第一电阻元件中的每个直接连接到第一控制电极和第二布线图案，而没有通过导线等。为此原因，当第一晶体管芯片中的每个的第一控制电极焊盘和第二布线图案经由对应的第一电阻元件连接在一起时，没有出现由于导线而导致的电感分量。结果，抑制了供应到第一控制电极焊盘的控制电压的波动，并且可以在高频下驱动半导体模块。
(6)在一个实施例中，可以在预定方向上将多个第一晶体管芯片布置在第一布线图案上，并且第一晶体管芯片中的每个的第一控制电极焊盘可以在所述预定方向上延伸。
在这种情况下，由于多个第一晶体管芯片布置在预定方向上，因此当第一晶体管芯片中的每个的第一控制电极焊盘经由对应的第一电阻元件连结到第二布线图案时，多个第一电阻元件也针对相应的第一晶体管芯片布置在所述预定方向上。由于第一晶体管芯片中的每个的第一控制电极焊盘在所述预定方向上延伸，因此当对应的第一电阻元件连接到第一控制电极焊盘时，第一电阻元件与第一控制电极焊盘的错位减小。
(7)在其中第一控制电极焊盘在预定方向上延伸的以上实施例中，第一晶体管芯片中的每个可以具有：单元部，其是具有纵向型晶体管结构的区域，该纵向型晶体管结构包括分别与第一主电极焊盘和第二主电极焊盘电连接的第一主电极和第二主电极；以及与第一控制电极焊盘电连接的控制电极，并且其中，电流在导通状态下在第一主电极焊盘和第二主电极焊盘之间流动；以及外周部，其包围单元部并且对单元部进行电保护，并且第一控制电极焊盘的至少部分可以设置在外周部上。
在这种情况下，第一晶体管芯片中的每个具有单元部和包围单元部的外周部，单元部是其中在导通状态下电流在第一主电极焊盘和第二主电极焊盘之间流动的区域。外周部是对单元部进行电保护的区域和基本上没有促成晶体管操作的区域。第一控制电极焊盘的至少部分设置在外周部上。为此原因，即使当第一控制电极焊盘在预定方向上延伸时，可以确保单元部的较大区域。
(8)在一个实施例中，多个第二晶体管芯片的第二控制电极焊盘可以通过安装在第三布线图案上而连接到第三布线图案。
在该构成中，第二控制电极焊盘安装在第三布线图案上，以将第二控制电极焊盘连接到第三布线图案。为此原因，不必用导线将第二控制电极焊盘和第三布线图案连接在一起。因此，当经由第三布线图案向第二控制电极焊盘供应控制电压时，几乎没有出现由于导线的电感分量而导致的控制电压的波动。结果，可以更快地驱动半导体模块。
(9)在一个实施例中，第三布线图案具有：多个芯片对应区域，其分别对应于多个第二晶体管芯片并且彼此绝缘；以及外部连接区域，其与芯片对应区域中的每个绝缘，多个第二晶体管芯片中的每个的第二控制电极焊盘安装在对应的芯片对应区域上，由此连接到芯片对应区域，多个芯片对应区域经由第二电阻部连接到外部连接区域，并且第二电阻部具有：多个第二电阻元件，其分别对应于多个芯片对应区域并且连接到芯片对应区域；以及第二连结部，其将多个第二电阻元件连结在一起。
在这种情况下，第二晶体管芯片中的每个的第二控制电极焊盘安装在对应的芯片对应区域上，并且第二控制电极和芯片对应区域连接在一起。为此原因，不必用导线将第二控制电极焊盘和芯片对应区域连接在一起。芯片对应区域和外部连接区域中的每个经由第二电阻部连接在一起。为此原因，当外部连接区域连接到例如端子并且从端子供应控制电压时，经由第二电阻部中包括的第二电阻元件向第二控制电极焊盘供应控制电压。因此，几乎没有出现供应到第二控制电极焊盘的控制电压的波动。另外，通过第二电阻部中的第二连结部将多个第二电阻元件集成在一起。为此原因，当多个芯片对应区域中的每个经由对应的第二电阻元件连接到外部连接区域时，多个芯片对应区域中的每个和外部连接区域容易地连接到第二电阻元件。
本发明的实施例的细节
以下，将参照附图描述根据本发明的实施例的半导体模块的具体示例。本发明不限于这些示例，并且旨在如权利要求书所指示地并且在等同于权利要求书的范围和含义内包括所有修改形式。在对附图的描述中，在没有冗余描述的情况下，将用相同的参考符号来指代相同的元件。附图中的尺寸比率并没有一直与描述的尺寸比率相符。
<1>第一实施例
根据第一实施例的半导体模块10A包括多个第一晶体管芯片12A(图1中，三个)、多个第二晶体管芯片12B(图1中，三个)和布线衬底14，如图1和图2中所示。半导体模块10A是作为电力转换器的单相逆变器。
多个第一晶体管芯片12A并联电连接在一起，并且将第一半导体开关部构成为电力转换器中的下臂。多个第二晶体管芯片12B并联电连接在一起，并且将第二半导体开关部构成为上臂。第一半导体开关部和第二半导体开关部串联连接在一起。
<1.1>第一晶体管芯片12A和第二晶体管芯片12B
将参照图3、图4(a)、图4(b)和图4(c)来描述第一晶体管芯片12A和第二晶体管芯片12B。第一晶体管芯片12A和第二晶体管芯片12B的构成彼此相同。为此原因，将通过参考第一晶体管芯片12A和第二晶体管芯片12B中的每个作为晶体管芯片12来描述第一晶体管芯片12A和第二晶体管芯片12B的构成。
为了进行描述，与晶体管芯片12的厚度方向(随后描述的半导体衬底42的前表面的法向方向)大体正交的两个方向分别被称为x轴方向和y轴方向，如图3、图4(a)、图4(b)和图4(c)中所示。
晶体管芯片12是纵向型金属氧化物半导体场效应晶体管(MOSFET)，在该纵向型MOSFET中，栅电极焊盘(第一控制电极焊盘)16和源电极焊盘(第一主电极焊盘)18形成在前表面12a上，如图3中所示；并且漏电极焊盘(第二主电极焊盘)20形成在后表面12b上，如图4(a)至图4(c)中所示。栅电极焊盘16是电极焊盘，向其供应栅电极电压(控制电压)作为用于控制在源电极焊盘18和漏电极焊盘20之间的导通状态的信号(栅信号)。晶体管芯片12的半导体材料的示例是宽带隙半导体，并且宽带隙半导体的示例包括SiC和GaN。
晶体管芯片12在平面图上的形状(从晶体管芯片12的厚度方向上看到的形状)的示例是大体四边形形状，如图3中所示。大体四边形形状的示例包括正方形和矩形。在晶体管芯片12在平面图上的形状是大体正方形的情况下，晶体管芯片12具有单元部22和包围单元部22的外周部24。在图3中，单元部22是单点划线所包围的区域，并且外周部24是在单点划线所包围的区域之外的部分。
单元部22在平面图上的形状可以是与晶体管芯片12在平面图上的形状类似的形状。在第一实施例中，将把单元部22在平面图上的形状描述为大体正方形。单元部22一侧的长度的示例是20μm或更小。
单元部22由并联布置的多个单位单元26构成，如图4(a)中所示。相邻的单位单元26并联地连续物理性地布置。在该实施例中，单元部22是其中主电流在沟道区中流动的有效部分。
在一个实施例中，可以由一起并联连接成阵列的多个单位单元26构成单元部22，单位单元26在平面图上的形状是四边形形状。在一个实施例中，单位单元26中的每个可以具有在一个方向上延伸的条带形状。在这种情况下，单元部22可以具有以下构成：多个单位单元26在其中单位单元26中的每个单位单元26与单位单元26中的每个单位单元26的延伸方向正交的方向上并联连接在一起。
单位单元26中的每个均具有包括栅电极(控制电极)28、源电极(第一主电极)30和漏电极(第二主电极)32的纵向型晶体管结构(具体地，MOSFET结构)，并且基于栅电极28进行分割。在晶体管芯片12中，源电极30和漏电极32被多个单位单元26共享。
具体地，设置在晶体管芯片12的前表面12a侧的源电极30的部分用作单位单元26中的每个中的源电极，并且设置在晶体管芯片12的后表面12b侧的漏电极32的部分用作单位单元26中的每个中的漏电极。多个单位单元26公共的漏电极32对应于漏电极焊盘20。
然而，可以为单位单元26中的每个设置源电极30和漏电极32。在这种情况下，源电极焊盘18电连接到源电极30是足够的。类似地，漏电极焊盘20电连接到单位单元26中的每个单位单元26的漏电极32是足够的。
沿着单元部22中的单元部22的外边缘(如图3中的单点划线所示的边缘)设置栅电极布线(控制电极布线)34。也就是说，环状地布置栅电极布线(控制电极布线)34。
栅电极布线34电连接到单位单元26中的每个单位单元26的栅电极28，并且还被称为栅电极通路。向栅电极布线34的部分设置焊盘电极36。
在晶体管芯片12的前表面12a上形成钝化膜38作为用于覆盖源电极30和栅电极布线34的保护膜。在晶体管芯片12中，在焊盘电极36和源电极30上的钝化膜38中，形成栅电极开口部40G和源电极开口部40S。
焊盘电极36的通过栅电极开口部40G而暴露的一部分是栅电极焊盘16，如图3、图4(a)和图4(c)中所示。类似地，源电极30的通过源电极开口部40S而暴露的一部分是源电极焊盘18。
将参照图4(a)至图4(c)来更详细地描述晶体管芯片12的构成。首先，将描述单元部22和外周部24公共的构成。在下面的描述中，半导体的导电类型、材料等是描述的示例。
晶体管芯片12具有n型(第一导电类型)半导体衬底42。半导体衬底42的材料示例是宽带隙半导体。半导体衬底42的厚度示例是400μm。
漏电极32设置在半导体衬底42的后表面上。漏电极32的示例是诸如Ni膜的金属膜。在半导体衬底42的前表面上设置n型漂移层44作为基底半导体层。漂移层44的材料的示例可以与半导体衬底42的材料相同。漂移层44中的n型掺杂物浓度的示例是大约5×1016cm-3。漂移层44的厚度的示例是大约10μm。
接下来，将描述半导体衬底42上的单元部22和外周部24的构成。首先，作为单元部22，将主要参照图4(a)主要对源电极30下侧的构成进行描述。单元部22的外边缘附近的构成将随后描述。
在漂移层44的表面部分中，多个第一p型(第二导电类型)半导体区46彼此分开，形成为p本体区。第一p型半导体区46的材料可以与半导体衬底42的材料相同。第一p型半导体区46的p型掺杂物浓度的示例是大约5×1017cm-3。第一p型半导体区46的厚度(或深度)的示例是大约1.0μm。
当单元部26中的每个单元部26在平面图上的形状是有角的时，第一p型半导体区46中的每个第一p型半导体区46可以被形成为漂移层44的表面部分中的岛状。当单位单元26中的每个单位单元26在一个方向上延伸时，第一p型半导体区46中的每个第一p型半导体区46还可以在这个方向上延伸。
在第一p型半导体区46中的每个第一p型半导体区46中，彼此分开地形成两个n型源极区48。源极区48中的每个源极区48中的n型掺杂物浓度的示例是大约1×1019cm-3。源极区48中的每个源极区48的厚度(或深度)的示例是大约0.3μm。
在漂移层44的前表面上在相邻第一p型半导体区46、46之间的区域上层叠栅极绝缘膜50和栅电极28。在相邻的第一p型半导体区46、46之间的区域上布置栅极绝缘膜50和栅电极28，以形成在第一p型半导体区46中的每个第一p型半导体区46中具有源极区48的MOS结构。
在第一实施例中，可以为单位单元26中的每个单位单元26设置栅极绝缘膜50和栅电极28。栅极绝缘膜50的示例是氧化硅膜。栅极绝缘膜50的厚度的示例是大约50μm。栅电极28的示例是诸如Al膜的金属膜。
使用第一层间绝缘膜52覆盖由栅极绝缘膜50和栅电极28形成的凸起部。第一层间绝缘膜52的示例是氧化硅膜。
源电极30设置在第一层间绝缘膜52上。源电极30的示例是诸如镍(Ni)膜的金属膜。源电极30的厚度的示例是大约0.1μm。在第一层间绝缘膜52中形成诸如接触孔的第一接触区52a，使得源极区48和源电极30中的每个彼此电接触。
在上述的构成中，单位单元26中的每个单位单元26具有纵向型MOSFET结构和双扩散MOSFET结构。
具体地，当从作为参考的栅电极28看时，单位单元26中的每个单位单元26具有半导体衬底42和设置在半导体衬底42的后表面上的漏电极32。单位单元26中的每个单位单元26包括设置在半导体衬底42的前表面上的漂移层44、形成在漂移层44的表面部分上并且彼此分开的第一p型半导体区46、形成在第一p型半导体区46中的每个第一p型半导体区46中的源极区48、与源极区48形成MOS结构的栅极绝缘膜50和栅电极28、和电连接到源极区48并且与栅电极28绝缘的源电极30。
接下来，将主要参照图4(b)和图4(c)来描述上面形成栅电极布线34的单元部22的外边缘附近的构成。
在漂移层44的表面部分中沿着单元部22的外边缘形成作为p本体区的第一p型半导体区46。下文中，为了方便描述，沿着单元部22的外边缘形成的第一p型半导体区46也被称为第二p型半导体区54。
在一个实施例中，第二p型半导体区54朝向外周部24侧从单元部22伸出到单元部22的外部，以获得晶体管芯片12的击穿电压特性。在位于第二p型半导体区54中的单元部22中心侧的端部中，彼此分开地形成构成单位单元26的部分的源极区48、和源极区48。
在第二p型半导体区54上设置由第二层间绝缘膜56覆盖的绝缘膜58。绝缘膜58和第二层间绝缘膜56的材料和厚度可以分别与栅极绝缘膜50和第一层间绝缘膜52的材料和厚度相同。第二层间绝缘膜56的单元部22中心侧的端部被源电极30的一部分覆盖。
在第二层间绝缘膜56中，穿透第二层间绝缘膜56形成第二接触区56a，以便在第二p型半导体区54中将源极区48中的每一个和源电极30电连接在一起。
沿着单元部22设置的导电栅极布线构件60被埋入第二层间绝缘膜56中。栅极布线构件60的厚度和材料可以与栅电极28的厚度和材料类似。栅极布线构件60电连接到每个栅电极28。
在第二层间绝缘膜56上在栅极布线构件60的延伸方向上，也就是说，沿着单元部22的外边缘，设置栅电极布线34。在第二层间绝缘膜56中形成第三接触区56b，第三接触区56b穿透第二层间绝缘膜56到达栅绝缘布线34。
栅绝缘布线34经由第三接触区56b电连接到栅极布线构件60。结果，栅绝缘布线34电连接到单位单元26中的每个单位单元26的栅电极28。栅绝缘布线34的示例可以与源电极30的示例相同。
在栅绝缘布线34的部分中，例如，在如图3中所示布置成大体四边形形状的栅电极布线34的y轴方向上延伸的区域的部分中，设置焊盘电极36，如图4(c)中所示。可以通过将栅绝缘布线34的部分形成为具有宽的宽度来形成焊盘电极36。在图4(c)中，通过将栅绝缘布线34的部分扩宽至单元部22侧来形成焊盘电极36。
将进一步参照图4(b)和图4(c)来描述外周部24的构成。在外周部24中，绝缘膜58和第二层间绝缘膜56依次层叠在漂移层44上。这里，外周部24包括绝缘膜58和第二层间绝缘膜56；然而，外周部24包括漂移层44就足够了。
包括了对单元部22公共的漂移层44，使得更容易扩宽处于反向偏置的耗尽层，并且可以获得击穿电压特性。在这种情况下，外周部24用作用于确保击穿电压特性的外围抗击穿部分。
在外周部24中，如上所述，第二p型半导体区54可以从单元部22侧伸出。由于以此方式伸出的第二p型半导体区54，导致处于反向偏置的耗尽层容易均匀地进一步扩宽。为此原因，可以进一步确保晶体管芯片12中的击穿电压特性。另外，可以包括在外周部24中的漂移层44中设置沟槽状的第三p型半导体区62，以进一步确保击穿电压特性。第三p型半导体区62的p型掺杂物浓度和厚度可以与第一p型半导体区46的p型掺杂物浓度和厚度类似。
如图4(a)至图4(c)中所示，形成在半导体衬底42的前表面上的上述层叠结构的前表面由钝化膜38覆盖。在焊盘电极36上的钝化膜38中形成栅电极开口部40G。其中焊盘电极36通过栅电极开口部40G暴露的部分是栅电极焊盘16。
还在源电极30上的钝化膜38中形成源电极开口部40S。其中源电极30中通过源电极开口部40S暴露的部分是源电极焊盘18。钝化膜38的示例是SiN膜。钝化膜38的厚度的示例是10μm。
接下来，将参照图5(a)至图5(f)和图6(a)至图6(e)来描述用于制造晶体管芯片12的方法的示例。在图5(a)至图5(f)和图6(a)至图6(e)中，图示在图4(c)中所示的构成附近的制造过程。
在由n型SiC衬底形成的半导体衬底42的前表面上，形成漂移层44，然后在漂移层44的表面部分中，形成第一p型半导体区46和第二p型半导体区54以及源极区48，如图5(a)中所示。当形成第三p型半导体区62时，第三p型半导体区62与第二p型半导体区46等一起形成。下面，将描述包括第三p型半导体区62的实施例。
具体地，在进行原位掺杂的情况下通过CVD外延生长方法，在半导体衬底42的前表面上形成作为外延生长层的漂移层44。
通过反应离子蚀刻(RIE)等，在漂移层44的预定位置处形成将成为第一p型半导体区46、第二p型半导体区54和第三p型半导体区62的凹陷部分。此后，在进行原位掺杂的情况下通过CVD外延生长方法，在凹陷部分中的每个的底表面和侧表面上，外延生长第一p型半导体区46、第二p型半导体区54和第三p型半导体区62。在这种情况下，第一p型半导体区46、第二p型半导体区54和第三p型半导体区62中的每个是选择性埋入的生长区域。
通过使用注入掩模执行离子注入，在第一p型半导体区46和第二p型半导体区54上，形成多个源极区48。
然后，通过例如CVD方法，在漂移层44上沉积作为绝缘膜的氧化硅膜64，如图5(b)中所示。此后，通过蒸发方法、溅射方法等，在半导体衬底42的后表面上，用Ni膜来形成漏电极32。
此后，通过对氧化硅膜64进行图案化来形成栅极绝缘膜50和绝缘膜58，如图5(c)中所示。随后，通过例如CVD方法，在半导体衬底42上形成Al膜66，如图5(d)中所示。
通过将Al膜66图案化来形成栅电极28和栅极布线构件60，如图5(e)中所示。
此后，通过例如CVD方法，进一步在半导体衬底42上沉积用于埋入栅电极28和栅极布线构件60的第二氧化硅膜68，如图5(f)中所示。第二氧化硅膜68是单元部22中的第一层间绝缘膜52，并且是外周部24中的第二层间绝缘膜56。
随后，在第二氧化硅膜68中形成第一接触区52a、第二接触区56a和第三接触区56b，以确保在源极区48中的每个源极区48和源电极30之间的电接触和栅极布线构件60和栅电极布线34之间的电接触，如图6(a)中所示。可以通过使用蚀刻等来形成第一接触区52a、第二接触区56a和第三接触区56b。
通过例如CVD方法，在具有其上形成第一接触区52a、第二接触区56a和第三接触区56b的第二氧化硅膜68(第一层间绝缘膜52和第二层间绝缘膜56)的半导体衬底42上，沉积Ni膜69，如图6(b)中所示。通过将Ni膜69图案化来形成源电极30和栅电极布线34，如图6(c)中所示。此时，通过将栅电极布线34形成为在栅电极焊盘16的形成位置处具有宽的宽度来形成焊盘电极36。图6(c)图示要形成焊盘电极36的栅电极布线34。
这里，半导体衬底42经受热处理，使得接触从肖特基接触变成在构成源电极30和漏电极32的镍(Ni)和构成源电极48和半导体衬底42的SiC之间的欧姆接触。
通过例如CVD方法，在其上形成源电极30的半导体衬底42上形成SiN膜70，如图6(d)中所示。SiN膜70是钝化膜38。
在钝化膜38中形成栅电极开口部40G和源电极开口部40S，以形成栅电极焊盘16和源电极焊盘18。
这里，已经使用半导体衬底42、栅电极28、源电极30、漏电极32等的一些示例描述了用于形成所述膜的材料和方法；然而，用于形成构成晶体管芯片12的组件的膜的材料和方法不限于作为示例的那些。
<1.2>布线衬底14
将参照图1和图2来描述布线衬底14。布线衬底14具有绝缘衬底72，并且在绝缘衬底72的前表面(主表面)72a上，形成第一布线图案74、第二布线图案76、第三布线图案78、第四布线图案80、第五布线图案82和第六布线图案84。第一至第六布线图案74-84构成电路图案。第一至第六布线图案74-84的材料的示例是铜。
绝缘衬底72在平面图上的形状(从厚度方向看时的形状)的示例是诸如矩形或正方形的四边形形状，如图1中所示。绝缘衬底72的材料的示例包括AlN、SiN和Al2O3。
第一布线图案74具有第一芯片安装区域74A、第一外部连接区域74B和第二外部连接区域74C。
第一芯片安装区域74A是其上安装多个第一晶体管芯片12A和第二晶体管芯片12B的区域。
第一外部连接区域74B是输出端子所连接的区域，用于外部输出来自半导体模块10A的输出电压。第一外部连接区域74B与第一芯片安装区域74A物理性地集成。在一个实施例中，第一外部连接区域74B连续地从第一芯片安装区域74A伸出。第一外部连接区域74B可以布置在绝缘衬底72的边缘72b附近。
第二外部连接区域74C是源电极端子所连接的区域，用于外部输出作为栅电极电压参考的源电势以作为用于控制第二晶体管芯片12B中的每个的栅信号。第二外部连接区域74C与第一芯片安装区域74A物理性地集成。在一个实施例中，第二外部连接区域74C从第一芯片安装区域74A中朝向第一外部连接区域74B的反向侧向外部连续伸出。第二外部连接区域74C可以布置在绝缘衬底72的边缘72c附近。
第二布线图案76是栅电极端子所连接的以用于输入向第一晶体管芯片12A中的每个供应的栅电极电压的区域。第二布线图案76在绝缘衬底72的前表面72a中在预定方向A上延伸。预定方向A是与边缘72b或边缘72c正交的方向(图1中的短边方向)，如图1中所示，并且对于其它图而言同样适用。
第三布线图案78是栅电极端子所连接到的用于输入作为供应到第二晶体管芯片12B中的每个的栅信号的栅电极电压的区域。与第二布线图案76类似，第三布线图案78在所述预定方向上延伸。
第四布线图案80是端子所连接到的用于向第一晶体管芯片12A中的每个供应负电压的区域。第四布线图案80可以与第一外部连接区域74B一起布置在边缘72b的附近。
第五布线图案82是端子所连接到的用于向第二晶体管芯片12B中的每个供应正电压的区域。第五布线图案82可以与第一外部连接区域74B和第四布线图案80一起布置在边缘72b的附近。
第六布线图案84是源电极端子所连接到的用于外部输出作为栅电极电压参考的源电势以用于控制第一晶体管芯片12A中的每个的第三外部输出区域。第六布线图案84可以布置在边缘72c侧的第一布线图案74和第二布线图案76的附近。
<1.3>半导体模块10A的具体构成
接下来，将参照图1和图2来描述半导体模块10A的具体构成。
多个第一晶体管芯片12A在预定方向A上分立地布置在第一布线图案74上，如图1中所示。在第一布线图案74的第一芯片安装区域74A上布置多个第一晶体管芯片12A，使得漏电极焊盘(第二主电极焊盘)20设置在第二布线图案76侧。
在第一布线图案74上安装多个第一晶体管芯片12A中的每个第一晶体管芯片12A，使得第一晶体管芯片12A中的每个第一晶体管芯片12A的后表面12b面对绝缘衬底72的前表面72a，使得漏电极焊盘20连接到第一布线图案74，如图2中所示。
具体地，漏电极焊盘20经由诸如焊料的电导性粘合剂接合到第一芯片安装区域74A，并且在第一芯片安装区域74A上安装第一晶体管芯片12A中的每个第一晶体管芯片12A。因此，漏电极焊盘20和第一布线图案74电连接在一起。
由于漏电极焊盘20面对第一布线图案74，因此第一晶体管芯片12A中的每个第一晶体管芯片12A的栅电极焊盘(第一控制电极焊盘)16和源电极焊盘(第一主电极焊盘)18设置在布线衬底14的相反侧。
栅电极焊盘16经由第一电线(导线)W1连接到第二布线图案76，如图1中所示。
相邻的第一晶体管芯片12A的源电极焊盘18经由第二电线(导线)W2连接在一起。在一个实施例中，关于经由第二电线W进行的布线，可以使用较粗的第二电线W2，或者例如可以使用多个第二电线W2，以允许大电流的流动。当使用多个第二电线W2时，例如，可以为第二电线W2中的至少一个，使用较粗的第二电线W2。
另外，多个第一晶体管芯片12A的源电极焊盘18经由第三电线(导线)W3和第四电线(导线)W4连接到第四布线图案80和第六布线图案84。例如，在沿着预定方向A布置的第一晶体管芯片12A中，第一晶体管芯片12A中的最接近第四布线图案80的一个晶体管芯片12A的源电极焊盘18经由第三电线W3和第四布线图案80连接在一起，并且第一晶体管芯片12A中的最接近第六布线图案84的一个第一晶体管芯片12A的源电极焊盘18经由第四电线W4和第六布线图案84连接在一起。
在一个实施例中，关于在源电极焊盘18和第四布线图案80之间的连接，可以使用较粗的第三电线W3，或者可以使用多个第三电线W3，以允许大电流的流动。当使用多个第三电线W3时，例如，可以为第三电线W3中的至少一个第三电线W3使用较粗的第三电线W3。
这也适用于在源电极焊盘18和第六布线图案84之间的连接。也就是说，可以使用较粗的第四电线W4，或者可以使用多个第四电线W4。当使用多个第四电线W4时，例如，可以为第四电线W4中的至少一个第四电线W4使用较粗的第四电线W4。
多个第二晶体管芯片12B中的每个第二晶体管芯片12B安装在第一布线图案74和第三布线图案78上，使得第二晶体管芯片12B中的每个第二晶体管芯片12B的前表面12a面对绝缘衬底72的前表面72a，使得源电极焊盘(第三主电极焊盘)18和栅电极焊盘(第二控制电极焊盘)16分别连接到第一布线图案74和第三布线图案78，如图2中所示。
具体地，源电极焊盘18和栅电极焊盘16分别经由诸如焊料的电导性粘合剂接合到第一布线图案74和第三布线图案78，使得在第一布线图案74和第三布线图案78上安装第二晶体管芯片12B中的每个第二晶体管芯片12B。因此，源电极焊盘18和栅电极焊盘16分别与第一布线图案74和第三布线图案78电连接。
由于源电极焊盘18面对第一布线图案74，因此第二晶体管芯片12B中的每个第二晶体管芯片12B的漏电极焊盘(第四主电极焊盘)20设置在布线衬底14的相反侧。漏电极焊盘20经由第五电线(导线)W5连接到第五布线图案82。
相邻第二晶体管芯片12B的漏电极焊盘20经由第六电线(导线)W6连接在一起。因此，漏电极焊盘20连接在一起。在一个实施例中，关于与相邻的第二晶体管芯片12B的漏电极焊盘20之间的连接，可以使用较粗的第六电线W6，或者可以使用例如多个第六电线W6，以允许大电流的流动。当使用多个第六电线W6时，例如，可以为第六电线W6中的至少一个第六电线W6使用较粗的第六电线W6。
例如，如下地制造半导体模块10A。多个第一晶体管芯片12A中的每个第一晶体管芯片12A的漏电极焊盘20经由诸如焊料的电导性粘合剂接合到第一芯片安装区域74A。使用上述的第一电线至第四电线W1-W4来执行布线。另外，在向第二晶体管芯片12B中的每个第二晶体管芯片12B的栅电极焊盘16和源电极焊盘18涂敷焊料电镀之后，将每个第二晶体管芯片12B布置在布线衬底14上的预定位置处，并且通过回流焊而接合到布线衬底14。此后，使用上述的第五电线W5和第六电线W6来执行连接。因此，得到半导体模块10A。
可以通过例如引线键合来进行经由第一电线W1至第六电线W6的连接。另外，可以在多个第一晶体管芯片12A、12B接合到布线衬底14之后，使用第一电线W1至第六电线W6集体地进行连接。
<1.4>半导体模块10A的功能效果
在半导体模块10A中，第一晶体管芯片12A中的每个第一晶体管芯片12A的漏电极焊盘20连接到第一芯片安装区域74A，栅电极焊盘16经由第一电线W1连接到第二布线图案76，并且源电极焊盘18经由第二电线W2连接在一起。因此，多个第一晶体管芯片12A并联电连接在一起。
类似地，第二晶体管芯片12B中的每个第二晶体管芯片12B的源电极焊盘18连接到第一芯片安装区域74A，栅电极焊盘16连接到第三布线图案78，并且漏电极焊盘20经由第六电线W6连接在一起。因此，多个第二晶体管芯片12B并联电连接在一起。
另外，第一晶体管芯片12A中的每个第一晶体管芯片12A的漏电极焊盘20和第二晶体管芯片12B中的每个第二晶体管芯片12B的源电极焊盘18经由第一芯片安装区域74A电连接在一起。因此，第一晶体管芯片12A中的每个第一晶体管芯片12A和第二晶体管芯片12B中的每个第二晶体管芯片12B串联电连接在一起。
因此，如图7中所示，使用半导体模块10A的所述构成，逆变器电路86被实现为半导体模块10A的等效电路。为此原因，半导体模块10A可以如同作为逆变器的电力转换器一样操作。
在半导体模块10A中，并联连接在一起的多个第一晶体管芯片12A构成逆变器电路86中的下臂的第一半导体开关部88A，并且并联连接在一起的多个第二晶体管芯片12B构成逆变器电路86中的上臂的第二半导体开关部88B。第一半导体开关部88A和第二半导体开关部88B串联连接在一起。
在图7中，第一外部连接区域74B、第四布线图案80和第五布线图案82被分别示意性图示为输出端子(O端子)86a、负电压输入端子(N端子)86b和正电压输入端子(P端子)86c。另外，第二布线图案76、第六布线图案84、第二外部连接区域74C和第三布线图案78被分别示意性图示为第一栅电极端子86d、第一源电极端子86e、第二源电极端子86f和第二栅电极端子86g。
将在与图8中图示的半导体模块90进行比较的同时，进一步描述半导体模块10A的功能效果。
图8中图示的半导体模块90包括多个第一晶体管芯片12A、多个第二晶体管芯片12B和布线衬底92。
布线衬底92具有绝缘衬底72，并且在绝缘衬底72的前表面72a上，形成第一布线图案94、第二布线图案76、第三布线图案78、第四布线图案80、第五布线图案96、第六布线图案84和第七布线图案98。
第一布线图案94具有第一芯片安装区域74A和第一外部连接区域74B。第一布线图案94与第一布线图案74的不同之处在于，第一布线图案94没有第二外部连接区域74C。第七布线图案98是具有与在第一布线图案74中的第二外部连接区域74C的功能近似的功能的区域。
第五布线图案96具有其上安装多个第二晶体管芯片12B的第二芯片安装区域96A、和与布线衬底14中的第五布线图案82对应的外部输出区域96B。外部输出区域96B和第二芯片安装区域96A集成连结在一起。
在半导体模块90中，类似于在半导体模块10A中，多个第一晶体管芯片12A安装在第一布线图案74上。
多个第二晶体管芯片12B安装在第五布线图案96的第二芯片安装区域96A上，使得漏电极焊盘20面对布线衬底92。因此，第二晶体管芯片12B中的每个第二晶体管芯片12B的漏电极焊盘20和第二芯片安装区域96A连接在一起。
第二芯片安装区域96A中的每个第二芯片安装区域96A中的栅电极焊盘16和源电极焊盘18经由第七电线W7和第八电线W8分别连接到第三布线图案78和第一芯片安装区域74A。另外，相邻的第二晶体管芯片12B的源电极焊盘18经由第九电线W9连接在一起。另外，第二晶体管芯片12B中的每个第二晶体管芯片12B和第七布线图案98经由第十电线W10连接在一起。
当如图8中所示第一晶体管芯片12A和第二晶体管芯片12B的后表面12b安装在布线衬底92上时，第八电线W8是必要的以为了将第一晶体管芯片12A和第二晶体管芯片12B串联连接在一起。另外，第十电线W10是必要的以为了将第二晶体管芯片12B和第七布线图案98连接在一起。
在作为逆变器的半导体模块90中，基于从第七布线图案98输出的第二晶体管芯片12B中的每个第二晶体管芯片12B的源电极焊盘18的源电势来设置输入到上臂侧的第二晶体管芯片12B中的每个第二晶体管芯片12B的栅电极电压。
通常，电线具有电感分量。出于此原因，当如上所述在半导体模块90中存在第八电线W8和第十电线W10时，由第八电线W8和第十电线W10(尤其是，第八电线W8)的电感分量造成的电压造成逆变器的上臂侧的源电极端子电势波动。
另外，当存在许多个用于与第二晶体管芯片12B中的每个第二晶体管芯片12B的栅电极焊盘16关联的布线的电线时，供应到栅电极焊盘16的栅电极电压(栅电极电势)往往会波动。
结果，在包括并联连接在一起的多个第二晶体管芯片12B的上臂侧的半导体开关部中，往往会造成误激发，并且当在较高频率(例如，40kHz至100kHz)下驱动半导体模块90时，造成不必要的电压振荡。出于此原因，不能在高频下驱动半导体模块90。
另外，在半导体模块90的构成中，必须与第一芯片安装区域74A分开地，在绝缘衬底72的前表面72a上形成用于安装第二晶体管芯片12B的第二芯片安装区域96A。结果，半导体模块90的大小往往会增大。
另一方面，在半导体模块10A中，使第一晶体管芯片12A中的每个第一晶体管芯片12A的后表面12b面对布线衬底14，并且第一晶体管芯片12A中的每个第一晶体管芯片12A的漏电极焊盘20连接到第一芯片安装区域74A。
另外，使第二晶体管芯片12B中的每个第二晶体管芯片12B的前表面12a面对布线衬底14，并且第二晶体管芯片12B中的每个第二晶体管芯片12B的源电极焊盘18连接到第一芯片安装区域74A。
为此原因，例如，用于将第二晶体管芯片12B中的每个第二晶体管芯片12B的源电极焊盘18和第一晶体管芯片12A中的每个第一晶体管芯片12A的漏电极焊盘20连接在一起的电线不是必要的。也就是说，用于将第一晶体管芯片12A和第二晶体管芯片12B串联地电连接在一起的电线(图8中的第八电线W8)不是必要的。另外，在半导体模块90中必须有的第十电线W10不是必要的。
结果，在半导体模块10A中，相比于半导体模块90的情况，由于电线而导致的电感分量减小。因此，在半导体模块10A中，抑制了第二半导体开关部88B的源电极端子电势的波动。因此，在与第一芯片安装区域74A连接的第二半导体开关部88B中几乎没有出现误激发。为此原因，可以在较高频率(例如，40kHz至100kHz)下驱动半导体模块10A。
另外，在半导体模块10A中，第二晶体管芯片12B中的每个第二晶体管芯片12B的栅电极焊盘16安装在第三布线图案78上并且与其连接。为此原因，用于将栅电极焊盘16和第三布线图案78连接在一起的电线不是必要的。
因此，对于供应到第三布线图案78的栅电极电压(控制电压)，没有出现图8中图示的第九电线W9的电感分量。为此原因，在第二晶体管芯片12B中的每个第二晶体管芯片12B中，进一步抑制了供应到栅电极焊盘16的控制电压的波动。结果，在与第一芯片安装区域74A连接的第二半导体开关部88B中几乎没有出现误激发。另外，在此时，可以在较高频率下驱动半导体模块10A。
另外，由于第一晶体管芯片12A和第二晶体管芯片12B安装在公共的第一芯片安装区域74A上，因此可以减小用于安装第二晶体管芯片12B所需的空间。结果，可以缩小半导体模块10A的尺寸。
由于使用宽带隙半导体的MOSFET被用作第一晶体管芯片12A和第二晶体管芯片12B中的每个晶体管芯片，因此半导体模块10A的击穿电压特性优异，并且能够进行高速操作。
当前，使用宽带隙半导体的半导体模块的大小往往会小于使用Si的传统半导体模块。然而，因为多个第一晶体管芯片12A并联连接在一起以构成第一半导体开关部88A并且多个第二晶体管芯片12B并联连接在一起以构成第二半导体开关部88B，所以可以允许大电流的流动。
在其中以此方式分别由多个第一晶体管芯片12A和第二晶体管芯片12B构成图7中图示的第一半导体开关部88A和第二半导体开关部88B的情况下，当在第一晶体管芯片12A和第二晶体管芯片12B二者中均使后表面12b侧面对布线衬底时(如在半导体模块90中一样)，如上所述，不必要的电线的数量增加。
另外，由于可能存在例如其中使第二电线W2、第三电线W3和第四电线W4较粗、或者增加待使用的电线数量以允许在半导体模块10A中有大电流流过的情况，因此如上所述，当不必要的电线增加时，由于电线而导致的电感分量增加。
另一方面，在半导体模块10A中，相比于半导体模块90，可以减少电线的数量。为此原因，在用宽带隙半导体作为第一晶体管芯片12A和第二晶体管芯片12B中的每个晶体管芯片的半导体材料的实施例中，半导体模块10A的所述构成特别有效。也就是说，在使用宽带隙半导体的半导体模块10A中，可以在实现了其中抑制了电势波动的高速操作的同时，允许有大电流流过。
另外，由于可以减少在半导体模块10A中用于进行布线的电线数量，因此可以减少电线连接的次数(例如，引线键合的次数)。结果，可以高效地制造半导体模块10A。
<2>第二实施例
接下来，将描述根据第二实施例的半导体模块10B。如图9和图10中所示，半导体模块10B包括多个第一晶体管芯片100A(图9中，三个)、多个第二晶体管芯片100B(图9中，三个)、第一电阻部102A、第二电阻部102B和布线衬底104。与半导体模块10A类似，半导体模块10B是作为电力转换器的单相逆变器。
多个第一晶体管芯片100A并联电连接在一起，并且构成作为电力转换器中的下臂的第一半导体开关部。多个第二晶体管芯片100B并联电连接在一起，并且构成作为上臂的第二半导体开关部。第一半导体开关部和第二半导体开关部串联连接在一起。
<2.1>第一晶体管芯片100A和第二晶体管芯片100B
将参照图11来描述第一晶体管芯片100A和第二晶体管芯片100B。第一晶体管芯片100A和第二晶体管芯片100B的构成彼此相同。为此原因，将通过将第一晶体管芯片100A和第二晶体管芯片100B中的每个称为晶体管芯片100来描述第一晶体管芯片100A和第二晶体管芯片100B的构成。与第一实施例的情况类似，为了方便描述，可以使用如图11中所示设置的x轴和y轴。
晶体管芯片100的构成与晶体管芯片12的构成的主要不同之处在于，如图11中所示，在前表面上形成栅电极焊盘106，以替代栅电极焊盘16。下文中，为了方便描述，与晶体管芯片12的前表面12a和后表面12b对应的晶体管芯片100的前表面和后表面被分别称为前表面100a和后表面100b。
晶体管芯片100是纵向型金属氧化物半导体场效应晶体管(MOSFET)，在该纵向型MOSFET中，在前表面100a上形成栅电极焊盘106和源电极焊盘18，并且在后表面100b上形成漏电极焊盘20。
晶体管芯片100的半导体材料的示例是宽带隙半导体，并且宽带隙半导体的示例包括SiC和GaN。晶体管芯片100具有与晶体管芯片12的单元部22和外周部24类似的单元部22和外周部24。
如图11中所示，栅电极焊盘106具有在一个方向(图11中的y轴方向)上延伸的电阻连接区域106A。在一个实施例中，可以在外周部24上设置电阻连接区域106A的至少部分。例如，电阻连接区域106A可以从单元部22的外边缘向着外周部24侧伸出，如图11中所示。
在一个实施例中，栅电极焊盘106可以具有从电阻连接区域106A的延伸方向上的部分伸出的探针连接区域106B。探针连接区域106B是检测探针所连接到的以用于检测晶体管芯片100的区域。
探测连接区域106B例如可以从单元部22的外边缘向着单元部22的内部伸出，如图11中所示。
可以以与用于制造晶体管芯片12的方法类似的方式来制造晶体管芯片100，不同之处在于，在用于制造晶体管芯片12的方法中，按照栅电极焊盘106的形状来形成焊盘电极36，并且在钝化膜38中按照栅电极焊盘106的形状来形成栅电极开口部40G。
<2.2>第一电阻部102A和第二电阻部102B
接下来，将描述第一电阻部102A和第二电阻部102B。如图9中所示，第一电阻部102A具有多个第一电阻元件108A和第一树脂部110A，多个第一电阻元件108A与相应多个第一晶体管芯片100A对应，并且第一树脂部110A作为将电阻元件108A连结在一起的绝缘连结部。类似地，如图9中所示，第二电阻部102B具有多个第二电阻元件108B和第二树脂部110B，多个第二电阻元件108B与相应多个第二晶体管芯片100B对应，并且第二树脂部110B作为将电阻元件108B连结在一起的绝缘连结部。
将参照图12至图14来详细描述第一电阻部102A和第二电阻部102B的构成。由于第一电阻部102A和第二电阻部102B的构成彼此基本上相同，因此将通过将第一电阻部102A和第二电阻部102B中的每个电阻部称为电阻部102来描述第一电阻部102A和第二电阻部102B。类似地，第一电阻元件108A和第二电阻元件108B中的每个电阻元件和第一树脂部110A和第二树脂部110B中的每个树脂部被分别称为电阻元件108和树脂部110。
电阻部102具有多个电阻元件108，并且多个电阻元件108通过作为连结部的树脂部110连结在一起并且被集成在一起，如图12中所示。由于电阻元件108在一个方向上分立地并联布置，因此电阻部102在这个方向上延伸。
半导体模块10B中，电阻元件108用作用于防止在半导体模块10B的高速操作中的栅电极电压波动的栅电极电阻。电阻元件108的电阻值可以彼此相同；然而，可以增大在半导体模块10B中的栅电极电压的输入侧处布置的电阻元件108的电阻值。
电阻元件108中的每个具有主体部116，主体部116被构成为使得电阻器112的两端均被相应的电导性膜114覆盖，并且电导性膜114中的每个连接到作为板状电导性构件的引线(端子)118，如图13中所示。例如，通过使用诸如焊料的电导性粘合剂将主体部116和引线118连接在一起。
主体部116被埋入树脂部110中，并且每个引线118的自由端(与主体部116的连接部分相反的端部)从树脂部110向外部伸出。弯曲从每个引线118的树脂部110伸出的一部分。
在图13中，为了方便描述，两个引线118的长度彼此相同；然而，根据与待连接到电阻部102的目标物的连接形式来调节引线118的长度。
例如，如下地制造电阻部102。如图14(a)中所示，制备具有电导性的引线框架119和多个主体部116(图14(a)中，三个)。
引线框架119具有板状框架120和多对引线122(在图14(a)中图示三对引线122)，每对引线122从框架120的彼此面对的边缘向内部延伸。每对引线122是板状电导性构件。引线122中的每个在延伸方向上的长度比框架120在延伸方向上的长度(宽度)短，并且这对引线122的自由端122a彼此分隔开。
通过使用诸如焊料的电导性粘合剂构件，将主体部116安装在这对引线122、122上，使得这对引线122、122的自由端122a通过主体部116连结在一起。
随后，使用树脂来模制多个主体部116，以形成将主体部116连结在一起的树脂部110，如图14(b)中所示。此后，从框架120拆下这对引线122、122，并且将从树脂部110伸出的引线122弯曲，如图14(c)中所示。
从框架120拆下并且连接到主体部116的这对引线122、122是电阻元件108的引线118。为此原因，当从框架120拆下引线122时，将引线122中的每个引线122的从树脂部110伸出的长度调节成根据与待连接到电阻部102的目标物的连接形式的长度。
用上述的过程，可以制造电阻部102，其中通过树脂部110将引线118连结在一起，引线118中的每个引线118均包括主体部116和与主体部116连结的电阻元件108。顺带一提，这里，树脂部110被例示为将电阻元件108连结在一起的连结部；然而，连结部可以在将电阻元件108彼此绝缘的同时将多个电阻元件108连接在一起是足够的。
<2.3>布线衬底104
将参照图9和图10来描述布线衬底104。布线衬底104具有绝缘衬底72，并且在绝缘衬底72的前表面72a上，形成第一布线图案74、第二布线图案76、第三布线图案124、第四布线图案80、第五布线图案82和第六布线图案84。
布线衬底104与图1中图示的布线衬底14的构成的不同之处在于，第三布线图案124形成在前表面72a上而不是第三布线图案78。将主要根据该差异来描述布线衬底104。
第三布线图案124具有多个焊盘连接区域124A和栅电极端子连接区域124B。
多个焊盘连接区域124A是与相应第二晶体管芯片100B对应设置的芯片对应区域，并且彼此绝缘。焊盘连接区域124A中的每个焊盘连接区域124A连接到对应第二晶体管芯片100B的栅电极焊盘106。
栅电极端子连接区域124B是栅电极端子所连接到以用于向第二晶体管芯片100B中的每个的栅电极焊盘106输入栅电极电压的外部连接区域。栅电极端子连接区域124B在所述预定方向A上延伸，并且与多个焊盘连接区域124A绝缘。
(2.4)半导体模块10B的具体构成
接下来，将描述半导体模块10B中的第一晶体管芯片100A和第二晶体管芯片100B的具体构成。
如图9中所示，与其中多个第一晶体管芯片12A安装在第一芯片安装区域74A上的情况类似，多个第一晶体管芯片100A安装在第一布线图案74的第一芯片安装区域74A上。如图9中所示，在半导体模块10B中，第一晶体管芯片100A中的每个第一晶体管芯片100A被布置成使得电阻连接区域106A的延伸方向指向所述预定方向A。
另外，在第二实施例中，与第一实施例的情况类似，第一晶体管芯片100A中的每个第一晶体管芯片100A的栅电极焊盘(第一控制电极焊盘)106和源电极焊盘(第一主电极焊盘)18设置在布线衬底104的相反侧。
栅电极焊盘106经由第一电阻部102A连接到第二布线图案76。具体地，如图10中所示，第一电阻部102A中包括的第一电阻元件108A中的每个第一电阻元件108A的一个引线118和对应的第一晶体管芯片100A的栅电极焊盘106的电阻连接区域106A经由诸如焊料的电导性粘合剂物理性地连接在一起。另外，第一电阻元件108A中的每个第一电阻元件108A的另一个引线118经由诸如焊料的电导性粘合剂物理性地连接到第二布线图案76。
由于第一晶体管芯片100A中的每个第一晶体管芯片100A的栅电极焊盘106设置在布线衬底104的相反侧，因此栅电极焊盘106的位置实质上高于绝缘衬底72的前表面72a的位置，高出达第一晶体管芯片100A中的每个第一晶体管芯片100A的厚度。
为此原因，对第一电阻元件108A中的每个第一电阻元件108A的一对引线118，与栅电极焊盘106连接的引线118比与第二布线图案76连接的引线118短。
如图9中所示，相邻的第一晶体管芯片100A的源电极焊盘18经由第二电线W2连接在一起的点、以及源电极焊盘18和第四布线图案80和第六布线图案84分别经由第三电线W3和第四电线W4连接在一起的点与第一实施例中的那些点类似。
如图10中所示，多个第二晶体管芯片100B中的每个第二晶体管芯片100B安装在第一布线图案74和焊盘连接区域124A上，使得第二晶体管芯片100B中的每个第二晶体管芯片100B的前表面12a面对布线衬底104的前表面72a，使得源电极焊盘(第三主电极焊盘)18和栅电极焊盘(第二主电极焊盘)106分别连接到第一布线图案74和焊盘连接区域124A。
具体地，源电极焊盘18和栅电极焊盘106经由诸如焊料的电导性粘合剂分别接合到第一布线图案74和焊盘连接区域124A，使得第二晶体管芯片100B中的每个第二晶体管芯片100B安装在第一布线图案74和焊盘连接区域124A上。因此，源电极焊盘18和栅电极焊盘106分别电连接到第一布线图案74和焊盘连接区域124A。
由于第二晶体管芯片100B中的每个第二晶体管芯片100B安装在布线衬底104上使得源电极焊盘18面对第一布线图案74，因此第二晶体管芯片100B中的每个第二晶体管芯片100B的漏电极焊盘(第二主电极焊盘)20设置在布线衬底104的相反侧。第二晶体管芯片100B中的每个第二晶体管芯片100B的漏电极焊盘20经由第五电线W5连接到第五布线图案82的点类似于第一实施例中的点。
焊盘连接区域124A中的每个焊盘连接区域124A经由第二电阻部102B连接到栅电极端子连接区域124B。具体地，如图10中所示，在包括在第二电第二电阻部102B中的的第二电阻元件108B中的每个第二电阻元件108B的一个引线118经由诸如焊料的电导性粘合剂物理性地连接到对应的焊盘连接区域124A，第二电阻元件108B中的每个第二电阻元件108B的另一个引线118经由诸如焊料的电导性粘合剂物理性地连接到栅电极端子连接区域124B。
关于第二电阻部102B，为了将焊盘连接区域124A的每个焊盘连接区域和栅电极端子连接区域124B连接在一起，第二电阻元件108B中的每个第二电阻元件108B的一对引线118的长度可以彼此相同。
例如，如下地制造半导体模块10B。对第一晶体管芯片100A中的每个第一晶体管芯片100A的栅电极焊盘106和源电极焊盘18执行焊料电镀。类似地，对第二晶体管芯片100B中的每个第二晶体管芯片100B的漏电极焊盘20执行焊料电镀。类似地，对第一电阻部102A和第二电阻部102B中包括的每个引线118执行焊料电镀。
此后，如图9中所示地布置第一晶体管芯片100A和第二晶体管芯片100B以及第一电阻部102A和第二电阻部102B。通过回流焊将它们集体地接合到布线衬底。
随后，酌情地使用第三电线W3、第四电线W4、第五电线W5和第六电线W6来执行布线。可以通过例如引线键合来进行布线。
<2.5>半导体模块10B的功能效果
在半导体模块10B中，第一晶体管芯片100A中的每个第一晶体管芯片100A的漏电极焊盘(第二主电极焊盘)20连接到第一芯片安装区域74A，栅电极焊盘106经由第一电阻元件108A连接到第二布线图案76，并且源电极焊盘18经由第二电线W2连接在一起。因此，多个第一晶体管芯片100A并联电连接在一起。
类似地，第二晶体管芯片100B中的每个第二晶体管芯片100B的源电极焊盘18连接到第一芯片安装区域74A，栅电极焊盘106经由焊盘连接区域124A和第二电阻元件108B连接到栅电极端子连接区域124B，并且漏电极焊盘20经由第六电线W6连接在一起。因此，多个第二晶体管芯片100B并联电连接在一起。
另外，第一晶体管芯片100A中的每个第一晶体管芯片100A的漏电极焊盘20和第二晶体管芯片100B中的每个第二晶体管芯片100B的源电极焊盘18经由第一芯片安装区域74A电连接在一起。因此，第一晶体管芯片100A中的每个第一晶体管芯片100A和第二晶体管芯片100B中的每个第二晶体管芯片100B电连接在一起。
因此，与半导体模块10A类似，半导体模块10B可以如同作为逆变器的电力转换器一样操作。
半导体模块10B在模块内具有第一电阻部102A和第二电阻部102B。
第一电阻部102A的第一电阻元件108A中的每个第一电阻元件108A用作针对对应的第一晶体管芯片100A的栅电极电阻。为此原因，在半导体模块10B中，可以通过第一电阻元件108A中的每个第一电阻元件108A来抑制供应到第一晶体管芯片100A中的每个第一晶体管芯片100A的栅电极电压(控制电压)的波动。
类似地，第二电阻部102B的第二电阻元件108B中的每个第二电阻元件108B用作针对对应的第二晶体管芯片100B的栅电极电阻。为此原因，在半导体模块10B中，可以通过第二电阻元件108B中的每个第二电阻元件108B来抑制供应到第二晶体管芯片100B中的每个第二晶体管芯片100B的栅电极电压(控制电压)的波动。
在将半导体模块10B与图15中图示的半导体模块126的情况进行比较的同时，将进一步描述半导体模块10B的功能效果。
图15中图示的半导体模块126包括布线衬底128以及第一实施例中描述的多个第一晶体管芯片12A和多个第二晶体管芯片12B。
布线衬底128具有绝缘衬底72。在绝缘衬底72的前表面72a上，与布线衬底92的情况类似，形成第一布线图案94、第二布线图案76、第三布线图案78、第四布线图案80、第五布线图案96、第六布线图案84和第七布线图案98。
另外，在前表面72a上，形成用于电阻连接的第八布线图案130和第九布线图案132。
第八布线图案130具有与多个第一晶体管芯片12A分别对应的相应电阻连接区域130A。电阻连接区域130A中的每个是与多个第一晶体管芯片12A中的每个第一晶体管芯片12A对应的栅电极电阻134A所连接到的区域。多个电阻连接区域130A彼此绝缘，并且在第一布线图案94的第一芯片安装区域74A和第二布线图案76之间在所述预定方向A上分立地布置。
第九布线图案132具有与多个第二晶体管芯片12B分别对应的相应电阻连接区域132A。电阻连接区域132A中的每个电阻连接区域132A是与多个第二晶体管芯片12B中的每个第二晶体管芯片12B对应的栅电极电阻134B所连接到的区域。多个电阻连接区域132A彼此绝缘，并且在所述预定方向A上分立地布置在第五布线图案96的第二芯片安装区域96A和第三布线图案78之间。
在半导体模块126中，与在半导体模块90的情况中类似，多个第一晶体管芯片12A安装在第一布线图案74上。类似地，与半导体模块90的情况类似，多个第二晶体管芯片12B安装在第二芯片安装区域96A上。
在半导体模块126中，第一晶体管芯片12A中的每个第一晶体管芯片12A的栅电极焊盘16经由第十一电线W11连接到对应的电阻连接区域130A。电阻连接区域130A中的每个电阻连接区域130A经由栅电极电阻134A连接到第二布线图案76。
由于第二晶体管芯片12B中的每个第二晶体管芯片12B安装在布线衬底128上使得漏电极焊盘20面对半导体模块126中的布线衬底128，因此栅电极焊盘16和源电极焊盘18也设置在第二晶体管芯片12B中的每个第二晶体管芯片12B中的布线衬底128的相反侧。
第二晶体管芯片12B中的每个第二晶体管芯片12B的源电极焊盘18分别经由第八电线W8和第十电线W10连接到第一芯片安装区域74A和第七布线图案98。另外，相邻的第二晶体管芯片12B的源电极焊盘18经由第九电线W9连接在一起。
另外，第二晶体管芯片12B中的每个第二晶体管芯片12B的栅电极焊盘16经由第十二电线W12连接到对应的电阻连接区域132A。电阻连接区域132A中的每个电阻连接区域132A经由栅电极电阻134B连接到第三布线图案78。
在半导体模块126中，与半导体模块90的情况类似，第一晶体管芯片12A和第二晶体管芯片12B中的每个晶体管芯片安装在布线衬底128上，使得后表面12b面对布线衬底128。为此原因，半导体模块126具有与在半导体模块90的情况中的问题类似的问题。
另外，在半导体模块126中，电阻连接区域130A、132A中的每个电阻连接区域和对应的第一晶体管芯片12A和第二晶体管芯片12B的栅电极焊盘16分别经由第十一电线W11和第十二电线W12连接在一起。为此原因，相比于半导体模块90，与栅电极焊盘16关联的电线的数量进一步增加。因此，往往会出现由于电线的电感分量而导致的栅电极电势波动。当使半导体模块126执行高速操作时(也就是说，当在高频下对其进行操作时)，这愈发明显。
在半导体模块126中，相比于半导体模块90的构成，必须进一步在前表面72a上形成电阻连接区域130A、132A。为此原因，相比于在半导体模块90中，半导体模块126的尺寸更难以缩小。
另一方面，在半导体模块10B中，与半导体模块10A类似，在第一晶体管芯片100A和第二晶体管芯片100B的正面和背面彼此颠倒的状态下，在布线衬底104上安装第一晶体管芯片100A和第二晶体管芯片100B。为此原因，可以经由第一芯片安装区域74A将第一晶体管芯片100A中的每个第一晶体管芯片100A的漏电极焊盘20和第二晶体管芯片100B中的每个第二晶体管芯片100B的源电极焊盘18连接在一起。
因此，半导体模块10B至少具有与半导体模块10A的功能效果类似的功能效果。也就是说，在半导体模块10B中，可以抑制在上臂侧由于电线的电感分量而导致的源电势波动。为此原因，可以在高频下驱动半导体模块10B。另外，由于第一半导体模块10A和第二半导体模块10B中的每个半导体模块的半导体材料是宽带隙半导体，因此第一晶体管芯片100A和第二晶体管芯片100B中的每个晶体管芯片的击穿电压特性优异，并且能够在高频下操作。为此原因，在半导体模块10B中，可以在实现高速操作的同时允许大电流的流动。
在半导体模块10B中，第一电阻部102A直接连接到第一晶体管芯片100A中的每个第一晶体管芯片100A和第二布线图案76。为此原因，如同在半导体模块126中一样，用于将第八布线图案130和第一晶体管芯片100A中的每个第一晶体管芯片100A连接在一起的第八布线图案130不是必要的，第十一电线W11也不是必要的。
因此，在包括第一电阻部102A的构成中，第一晶体管芯片100A侧(下臂侧)的电线数量减少。为此原因，可以降低电线的电感分量的影响。因此，抑制了第一晶体管芯片100A侧的高频下的栅电极电势波动。结果，半导体模块10B可能进一步进行高速操作。另外，由于第八布线图案130不是必要的，因此半导体模块10B的尺寸可以缩小。
在半导体模块10B中，第二晶体管芯片100B中的每个第二晶体管芯片100B的栅电极焊盘106经由焊料等直接连接到焊盘连接区域124A。为此原因，用于将栅电极焊盘106和焊盘连接区域124A连接在一起的第十二电线W12不是必要的。
因此，在包括第二电阻部102B的构成中，第二晶体管芯片100B侧(上臂侧)的电线数量减少。可以通过减少第二晶体管芯片100B侧的电线数量来降低电线的电感分量的影响。因此，在半导体模块10B中，抑制了高频下的栅电极电势波动。结果，半导体模块10B可能进一步进行高速操作。
由于也可以减少在半导体模块10B中用于进行布线的电线数量，因此可以减少电线连接的次数(例如，引线键合的次数)。结果，可以有效地制造半导体模块10B。
在第一电阻部102A中，由第一树脂部110A连结多个第一电阻元件108A以将其集成在一起。为此原因，第一电阻部102A具有三个或更多个引线118。因此，第一电阻部102A比分立的第一电阻元件108A(或半导体模块126中的栅电极电阻134A)本身更容易物理性地竖立。为此原因，第一电阻部102A容易连接到电阻连接区域106A。因此，当第一电阻元件108A中的每个第一电阻元件108A和电阻连接区域106A连接在一起时，几乎没有出现错位。
类似地，在第二电阻部102B中，由第二树脂部110B连结多个第二电阻元件108B以将其集成在一起。为此原因，第二电阻部102B比分立的第二电阻元件108B本身更容易物理性地竖立。因此，当使用第二电阻部102B时，相比于当焊盘连接区域124A中的每个焊盘连接区域124A和栅电极端子连接区域124B经由分立的第二电阻元件108B连接在一起时，第二电阻部102B更容易地安装到焊盘连接区域124A。
另外，由于第二电阻部102B本身容易竖立并且第二电阻部102B容易安装到焊盘连接区域124A等，因此与第一电阻部102A的情况类似，当第二电阻部102B的第二电阻元件108B中的每个第二电阻元件108B和焊盘连接区域124A连接在一起时，几乎没有出现错位。为此原因，可以减小焊盘连接区域124A中的每个焊盘连接区域124A的面积。结果，可以进一步缩小半导体模块10B的尺寸。
另外，第一晶体管芯片100A中的每个第一晶体管芯片100A的栅电极焊盘106具有电阻连接区域106A，电阻连接区域106A沿着多个第一晶体管芯片100A的布置方向延伸。为此原因，可以确保连接区域中有较大区域供引线118连接。因此，可以进一步减少第一电阻部102A的电阻元件108和第一晶体管芯片100A之间的错位。
在安装在布线衬底104上的第一晶体管芯片100A中的每个第一晶体管芯片100A中，电阻连接区域106A在所述预定方向A上延伸。为此原因，当栅电极焊盘106和第一电阻部102A连接在一起时，可以进一步减少第一电阻部102A的错位。
在一个实施例中，电阻连接区域106A的至少部分设置在外周部24上。例如，如图11中所示，电阻连接区域106A从单元部22向着外周部24伸出到外部。设置外周部24以用于确保击穿电压特性，并且外周部24是基本上不参与晶体管操作的区域。因为电阻连接区域106A的至少部分设置在外周部24上，所以即使当形成电阻连接区域106A时，也可以确保单元部22的基本上用作晶体管功能的区域。
在一个实施例中，栅电极焊盘106具有探针连接区域106B。通常，检测探针与晶体管芯片的栅电极焊盘接触并且增加应力，以检查晶体管芯片是否正常操作。
在栅电极焊盘106具有与电阻连接区域106A分开的探针连接区域106B的实施例中，可以将检查探针所接触的区域和电阻所连接到的区域彼此区分开。为此原因，在检查期间在电阻连接区域106A中没有增加额外的应力，并且可以在电阻连接的最优状态下使用电阻连接区域106A。
<3>第三实施例
将描述根据第三实施例的半导体模块10C。如图16中所示，半导体模块10C与半导体模块10B的构成的主要不同之处在于，半导体模块10C包括第一晶体管芯片12A和第二晶体管芯片12B而不是第一晶体管芯片100A和第二晶体管芯片100B，并且包括第一电阻部136A和第二电阻部136B而不是第一电阻部102A和第二电阻部102B。将主要关于该差异来描述半导体模块10C。
由于第一晶体管芯片12A和第二晶体管芯片12B与第一实施例的半导体模块10A中的第一晶体管芯片12A和第二晶体管芯片12B类似，因此省略对其的描述。
第一电阻部136A和第二电阻部136B分别具有其中每个均没有物理性地集成在一起的多个第一电阻元件138A和多个第二电阻元件138B。
第一电阻元件138A和第二电阻元件138B中的每个相当于下述电阻元件，在该电阻元件中，如图12中图示的电阻部102中的多个电阻元件108中的每个电阻元件108的主体部116被分立地埋入树脂部110中。在用于制造图14(a)至图14(c)中图示的电阻部102的方法中，在如图14(a)中所示将主体部116安装到引线框架119之后，通过针对各主体部116进行模制来制造第一电阻元件138A和第二电阻元件138B中的每个电阻元件。
然而，关于第一电阻元件138A和第二电阻元件138B，可以使用通常用作栅电极电阻的电阻元件。
在半导体模块10C中，多个第一晶体管芯片12A中的每个第一晶体管芯片12A的栅电极焊盘16经由对应的第一电阻元件138A连接到第二布线图案76。类似地，多个焊盘连接区域124A中的每个焊盘连接区域124A经由对应的第二电阻元件138B连接到栅电极端子连接区域124B。
在半导体模块10C中，与半导体模块10A类似，在第一晶体管芯片12A和第二晶体管芯片12B的正面和背面彼此颠倒的状态下，在布线衬底104上安装第一晶体管芯片12A和第二晶体管芯片12B。为此原因，第一晶体管芯片12A中的每个第一晶体管芯片12A的漏电极焊盘20和第二晶体管芯片12B中的每个第二晶体管芯片12B的源电极焊盘18可以经由第一芯片安装区域74A连接在一起。因此，半导体模块10C具有与半导体模块10A的功能效果至少类似的功能效果。
另外，在半导体模块10C中，第一晶体管芯片12A中的每个第一晶体管芯片12A的栅电极焊盘16和第二布线图案76经由第一电阻元件138A连接在一起。第一电阻元件138A和栅电极焊盘16直接连接在一起，并且第一电阻元件138A和第二布线图案76直接连接在一起。
为此原因，由于例如电阻连接区域130A不必被如图15中所示地设置，因此第十一电线W11不是必要的。因此，与第二实施例的情况类似，可以通过减少在第一晶体管芯片12A侧的电线数量来降低电线的电感分量的影响。结果，在半导体模块10C中，抑制了高频下的栅电极电势波动。因此，可能进一步对半导体模块10C进行高速操作。另外，由于电阻连接区域130A不是必要的，因此可以缩小半导体模块10C的尺寸。
在半导体模块10C中，第二晶体管芯片12B中的每个第二晶体管芯片12B的栅电极焊盘16经由焊料等直接连接到焊盘连接区域124A。为此原因，用于将栅电极焊盘16和焊盘连接区域124A连接在一起的第十二电线W12不是必要的。
因此，可以通过减少第二晶体管芯片12B侧的电线数量来降低电线的电感分量的影响。结果，在半导体模块10C中，抑制了高频下的栅电极电势波动。结果，半导体模块10C可能进一步进行高速操作。
<4>第四实施例
将描述根据第四实施例的半导体模块10D。如图17和图18中所示，半导体模块10D可以包括根据第一实施例的半导体模块10A、用于容纳半导体模块10A的外壳140、和用于外部连接的六个汇流条142。当将六个汇流条142彼此进行区分描述时，六个汇流条142被分别称为汇流条142O、142N、142P、142G1、142S1、142S2、或142G2。
如图18中所示，外壳10具有底板144和覆盖部146，安装有第一晶体管芯片12A和第二晶体管芯片12B等的布线衬底14被布置在底板144上，覆盖部146用于覆盖布线衬底14。底板144的材料的示例是诸如铜的金属。在这种情况下，底板144还用作热沉。
覆盖部146具有顶板148和从顶板148的外边缘向底板144侧竖立的侧壁149，并且具有平底圆柱形状。顶板148具有插入孔148a，相应汇流条142通过插入孔148a插入。
汇流条142O电连接到第一布线图案74的第一外部连接区域74B。例如，如图18中所示，汇流条142O的一端可以经由诸如焊料的电导性粘合剂连接到第一外部连接区域74B。因此，汇流条142O用作输出端子。
汇流条142N电连接到第四布线图案80。例如，如图18中所示，汇流条142N的一端可以经由诸如焊料的电导性粘合剂连接到第四布线图案80。因此，汇流条142N用作负电压输入端子。
汇流条142P电连接到第五布线图案82。例如，如图18中所示，汇流条142P的一端可以经由诸如焊料的电导性粘合剂连接到第五布线图案82。因此，汇流条142P用作正电压输入端子。
汇流条142G1电连接到第二布线图案76。例如，如图18中所示，汇流条142G1的一端可以经由诸如焊料的电导性粘合剂连接到第二布线图案76。因此，汇流条142G1用作对第一晶体管芯片12A中的每个第一晶体管芯片12A的栅电极电压输入端子(第一栅电极端子)。
汇流条142S1电连接到第六布线图案84。例如，如图18中所示，汇流条142S1的一端可以经由诸如焊料的电导性粘合剂连接到第六布线图案84。因此，汇流条142S1用作第一晶体管芯片12A中的每个第一晶体管芯片12A的源电极端子(第一源电极端子)。
汇流条142S2电连接到第一布线图案74的第二外部连接区域74C。例如，如图18中所示，汇流条142S2的一端可以经由诸如焊料的电导性粘合剂连接到第二外部连接区域74C。因此，汇流条142S2用作第二晶体管芯片12B中的每个第二晶体管芯片12B的源电极端子(第二源电极端子)。
汇流条142G2电连接到第三布线图案78。例如，如图18中所示，汇流条142G2的一端可以经由诸如焊料的电导性粘合剂连接到第三布线图案78。因此，汇流条142G2用作对第一晶体管芯片12A中的每个第一晶体管芯片12A的栅电极电压输入端子(第二栅电极端子)。
在汇流条142中的每个汇流条中的伸出在外壳140外的区域中形成插入孔142a，诸如螺栓的紧固件通过插入孔142a插入，使得与外部装置的连接端子可以被紧固到该紧固件。
在图17中，汇流条142在顶板148的前表面的法向方向上延伸；然而，当汇流条142连接到外部装置时，汇流条142可以向着顶板148侧弯曲。当汇流条142连接到外部装置时，通过使用插入孔144a，通过螺栓和螺母对来自外部装置中的连接端子等进行固定。为此原因，可以在顶板148中形成容纳孔148b，当汇流条142弯曲时，在容纳孔148b中容纳螺栓头部或螺母。
半导体模块10D将半导体模块10A容纳在外壳140中。为此原因，半导体模块10D具有与半导体模块10A的功能效果类似的功能效果。已经其中在外壳140中容纳半导体模块10A的实施例作为示例进行描述；然而，可以容纳半导体模块10B、10C而不是半导体模块10A。
另外，已经例示了将底板144和覆盖部146设置为外壳140的实施例；然而，外壳具有在其中可以容纳半导体模块10A、半导体模块10B或半导体模块10C的构成是足够的，并且可以在外壳140之外导出汇流条142。
以上，已经描述了根据本发明的各种实施例；然而，本发明不限于上述各种形式，并且可以在不脱离本发明的精神的情况下进行各种修改。
通常，作为MOSFET的第一晶体管芯片100A和第二晶体芯片100B中的每个晶体管芯片因为其构成而在芯片内具有寄生二极管，并且寄生二极管可以用作续流二极管。为此原因，作为根据第一实施例至第三实施例的半导体模块，已经例示了其中续流二极管没有与第一晶体管芯片和第二晶体管芯片中的每个晶体管芯片分开安装的实施例。
然而，例如，半导体模块可以具有与第一晶体管芯片和第二晶体管芯片中的每个分离的续流二极管芯片。将参照图19来描述具有续流二极管的半导体模块的构成的示例。
图19中图示的半导体模块10E具有作为续流二极管的第一二极管芯片150A和第二二极管芯片150B，并且半导体模块10E的构成对应于其中根据第二实施例的半导体模块10B具有第一二极管芯片150A和第二二极管芯片150B的实施例。第一二极管芯片150A和第二二极管芯片150B的构成彼此相同，并且二极管芯片中的每个是在前表面上具有阳极电极152并且在后表面上具有阴极电极154的纵向型二极管。
第一二极管芯片150A中的每个二极管芯片安装在第一芯片安装区域74A上，使得第一二极管芯片150A中的每个的阴极电极154面对第一芯片安装区域74A，因此第一二极管芯片150A中的每个二极管芯片的阴极电极154连接到第一芯片安装区域74A。
相邻的第一二极管芯片150A的阳极电极152经由第十三电线W13连接在一起，并且多个第一二极管芯片150A的阳极电极152经由第十四电线W14连接到第四布线图案80。
关于第二二极管芯片150B，第二二极管芯片150B中的每个二极管芯片的阳极电极152安装在第一芯片安装区域74A上，使得第二二极管芯片150B中的每个二极管芯片的阳极电极152连接到第一芯片安装区域74A。
相邻的第二二极管芯片150B的阴极电极154经由第十五电线W15连接在一起，并且所述多个第二二极管芯片150B的阴极电极154经由第十六电线W16连接到第五布线图案82。
以此方式将第一二极管芯片150A和第二二极管芯片150B安装在布线衬底104上，使得可以减少分别用于将第一二极管芯片150A和第二二极管芯片150B连接到第一晶体管芯片100A和第二晶体管芯片100B的导线(诸如电线)。结果，可以减小导线的电感分量，并且可以确保半导体模块10B进行高速操作。
已经例示了其中根据第二实施例的半导体模块10B具有第一二极管芯片150A和第二二极管芯片150B的实施例；然而，类似地，根据其它实施例的半导体模块可以具有作为续流二极管的第一二极管芯片150A和第二二极管芯片150B。
另外，在根据第二实施例的半导体模块10B中，如在图20中图示的半导体模块10F中一样，可以使用第一晶体管芯片12A和第二晶体管芯片12B而不是第一晶体管芯片100A和第二晶体管芯片100B。
第一晶体管芯片和第二晶体管芯片的构成不限于图1、图4和图11中图示的构成，并且第一晶体管芯片中的每个晶体管芯片具有一对主电极焊盘和控制电极焊盘、并且在前表面上设置这对主电极焊盘中的一个主电极焊盘(第一主电极焊盘)和所述控制电极焊盘(第一控制电极焊盘)且在后表面上设置另一个主电极焊盘(第二主电极焊盘)是足够的。类似地，第二晶体管芯片中的每个具有一对主电极焊盘和控制电极焊盘、并且在前表面上设置这对主电极焊盘中的一个主电极焊盘(第三主电极焊盘)和所述控制电极焊盘(第二控制电极焊盘)且在后表面上设置另一个主电极焊盘(第四主电极焊盘)是足够的。
已经作为第一晶体管芯片和第二晶体管芯片中的每个晶体管芯片例示了MOSFET；然而，第一晶体管芯片和第二晶体管芯片中的每个晶体管芯片可以是例如绝缘栅型双极性晶体管(IGBT)。在这种情况下，如图19中所示，具有第一二极管芯片150A和第二二极管芯片150B的实施例是有效的。
当第一晶体管芯片中的每个晶体管芯片是IGBT时，在前表面上形成发射极电极焊盘(第一主电极焊盘)和栅电极焊盘(第一控制电极焊盘)并且在后表面上形成集电极电极焊盘(第二主电极焊盘)是足够的。类似地，当第二晶体管芯片中的每个晶体管芯片是IGBT时，在前表面上形成发射极电极焊盘(第三主电极焊盘)和栅电极焊盘(第二控制电极焊盘)并且在后表面上形成集电极电极焊盘(第四主电极焊盘)是足够的。
在第一实施例至第四实施例中，已经例示了作为单相逆变器的半导体模块。然而，半导体模块不限于单相逆变器。例如，它可以是三相逆变器。在这种情况，当在第一实施例至第三实施例中例示的绝缘衬底72的前表面72a上的构成是一个单元时，在前表面72a上形成三个单元并且通过使用导线来执行与三相逆变器对应的布线是足够的。顺带一提，第一外部连接区域74B可以是公共的。
另外，例如，在第二实施例中，可以按平面方式，在例如不通过引线的情况下，将其中由连结部将多个第一电阻元件连结在一起的第一电阻部连接到第一晶体管芯片中的每个晶体管芯片等。类似地，可以按平面方式，在例如不通过引线的情况下，将其中由连结部将多个第二电阻元件连结在一起的第二电阻部连接到焊盘连接区域中的每个焊盘连接区域等。
在以上描述中，已经将电线例示为用于在半导体模块中进行布线的导线；然而，导线可以是例如带状物。另外，半导体模块包括至少一个第一晶体管芯片和至少一个第二晶体管芯片是足够的。
可以在不脱离本发明的精神的范围内，组合上述的第一实施例至第四实施例和修改形式。例如，在第二实施例的半导体模块10B中，可以使用第一实施例中描述的第二晶体管芯片12B而不是第二晶体管芯片100B。
参考符号列表
10A、10B、10C、10D、10E、10F…半导体模块，12A…第一晶体管芯片，12B…第二晶体管芯片，12a…前表面(第一晶体管芯片和第二晶体管芯片的表面)，12b…后表面(第一晶体管芯片和第二晶体管芯片的前表面)，16…栅电极焊盘(第一控制电极焊盘和第二控制电极焊盘)，18…源电极焊盘(第一主电极焊盘和第三主电极焊盘)，20…漏电极焊盘(第二主电极焊盘和第四主电极焊盘)，22…单元部，24…外周部，28…栅电极(控制电极)，30…源电极(第一主电极)，32…漏电极(第二主电极)，34…栅电极布线(控制电极布线)，72…绝缘衬底(衬底)，72a…前表面(主表面)，74…第一布线图案，76…第二布线图案，78…第三布线图案，100A…第一晶体管芯片，100B…第二晶体管芯片，100a…前表面(第一晶体管芯片和第二晶体管芯片的表面)，100b…后表面(第一晶体管芯片和第二晶体管芯片的后表面)，102A…第一电阻部，102B…第二电阻部，106…栅电极焊盘(第一控制电极焊盘和第二控制电极焊盘)，108A…第一电阻元件，108B…第二电阻元件，110A…第一树脂部(第一连结部)，110B…第二树脂部(第二连结部)，138A…第一电阻元件，138B…第二电阻元件，W2，W6…导线。

Claims (11)

1.一种半导体模块，所述半导体模块包括：
衬底，在所述衬底上，第一布线图案、第二布线图案和第三布线图案被形成在主表面上；
多个纵向型第一晶体管芯片，所述第一晶体管芯片被安装在所述衬底上；以及
多个纵向型第二晶体管芯片，所述第二晶体管芯片被安装在所述衬底上，
其中，
所述第一晶体管芯片具有：
第一主电极焊盘和第二主电极焊盘，以及
第一控制电极焊盘，将控制电压供应到所述第一控制电极焊盘，以控制在所述第一主电极焊盘和所述第二主电极焊盘之间的导通，所述第一主电极焊盘和所述第一控制电极焊盘被形成在所述第一晶体管芯片的前表面上，
所述第二主电极焊盘被形成在所述第一晶体管芯片的后表面上，所述第二晶体管芯片具有：
第三主电极焊盘和第四主电极焊盘，以及
第二控制电极焊盘，将控制电压供应到所述第二控制电极焊盘，以控制在所述第三主电极焊盘和所述第四主电极焊盘之间的导通，所述第三主电极焊盘和所述第二控制电极焊盘被形成在所述第二晶体管芯片的前表面上，
所述第四主电极焊盘被形成在所述第二晶体管芯片的后表面上，所述第一晶体管芯片被安装在所述第一布线图案上，使得所述第一晶体管芯片的所述后表面面对所述衬底的所述主表面，由此将所述第二主电极焊盘连接到所述第一布线图案，
所述第一控制电极焊盘被电连接到所述第二布线图案，
所述第二晶体管芯片被安装在所述第一布线图案上，使得所述第二晶体管芯片的所述前表面面对所述衬底的所述主表面，由此将所述第三主电极焊盘连接到所述第一布线图案，以及
所述第二晶体管芯片的所述第二控制电极焊盘被电连接到所述第三布线图案，
所述第一晶体管芯片和所述第二晶体管芯片中的每一个包括宽带隙半导体，
所述多个第一晶体管芯片的所述第一主电极焊盘经由导线被连接在一起，并且
所述多个第二晶体管芯片的所述第四主电极焊盘经由导线被连接在一起，
其中，
所述第一晶体管芯片中的每个第一晶体管芯片的所述第一控制电极焊盘经由第一电阻部被连接到所述第二布线图案，并且
所述第一电阻部具有：
多个第一电阻元件，所述多个第一电阻元件中的每个第一电阻元件与所述多个第一晶体管芯片中的每个第一晶体管芯片对应，并且被连接到所述第一控制电极焊盘，以及
连结部，所述连结部将所述多个第一电阻元件连结在一起。
2.根据权利要求1所述的半导体模块，其中，
所述第一电阻元件中的每个第一电阻元件和所述第一控制电极焊盘被物理性地连接在一起，并且
所述第一电阻元件中的每个第一电阻元件和所述第二布线图案被物理性地连接在一起。
3.一种半导体模块，所述半导体模块包括：
衬底，在所述衬底上，第一布线图案、第二布线图案和第三布线图案被形成在主表面上；
多个纵向型第一晶体管芯片，所述第一晶体管芯片被安装在所述衬底上；以及
多个纵向型第二晶体管芯片，所述第二晶体管芯片被安装在所述衬底上，
其中，
所述第一晶体管芯片具有：
第一主电极焊盘和第二主电极焊盘，以及
第一控制电极焊盘，将控制电压供应到所述第一控制电极焊盘，以控制在所述第一主电极焊盘和所述第二主电极焊盘之间的导通，所述第一主电极焊盘和所述第一控制电极焊盘被形成在所述第一晶体管芯片的前表面上，
所述第二主电极焊盘被形成在所述第一晶体管芯片的后表面上，
所述第二晶体管芯片具有：
第三主电极焊盘和第四主电极焊盘，以及
第二控制电极焊盘，将控制电压供应到所述第二控制电极焊盘，以控制在所述第三主电极焊盘和所述第四主电极焊盘之间的导通，所述第三主电极焊盘和所述第二控制电极焊盘被形成在所述第二晶体管芯片的前表面上，
所述第四主电极焊盘被形成在所述第二晶体管芯片的后表面上，
所述第一晶体管芯片被安装在所述第一布线图案上，使得所述第一晶体管芯片的所述后表面面对所述衬底的所述主表面，由此将所述第二主电极焊盘连接到所述第一布线图案，
所述第一控制电极焊盘被电连接到所述第二布线图案，
所述第二晶体管芯片被安装在所述第一布线图案上，使得所述第二晶体管芯片的所述前表面面对所述衬底的所述主表面，由此将所述第三主电极焊盘连接到所述第一布线图案，以及
所述第二晶体管芯片的所述第二控制电极焊盘被电连接到所述第三布线图案，
所述第一晶体管芯片和所述第二晶体管芯片中的每一个包括宽带隙半导体，
所述多个第一晶体管芯片的所述第一主电极焊盘经由导线被连接在一起，并且
所述多个第二晶体管芯片的所述第四主电极焊盘经由导线被连接在一起，
其中，
所述第一晶体管芯片中的每个第一晶体管芯片的所述第一控制电极焊盘经由对应的第一电阻元件被连接到所述第二布线图案，
所述第一电阻元件中的每个第一电阻元件和所述第一控制电极焊盘被物理性地连接在一起，以及
所述第一电阻元件中的每个第一电阻元件和所述第二布线图案被物理性地连接在一起。
4.根据权利要求1至3中的任一项所述的半导体模块，其中，
所述多个第一晶体管芯片在预定方向上被布置在所述第一布线图案上，以及
所述第一晶体管芯片中的每个第一晶体管芯片的所述第一控制电极焊盘在所述预定方向上延伸。
5.根据权利要求4所述的半导体模块，其中，
所述第一晶体管芯片中的每个第一晶体管芯片具有：
单元部，所述单元部是具有纵向型晶体管结构的区域，所述纵向型晶体管结构包括第一主电极、第二主电极和控制电极，所述第一主电极和所述第二主电极被分别电连接至所述第一主电极焊盘和所述第二主电极焊盘，所述控制电极与所述第一控制电极焊盘电连接，并且在所述区域中，电流在导通状态下在所述第一主电极焊盘和所述第二主电极焊盘之间流动；以及
外周部，所述外周部包围所述单元部并且对所述单元部进行电保护，并且
所述第一控制电极焊盘的至少一部分被设置在所述外周部上。
6.根据权利要求1至3中的任一项所述的半导体模块，其中，
所述多个第二晶体管芯片的所述第二控制电极焊盘通过被安装在所述第三布线图案上来被连接到所述第三布线图案。
7.根据权利要求4所述的半导体模块，其中，
所述多个第二晶体管芯片的所述第二控制电极焊盘通过被安装在所述第三布线图案上来被连接到所述第三布线图案。
8.根据权利要求5所述的半导体模块，其中，
所述多个第二晶体管芯片的所述第二控制电极焊盘通过被安装在所述第三布线图案上来被连接到所述第三布线图案。
9.根据权利要求1至3中的任一项所述的半导体模块，其中，
所述第三布线图案具有：
多个芯片对应区域，所述多个芯片对应区域分别对应于所述多个第二晶体管芯片并且彼此绝缘；以及
外部连接区域，所述外部连接区域与所述芯片对应区域中的每个芯片对应区域相绝缘，
所述多个第二晶体管芯片中的每个第二晶体管芯片的所述第二控制电极焊盘被安装在对应的所述芯片对应区域上，由此被连接到该芯片对应区域，
所述多个芯片对应区域经由第二电阻部来被连接到所述外部连接区域，并且
所述第二电阻部具有：
多个第二电阻元件，所述多个第二电阻元件分别对应于所述多个芯片对应区域并且被连接到所述芯片对应区域，以及
第二连结部，所述第二连结部将所述多个第二电阻元件连结在一起。
10.根据权利要求4所述的半导体模块，其中，
所述第三布线图案具有：
多个芯片对应区域，所述多个芯片对应区域分别对应于所述多个第二晶体管芯片并且彼此绝缘；以及
外部连接区域，所述外部连接区域与所述芯片对应区域中的每个芯片对应区域相绝缘，
所述多个第二晶体管芯片中的每个第二晶体管芯片的所述第二控制电极焊盘被安装在对应的所述芯片对应区域上，由此被连接到该芯片对应区域，
所述多个芯片对应区域经由第二电阻部来被连接到所述外部连接区域，并且
所述第二电阻部具有：
多个第二电阻元件，所述多个第二电阻元件分别对应于所述多个芯片对应区域并且被连接到所述芯片对应区域，以及
第二连结部，所述第二连结部将所述多个第二电阻元件连结在一起。
11.根据权利要求5所述的半导体模块，其中，
所述第三布线图案具有：
多个芯片对应区域，所述多个芯片对应区域分别对应于所述多个第二晶体管芯片并且彼此绝缘；以及
外部连接区域，所述外部连接区域与所述芯片对应区域中的每个芯片对应区域相绝缘，
所述多个第二晶体管芯片中的每个第二晶体管芯片的所述第二控制电极焊盘被安装在对应的所述芯片对应区域上，由此被连接到该芯片对应区域，
所述多个芯片对应区域经由第二电阻部来被连接到所述外部连接区域，并且
所述第二电阻部具有：
多个第二电阻元件，所述多个第二电阻元件分别对应于所述多个芯片对应区域并且被连接到所述芯片对应区域，以及
第二连结部，所述第二连结部将所述多个第二电阻元件连结在一起。
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