JP2015023183A - パワーモジュール - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 79
- 239000000463 material Substances 0.000 claims abstract description 41
- 229910052751 metal Inorganic materials 0.000 claims abstract description 31
- 239000002184 metal Substances 0.000 claims abstract description 31
- 230000002093 peripheral effect Effects 0.000 claims abstract 2
- 239000004020 conductor Substances 0.000 claims description 16
- 239000003963 antioxidant agent Substances 0.000 claims description 11
- 230000003078 antioxidant effect Effects 0.000 claims description 11
- 230000004888 barrier function Effects 0.000 claims description 7
- 238000007772 electroless plating Methods 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims 1
- 230000006866 deterioration Effects 0.000 abstract description 12
- 229910000679 solder Inorganic materials 0.000 description 16
- 230000020169 heat generation Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 238000007789 sealing Methods 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910002601 GaN Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910016525 CuMo Inorganic materials 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 150000001408 amides Chemical class 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000011231 conductive filler Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29298—Fillers
- H01L2224/29299—Base material
- H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/29339—Silver [Ag] as principal constituent
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29298—Fillers
- H01L2224/29299—Base material
- H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/29347—Copper [Cu] as principal constituent
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
- H01L2224/331—Disposition
- H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/33181—On opposite sides of the body
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- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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Abstract
【課題】パワー半導体素子のエミッタ電極の劣化を抑制した信頼性の高いパワーモジュールを得る。
【解決手段】半導体素子１と、一方の面が半導体素子１に接合して形成された第一の金属層１２と、半導体素子１に接し、第一の金属層１２の他方の面の外周周辺部に形成された有機絶縁膜１３と、有機絶縁膜１３に接し、第一の金属層１２の他方の面の中央部に接合して形成された第二の金属層１５と、第二の金属層１５を介して第一の金属層１２の他方の面に接合して形成された接合材４とを備えている。
【選択図】図１
【解決手段】半導体素子１と、一方の面が半導体素子１に接合して形成された第一の金属層１２と、半導体素子１に接し、第一の金属層１２の他方の面の外周周辺部に形成された有機絶縁膜１３と、有機絶縁膜１３に接し、第一の金属層１２の他方の面の中央部に接合して形成された第二の金属層１５と、第二の金属層１５を介して第一の金属層１２の他方の面に接合して形成された接合材４とを備えている。
【選択図】図１
Description
この発明は、パワー半導体素子の電極を、外部につながる電極板に、接合材を介して機械的かつ電気的に接続させてなるパワーモジュールに関するものである。
パワーモジュールは、パワーモジュール内部で電源（電力）の制御や供給を行うパワー半導体素子と外部につながる電極板とを電気的に接続している。
従来のパワーモジュールにおいては、パワー半導体素子の電極と外部電極とをはんだを介して接続させ、パワー半導体素子の電極表面にパワー半導体素子表面を覆うようにパッシベーション膜を形成し、電極上に開口部を設け、開口部にはんだ付け可能な付加電極を形成している（例えば特許文献１）。
従来のパワーモジュールでは、パワー半導体素子の動作にともなうパワー半導体素子自身の発熱により、パワー半導体素子のエミッタ電極とはんだとの界面にパワー半導体素子の電極とはんだとの熱膨張率差に起因する応力が発生する。この発生した応力はエミッタ電極へ加わることになる。さらに、パワー半導体素子の小面積化や高電流密度化によって、パワー半導体素子の動作にともなう発熱温度が高まることで応力も増大し、パワー半導体素子のエミッタ電極とはんだとの界面を起点とした応力によりクラックが発生し、パワー半導体素子のエミッタ電極の劣化が引き起こされるという問題点があった。
この発明は、上述のような課題を解決するためになされたもので、パワー半導体素子のエミッタ電極とはんだとの界面に発生するパワー半導体素子のエミッタ電極とはんだとの熱膨張率差に起因する応力を低減し、パワー半導体素子のエミッタ電極の劣化を抑制可能なパワーモジュールを得るものである。
この発明に係るパワーモジュールにおいては、半導体素子と、一方の面が前記半導体素子に接合して形成された第一の金属層と、前記半導体素子に接し、前記第一の金属層の他方の面の外周周辺部に形成された有機絶縁膜と、前記有機絶縁膜に接し、前記第一の金属層の他方の面の中央部に接合して形成された第二の金属層と、前記第二の金属層を介して前記第一の金属層の他方の面に接合して形成された接合材とを備えたものである。
この発明は、パワー半導体素子の電極の外周周辺部に有機絶縁膜を形成することで、パワー半導体素子の発熱によるパワー半導体素子の電極と接合材との界面でのパワー半導体素子の電極と接合材との熱膨張率差に起因した応力発生を低減したので、パワー半導体素子の電極の劣化が抑制され、信頼性の高いパワーモジュールを得ることができる。
実施の形態１．
図１は、この発明の実施の形態１のパワーモジュールを示す断面模式図である。図１に示すように、パワーモジュール１００は、パワー半導体素子１、接合材２，４，５、ヒートスプレッダ３、外部端子６、封止樹脂７、第一の金属層であるエミッタ電極１２、有機絶縁膜１３、第二の金属層である付加電極１５を備える。
図１は、この発明の実施の形態１のパワーモジュールを示す断面模式図である。図１に示すように、パワーモジュール１００は、パワー半導体素子１、接合材２，４，５、ヒートスプレッダ３、外部端子６、封止樹脂７、第一の金属層であるエミッタ電極１２、有機絶縁膜１３、第二の金属層である付加電極１５を備える。
半導体素子であるパワー半導体素子１のコレクタ電極１１は、接合材２を介してヒートスプレッダ３に接続される。パワー半導体素子１のエミッタ電極１２は接合材４を介して外部端子６と電気的に接続される。パワー半導体素子１のヒートスプレッダ３は接合材５を介して外部端子６と電気的に接続される。この状態で封止樹脂７に覆われている。外部端子６の一部は封止樹脂７の外部へ突出し、外部と電気的に接続される。
エミッタ電極１２の外周周辺部には、パワー半導体素子１の表面と接するように有機絶縁膜１３が形成されている。また、エミッタ電極１２上の有機絶縁膜１３が形成されていない部分には、開口部１４が設けられている。有機絶縁膜１３の開口部１４を覆い、かつ、エミッタ電極１２の外周周辺部に形成した有機絶縁膜１３上に架かるように付加電極１５が一体的に形成されている。
パワー半導体素子１は、Ｓｉのほか、Ｓｉよりバンドギャップが広いワイドバンドギャップ半導体材料であるＳｉＣ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ）やＧａＮ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ）など化合物半導体よりなるもので、公知の半導体プロセスによりウエハ上にデバイス形成されたものである。パワー半導体素子１としては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ダイオードなどが挙げられる。パワー半導素子１としてＩＧＢＴが形成されているときは、第一の金属層１２はエミッタ電極である。また、パワー半導素子１としてＭＯＳＦＥＴが形成されているときは、第一の金属層１２はソース電極となる。
パワー半導体素子１上に形成されたエミッタ電極１２は、ＡｌやＡｌを主成分とし、Ｓｉ、Ｓｕ、Ｎｂを添加したＡｌ系合金がスパッタリング法で形成されている。スパッタ成膜後に形成されたエミッタ電極１２に対して熱処理を加えてもよい。なお、パワー半導体素子１としてダイオードが形成されているときは、エミッタ電極１２はアノード電極となるが以降区別はしない。
有機絶縁膜１３は、ポリイミドのほか、ポリアミド、ポリイミドアミドなどが挙げられる。有機絶縁膜１３としては、エミッタ電極１２およびパワー半導体素子１の素子終端部１６との第一界面において、有機物により絶縁を保つものであれば、フィラ等の第二成分を添加した複合膜、積層膜であってもよい。有機絶縁膜１３の熱膨張率（α）は、接合材４であるはんだ等よりも小さいので、パワー半導体素子１の発熱に伴い発生する応力をエミッタ電極１２側へ伝達せずに、むしろはんだ等のエミッタ電極１２上部側へ伝達することになる。これにより、パワー半導体素子１の発熱に伴い発生する応力によるエミッタ電極１２の劣化が抑制される。
この有機絶縁膜１３の形成方法は、スピンコート、スプレーコートなどで一様に膜を形成した後、ウェットエッチングやドライエッチングによるリフトオフプロセスのほか、レーザの選択照射などで中央部である開口部１４を形成する。また、有機絶縁膜１３の形成方法としては、ディスペンス方式等で直接パターニングしてもよい。
付加電極１５は、パワー半導体素子１の電極１２と接合材４との接合に用いられる。付加電極１５の役割としては、エミッタ電極１２への接合材４であるはんだの拡散防止や、はんだとの密着性の向上である。付加電極１５は、用いる接合材４に応じて適宜選択できる。接合材４としては、はんだのほか、Ａｇ、Ｃｕなど焼結体、導電性フィラと樹脂とで構成される導電性接着剤、ＴＬＰ（Ｔｒａｎｓｉｅｎｔ Ｌｉｑｕｉｄ Ｐｈａｓｅ）材などが挙げられる。接合材４は、適用箇所等に応じて適宜選択が可能である。付加電極１５の形成位置としては、開口部１４であって、有機絶縁膜１３と接しエミッタ電極１２の表面が露出せず、エミッタ電極１２と接合材４との接触が起きない位置に形成されれば良い。さらに、付加電極１５が有機絶縁膜１３上にまで形成されることで、応力集中位置を有機絶縁膜１３の開口部１４側の端部から有機絶縁膜１３上部へ移動させ、発熱に伴い発生する応力を効率的に低減することが可能となる。
図２は、本発明の実施の形態１によるパワーモジュールの付加電極部分を示す断面模式図である。接合材４として、はんだを用いる場合の付加電極断面模式図である。図２に示すように、付加電極１５はバリア層１５１、導電体層１５２、酸化防止層１５３を順次備える。
バリア層１５１は、Ｔｉ、Ｍｏ、Ｗ、Ｃｒなどが用いられる。導電体層１５２は、ＮｉのほかＮｉを主成分としてＷ、Ｃｒ、Ｎｂ、Ｔｉなどを添加したＮｉ化合物、Ｃｕを主成分とするＣｕ化合物などがあげられる。このバリア層１５１によって、エミッタ電極１２と導電体層１５２との反応が抑制され、接合材４との密着性の向上を可能とする。
酸化防止層１５３はＡｕ、Ａｇ、Ｐｔなどが用いられる。酸化防止層１５３の成膜はスパッタリング、蒸着などの方法が可能である。また、酸化防止層１５３のパターニングはメタルマスクのほかリフトオフ法が利用できるが、成膜パターンは有機絶縁膜１３の開口部１４を覆い、かつ開口部１４より大きい面積とする。このようにすることで、有機絶縁膜１３上にも酸化防止層１５３は形成されることとなる。この酸化防止膜１５３によって、酸化防止膜１５３の下部に形成された導電体層１５２が酸化されることを抑制し、導電体層１５２が高抵抗化することを防止することができる。
このような構成とすることで、パワー半導体素子１のエミッタ電極１２と接合材４との接合端部位置が付加電極１５を介して、有機絶縁膜１３上に形成されることになる。このようにエミッタ電極１２と接合材４との接合端部位置が有機絶縁膜１３上に形成されたことにより、パワーモジュールのパワーサイクル試験において、有機絶縁膜１３の接続端部から接合材４中へとクラックが進行した。このようなクラックの進行とすることで、エミッタ電極１２へのクラックの発生を低減し電極の劣化を抑制することができ、パワーモジュールの信頼性を向上することが可能となった。
以上のように構成されたパワーモジュールにおいては、パワー半導体素子の電極の外周周辺部に有機絶縁膜を形成することで、パワー半導体素子の発熱によるパワー半導体素子の電極と接合材との界面でのパワー半導体素子の電極と接合材との熱膨張率差に起因した応力の発生を低減したので、パワー半導体素子の電極へのクラック発生による電極の劣化が抑制され、信頼性が向上できる。
実施の形態２．
本実施の形態２においては、実施の形態１における導電体層１５２を無電解めっきで有機絶縁膜１３の膜厚よりも厚く形成した点が異なる。このように、導電体層１５２を無電解めっきで有機絶縁膜１３の膜厚よりも厚く形成することで、付加電極とはんだとの接合界面が有機絶縁膜上となり、半導体素子の発熱により発生する付加電極とはんだとの接合端部における応力緩和が可能となり、エミッタ電極へのクラックの発生が低減でき、エミッタ電極の劣化が抑制できる。
本実施の形態２においては、実施の形態１における導電体層１５２を無電解めっきで有機絶縁膜１３の膜厚よりも厚く形成した点が異なる。このように、導電体層１５２を無電解めっきで有機絶縁膜１３の膜厚よりも厚く形成することで、付加電極とはんだとの接合界面が有機絶縁膜上となり、半導体素子の発熱により発生する付加電極とはんだとの接合端部における応力緩和が可能となり、エミッタ電極へのクラックの発生が低減でき、エミッタ電極の劣化が抑制できる。
図３は、本発明の実施の形態２によるパワーモジュールを示す断面図である。図３に示すように、付加電極１５は、無電解めっきを用いて有機絶縁膜１３の膜厚より厚く形成した。
図４は、本発明の実施の形態２のパワーモジュールの付加電極部分を示す断面模式図である。図４に示すように、本実施の形態２においては、付加電極１５は導体層１５２と、酸化防止層１５３とで構成される。
導体層１５２はＮｉを主成分としてＰ、Ｂなどを含むＮｉ化合物が挙げられる。酸化防止層１５３はＡｕ、Ａｇなどが挙げられ、導体層１５２と連続的に形成される。付加電極１５をこのような構成としたことで、接合端部における応力緩和によりエミッタ電極１２の劣化が抑制することができる。また、導電体層１５２を無電解めっきで形成することで、導電体層１５２の膜質がスパッタ法で形成した膜と異なり、エミッタ電極１２との反応性を抑制した膜が形成できるのでバリア層を省略することが可能となる。
このような構成とすることで、パワーモジュールのパワーサイクル試験によるエミッタ電極１２の劣化が低減されたことに加え、パワーモジュールのパワーサイクル寿命が実施の形態１の場合と比較して２倍に向上した。
以上のように構成されたパワーモジュールにおいては、パワー半導体素子の電極の外周周辺部に有機絶縁膜を形成することで、パワー半導体素子の発熱によるパワー半導体素子のエミッタ電極と接合材との界面でのパワー半導体素子の電極と接合材との熱膨張率差に起因した応力発生を低減したので、パワー半導体素子の電極へのクラックの発生による電極の劣化が抑制され、信頼性が向上できる。
また、付加電極を無電解めっきで形成したことでバリア層１５１の形成を省略することができ、製造工程の削減が可能となる。
実施の形態３．
本実施の形態３においては、実施の形態２における付加電極と外部端子との間である付加電極上に、応力緩和層８を形成した点が異なる。このように、付加電極上部に応力緩和層８を形成することで、接合材４であるはんだの実効的な熱膨張係数を低減したので、半導体素子の発熱により発生する付加電極とはんだとの接合端部における応力緩和が可能となり、エミッタ電極へのクラック発生による電極の劣化が抑制できる。
本実施の形態３においては、実施の形態２における付加電極と外部端子との間である付加電極上に、応力緩和層８を形成した点が異なる。このように、付加電極上部に応力緩和層８を形成することで、接合材４であるはんだの実効的な熱膨張係数を低減したので、半導体素子の発熱により発生する付加電極とはんだとの接合端部における応力緩和が可能となり、エミッタ電極へのクラック発生による電極の劣化が抑制できる。
図５は、本発明の実施の形態３によるパワーモジュールを示す断面図である。図５に示すように、パワー半導体素子１のエミッタ電極１２と外部端子６との間に応力緩和層８を介在させる。この応力緩和層８は、ＣｕやＣｕＭｏ、ＣｕＷなどのＣｕ合金のほか、ＣＩＣ（Ｃｕ／Ｉｎｖｅｒ／Ｃｕ積層板)、Ｆｅ系、Ｎｉ系などの各種合金、セラミックス焼結体であってもよく、これらの応力緩和層８の表面には接合材４と結合可能な層が形成されていることが望ましい。そして、この応力緩和層８の熱膨張係数は、接合材４の熱膨張係数よりも小さくなるように設定されており、パワー半導体素子１の発熱による応力の発生を低減することが可能である。例えば、この応力緩和層８の熱膨張率αとしては、α＝１１×１０−６／Ｋ程度とすることで、パワー半導体素子１の発熱による応力の発生を効果的に低減することができる。ただし、この熱膨張率の値は、この値に限定されるものではなく、使用する接合材４の構成により、応力低減ができるように適宜選択が可能である。
ここでは、接合材４として焼結Ａｇを用い、応力緩和層８には表面にＡｇめっきを形成したＣＩＣ板を用い、実施の形態２に記載の付加電極１５と外部端子６とを接続させた。このような構成とすることで、パワーモジュールのパワーサイクル寿命が実施の形態１の場合と比較して４倍に向上した。
以上のように構成されたパワーモジュールにおいては、パワー半導体素子の電極の外周周辺部に有機絶縁膜を形成することで、パワー半導体素子の発熱によるパワー半導体素子のエミッタ電極と接合材との界面でのパワー半導体素子の電極と接合材との熱膨張率差に起因した応力の発生を低減したので、パワー半導体素子の電極へのクラックの発生が低減したことによる電極の劣化が抑制され、信頼性が向上できる。
また、付加電極１５を無電解めっきで形成したことでバリア層１５１の形成を省略することができ、製造工程の削減が可能となる。
さらに、付加電極上部に応力緩和層を設けたことで、接合材の実効的な熱膨張係数を低減できるので、パワー半導体素子の発熱によるパワー半導体素子の電極と接合材との熱膨張率差に起因した応力の発生がさらに低減可能となる。また、実施の形態１に、この構造を用いても良い。
１ パワー半導体素子、２ 接合材（ダイボンド）、３ ヒートスプレッダ、４ 接合材（ＤＬＢ）、５ 接合材（リード付け）、６ 外部端子、７ 封止樹脂、８ 応力緩和層、１１ コレクタ電極、１２ エミッタ電極、１３ 有機絶縁膜、１４ 有機絶縁膜開口部、１５ 付加電極、１６ 素子終端部、１５１ バリア層、１５２ 導電体層、１５３ 酸化防止層。
Claims (7)
- 半導体素子と、
一方の面が前記半導体素子に接合して形成された第一の金属層と、
前記半導体素子に接し、前記第一の金属層の他方の面の外周周辺部に形成された有機絶縁膜と、
前記有機絶縁膜に接し、前記第一の金属層の他方の面の中央部に接合して形成された第二の金属層と、
前記第二の金属層を介して前記第一の金属層の他方の面に接合して形成された接合材と、
を備えたことを特徴とするパワーモジュール。 - 前記第二の金属層は、前記有機絶縁膜を介して前記第一の金属層の他方の面の外周周辺部側に形成された領域を備えることを特徴とする請求項１に記載のパワーモジュール。
- 前記第二の金属層は、前記第一の金属層側から導電体層と酸化防止層とを順次備えたことを特徴とする請求項１または請求項２に記載のパワーモジュール。
- 前記導電体層は、無電解めっきを用いて形成されたことを特徴とする請求項３に記載のパワーモジュール。
- 前記第二の金属層は、バリア層と導電体層と酸化防止層とを順次備えたことを特徴とする請求項１または請求項２に記載のパワーモジュール。
- 前記第二の金属層の前記第一の金属層の他方の面に接する面の反対側の面に応力緩和層が形成されたことを特徴とする請求項１から請求項５のいずれか１項に記載のパワーモジュール。
- 前記半導体素子は、シリコンよりバンドギャップが広いワイドバンドギャップ半導体材料で形成されたことを特徴とする請求項１から請求項６のいずれか１項に記載のパワーモジュール。
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| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| JP2015023183A true JP2015023183A (ja) | 2015-02-02 |
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Family Applications (1)
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6102598B2 (ja) |
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|---|---|
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Legal Events
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|
| A977 | Report on retrieval |
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| R250 | Receipt of annual fees |
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