JP7452040B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP7452040B2
JP7452040B2 JP2020014222A JP2020014222A JP7452040B2 JP 7452040 B2 JP7452040 B2 JP 7452040B2 JP 2020014222 A JP2020014222 A JP 2020014222A JP 2020014222 A JP2020014222 A JP 2020014222A JP 7452040 B2 JP7452040 B2 JP 7452040B2
Authority
JP
Japan
Prior art keywords
protective film
filler
film
semiconductor device
linear expansion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020014222A
Other languages
English (en)
Other versions
JP2021121000A (ja
Inventor
悠一 橋爪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2020014222A priority Critical patent/JP7452040B2/ja
Publication of JP2021121000A publication Critical patent/JP2021121000A/ja
Application granted granted Critical
Publication of JP7452040B2 publication Critical patent/JP7452040B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
パワー半導体モジュールは、１つまたは複数のパワー半導体チップを内蔵して変換接続の一部または全体を構成し、かつ、パワー半導体チップと積層基板または金属基板との間が電気的に絶縁された構造を持つパワー半導体デバイスである。パワー半導体モジュールは、産業用途としてエレベータなどのモータ駆動制御インバータなどに使われている。さらに近年では、車載用モータ駆動制御インバータに広く用いられるようになっている。車載用インバータでは、燃費向上のため小型・軽量化や、エンジンルーム内の駆動用モータ近傍に配置されることから、高温動作での長期信頼性が求められる。
ここで、車載用パワー半導体モジュールは、産業用パワー半導体モジュールに比べ、設置空間の制約から小型、軽量化が求められる。また、モータを駆動するための出力パワー密度が高くなるため、運転時における半導体チップ温度が高くなるとともに、高温動作時の長期信頼性の要求も高まってきている。このため、高温動作・長期信頼性を有したパワー半導体モジュール構造が要求されてきている。
ところが、従来の金属ワイヤによる金属ワイヤ配線方式ではワイヤ太さが通電時の電流密度に影響し、動作に必要な電流を流すにはワイヤ本数を増やす必要がある。このため、金属ワイヤ配線方式では、複数の金属ワイヤで半導体チップ上面と電極パターン間を接続する必要があり、パワー半導体モジュールのワイヤ接合面積が増えることでパワー半導体モジュール自体が大きくなる。
そこで、これらを解決するために、従来の金属ワイヤ配線方式から、リードフレーム配線方式の検討が進められている。リードフレーム配線方式とは、金属板の型加工により成形されたリードフレーム配線を用いて、半導体チップを支持固定し、半導体チップと電極パターンとを接続する方式である。
図９は、従来構造のパワー半導体モジュールの電極部の構成を示す断面図である。図９に示すように、半導体基板上の半導体素子１２０上にソース電極となるＡｌ（アルミニウム）電極１２１が設けられている。半導体基板上の半導体素子１２０は、半導体基板上にＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造（素子構造）が形成されている半導体素子である。
半導体素子の電極周囲には、半導体素子内部へのイオンの拡散を防止し、半導体素子を絶縁するために、Ａｌ電極１２１上に第１保護膜（パッシベーション膜）１２２が成膜されている。従来、第１保護膜１２２として、ＳｉＮ（窒化シリコン）膜、無機材料が使用されているが、有機材料であるポリイミド膜も多く使用されている。ポリイミド膜は、スピンコート法やインクジェット法などの湿式方式で成膜が行われ、無機材料の成膜よりも成膜が簡易であるという効果がある。
また、リードフレーム配線１０６をＡｌ電極１２１にはんだ１２５で接合しやすくするためにＮｉ（ニッケル）等のめっき膜１２４が設けられる。なお、めっき膜１２４とは無電解めっきなどのめっき法によって形成される膜である。めっき膜１２４は安価で厚い膜を金属電極上に選択的に形成できるので多く用いられている。しかし、めっき膜１２４に限られない。第１保護膜１２２は、めっき膜１２４を形成する際、めっき膜１２４のめっきが外部に流れ出ないようにする機能を有する。
また、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等のパワー半導体モジュールでは、めっき膜１２４と第１保護膜１２２が接する部分を選択的に覆うようにポリイミド膜である第２保護膜１２３が設けられる。第２保護膜１２３は、めっき膜１２４と第１保護膜１２２との隙間を覆い、例えば、はんだ１２５などが半導体素子側へ侵入することを防止する機能を有する。 第２保護膜１２３は、はんだ１２５を形成する際のマスクとして機能する。
めっき膜１２４上に、はんだ１２５を介して、リードフレーム配線１０６が設けられ、パワー半導体モジュールは、封止樹脂１０８で封止されている。図９では、パワー半導体モジュールの電極部が封止樹脂１０８で封止されている部分を示している。
半導体チップと絶縁層との密着性を向上するため、半導体チップの回路形成面上に、少なくとも切り欠き部を覆うように第１絶縁層を形成し、第１絶縁層を覆うように第２絶縁層を形成し、第２絶縁層は無機フィラーを含んで構成される半導体装置が公知である（例えば、下記特許文献１参照）。
特開２０１１－９１２６７号公報
従来構造では、ポリイミド膜（第１保護膜１２２）は、Ｎｉのめっき膜１２４とＡｌ電極１２１の双方に接触しており、異なる材料と接している。塗布されるポリイミド膜は、硬化後に化学的、電気的に高い安定性を持ち、耐熱、絶縁性を有するため、保護膜としての性質は良好である。一般に、ポリイミド膜は、化学的、電気的安定性が高く、それ故に他材料との反応性が低く、密着性が弱い場合がある。
ここで、めっき膜１２４としてＮｉを用いた場合、ポリイミド膜の密着性の弱さから、ポリイミド膜の第１保護膜１２２とめっき膜１２４との界面で剥離が生じる場合がある。このために、第１保護膜１２２とめっき膜１２４との界面をさらに覆うように、ポリイミド膜の第２保護膜１２３をインクジェット法で塗布することが行われている。
しかしながら、保護膜を２層構造にした場合でも、パワー半導体モジュールに対して、信頼性試験としてヒートサイクル試験を実施すると、第１保護膜１２２と第２保護膜１２３との界面、または第１、第２保護膜１２２、１２３と封止樹脂１０８との界面で剥離が生じる場合がある。
これは、２層構造の場合の第１保護膜１２２と第２保護膜１２３との界面、または第１、第２保護膜１２２、１２３と封止樹脂１０８との界面での密着性が悪いことによる。ポリイミドは一度加熱形成すると、表面エネルギーが高く、末端基が生じにくく（濡れ性が悪い）、同種のポリイミドとの密着性が悪くなっている。同じ理由で、ポリイミドとエポキシ樹脂との密着性が悪くなっている。
図１０は、各素材の線膨張係数（α）を示す表である。図１０では、線膨張係数（ＣＴＥ：Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ）を示し、単位は１０-6／Ｋである。図１０に示すように、ポリイミド、エポキシ、銅（Ｃｕ）、酸化珪素（ＳｉＯ2）では、線膨張係数が大きく異なっている。このため、ヒートサイクル試験で、熱が加わると、線膨張係数が大きい素材と線膨張係数が小さい素材との膨張差が大きくなり、これらの素材の界面で大きな熱応力が生じる。パワー半導体モジュールの電極部では、ポリイミドとエポキシ、ポリイミドとニッケルの線膨張係数が大きく異なっているため、第１、第２保護膜１２２、１２３と封止樹脂１０８との界面、およびめっき膜１２４と第１保護膜１２２との界面に、大きな熱応力が生じる。特に、Ｎｉめっき膜の厚さが１μｍ以上となると顕著である。
この熱応力により、密着性が悪くなっている第１保護膜１２２と第２保護膜１２３との界面、または第１、第２保護膜１２２、１２３と封止樹脂１０８との界面で剥離が生じて、第１保護膜１２２および第２保護膜１２３による絶縁性が破壊されてしまう。
この発明は、上述した従来技術による問題点を解消するため、第１保護膜と第２保護膜との界面、および第１、第２保護膜と封止樹脂との界面での剥離を防ぐことができる半導体装置および半導体装置の製造方法を提供することを目的とする。なお、Ａｌ電極上の金属層がめっき膜である例に説明したが、これに限定されることなく、特に、前記金属膜が１μｍ以上の膜厚を有する場合、本発明によれば、第１保護膜と第２保護膜との界面、および第１、第２保護膜と封止樹脂との界面での剥離を防ぐことができる。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、半導体基板上に半導体素子が設けられる。前記半導体素子のおもて面に、前記半導体素子に電気的に接続された電極層が設けられる。前記電極層上に、選択的に第１保護膜が設けられる。前記電極層上の前記第１保護膜以外の部分に、前記第１保護膜と接して金属膜が設けられる。前記金属膜と前記第１保護膜とが接する部分を覆う第２保護膜が設けられる。前記金属膜に接合され、前記電極層の電位を外部に取り出す外部接続用端子が設けられる。前記第１保護膜、前記第２保護膜および前記外部接続用端子を覆う封止樹脂が設けられる。前記第１保護膜は無機物の第１フィラーが添加されている。前記第１保護膜の線膨張係数α１、前記第２保護膜の線膨張係数α２および前記封止樹脂の線膨張係数α３は、α２＞α１＞α３の関係を満たす。
また、この発明にかかる半導体装置は、上述した発明において、前記第２保護膜は無機物の第２フィラーが添加され、前記第１保護膜に添加された第１フィラーの濃度は、前記第２保護膜に添加された第２フィラーの濃度より大きいことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１保護膜に添加された第１フィラーの平均粒径は、前記第２保護膜に添加された第２フィラーの平均粒径より小さいことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１フィラーおよび前記第２フィラーの平均粒径は、１０ｎｍ以上２５０ｎｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１フィラーおよび前記第２フィラーは、ＳｉＯ2またはＳｉＣであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１保護膜および前記第２保護膜は、ポリイミド膜であることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基板上に半導体素子を形成する第１工程を行う。次に、前記半導体素子のおもて面に、前記半導体素子に電気的に接続された電極層を形成する第２工程を行う。次に、前記電極層上に、無機物の第１フィラーが添加された第１保護膜を選択的に形成する第３工程を行う。次に、前記電極層上の前記第１保護膜以外の部分に、金属膜を形成する第４工程を行う。次に、前記金属膜と前記第１保護膜とが接する部分を覆う第２保護膜を形成する第５工程を行う。次に、前記金属膜に接合され、前記電極層の電位を外部に取り出す外部接続用端子を形成する第６工程を行う。次に、前記第１保護膜、前記第２保護膜および前記外部接続用端子を覆う封止樹脂を形成する第７工程を行う。前記第１保護膜の線膨張係数α１、前記第２保護膜の線膨張係数α２および前記封止樹脂の線膨張係数α３は、α２＞α１＞α３の関係を満たす。
上述した発明によれば、第１保護膜または第２保護膜に第１、第２フィラーが添加されている。これにより、第１、第２保護膜、封止樹脂および金属膜（めっき膜）間での線膨張係数の違いを縮小させ、線膨張係数の違いによる熱応力を低下させることができる。このため、急激な温度変化が生じた場合でも、第１保護膜と第２保護膜との界面、第１、第２保護膜と封止樹脂との界面、金属膜と第１、第２保護膜との界面、および金属膜と封止樹脂との界面での剥離を防ぐことができ、半導体装置の信頼性を向上できる。
また、フィラー添加により、第１、第２保護膜の表面に第１、第２フィラーが表出し、表面積が大きくなり、アンカー効果が増大する。これにより、第１、第２保護膜と封止樹脂との接合面積および第１保護膜と第２保護膜との接合面積が大きくなり、密着性が向上する。
本発明にかかる半導体装置および半導体装置の製造方法によれば、第１保護膜と第２保護膜との界面、および第１、第２保護膜と封止樹脂との界面での剥離を防ぐことができるという効果を奏する。
実施の形態にかかるパワー半導体モジュールの構成を示す断面図である。 実施の形態にかかるパワー半導体モジュールの電極部の構成を示す断面図である。 フィラー添加量とフィラーを添加したポリイミド樹脂の線膨張係数との関係を示す表である。 フィラー添加量とフィラーを添加したエポキシ樹脂の線膨張係数との関係を示す表である。 フィラー添加量と、フィラーを添加したポリイミド樹脂およびフィラーを添加したエポキシ樹脂の線膨張係数との関係を示すグラフである。 実施の形態にかかるパワー半導体モジュールの電極部の製造途中の状態を示す断面図である（その１）。 実施の形態にかかるパワー半導体モジュールの電極部の製造途中の状態を示す断面図である（その２）。 実施の形態にかかるパワー半導体モジュールの電極部の製造途中の状態を示す断面図である（その３）。 従来構造のパワー半導体モジュールの電極部の構成を示す断面図である。 各素材の線膨張係数を示す表である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。図１は、実施の形態にかかるパワー半導体モジュールの構成を示す断面図である。
（実施の形態）
図１に示すように、パワー半導体モジュール５０は、パワー半導体チップ１と、絶縁基板２と、接合材３ａ、３ｂ、３ｃと、電極パターン４と、金属基板５と、リードフレーム配線６と、樹脂ケース７と、封止樹脂８と、金属端子９と、金属ワイヤ１０と、を備える。
パワー半導体チップ１は、ＩＧＢＴあるいはダイオードチップ等の半導体素子である。絶縁性を確保するセラミック基板等の絶縁基板２のおもて面（パワー半導体チップ１側）および裏面（金属基板５側）には、銅（Ｃｕ）板などからなる電極パターン４が設けられている。なお、絶縁基板２の少なくとも片面に電極パターン４が設けられた基板を積層基板１２とする。おもて面の電極パターン４上には、はんだなどの接合材３ｂにてパワー半導体チップ１が接合される。裏面の電極パターン４上には、はんだなどの接合材３ｃにて放熱フィン（不図示）が設けられた金属基板５が接合される。また、パワー半導体チップ１の上面（接合材３ｂと接する面と反対側の面）には、電気接続用の配線としてリードフレーム配線６の一端がはんだなどの接合材３ａにて接合される。リードフレーム配線６の他端は、接合材３ｂにて電極パターン４と接合される。なお、パワー半導体チップ１のおもて面電極と電極パターン４等との接続にリードフレームを用いた例を説明しているが、アルミニウムワイヤなどでもよい。その際、ワイヤボンディングでおもて面電極と接合しても良い。しかし、リードフレームを用いた場合はより効果を有する。なお、リードフレームは、導電性の点から銅または銅を主とする銅合金が用いられる。また、ニッケルまたはニッケルを主とするニッケル合金をリードフレームに被覆してもよい。例えばＮｉＰ（ニッケルリン）めっきなどである。
樹脂ケース７は、パワー半導体チップ１と積層基板１２と金属基板５とが積層された積層組立体に組み合わされる。例えば、樹脂ケース７は、積層組立体とシリコンなどの接着剤を介して接着されている。また、樹脂ケース７内部には、積層基板１２上のパワー半導体チップ１を絶縁保護するため、エポキシなどの硬質樹脂等の封止樹脂８が充填されている。実施の形態では、封止樹脂８としてエポキシなどの硬質樹脂を用いており、蓋を使用していない。また、金属ワイヤ１０がパワー半導体チップ１と金属端子９との間を接続している。金属端子９は樹脂ケース７を貫通して、外部に突き出ている。
図２は、実施の形態にかかるパワー半導体モジュールの電極部の構成を示す断面図である。図２は図１の点線で囲まれた部分の拡大図である。図２に示すように、半導体基板上の半導体素子２０（図１のパワー半導体チップ１に対応）上にエミッタ電極（半導体素子２０がＩＧＢＴである場合）となるＡｌ電極２１（おもて面電極）が設けられている。なお、このおもて面電極はＡｌのほかＡｌ－Ｓｉ合金などのＡｌを主とするＡｌ合金や、金などが用いられる。Ａｌ電極２１上にポリイミド膜で構成された第１保護膜２２が選択的に成膜されている。より具体的には、Ａｌ電極２１の中央部を露出するようにＡｌ電極２１の周囲を囲む第１保護膜層２２が形成される。そして、露出しているＡｌ電極２１の上に金属層として、Ｎｉなどのめっき膜２４がめっき法により形成される。めっき法によれば安価で厚い膜（１から１０μｍ）を金属電極上に選択的に形成できるので多く用いられているので、ここでは前記金属層はめっき膜２４としているが、めっき膜２４に限定されるものではない。また、ＮｉまたはＮｉＰ（ニッケルリン）やＮｉＢ（ニッケルボロン）などのＮｉ合金でもよく、銅やアルミニウムや金でもよい。また、これらの積層膜でもよい。前記金属層は、素子のＡｌ電極２１等のおもて面電極と接続端子との接続のための接合性や強度の観点から設けられ、その合計の膜厚は、１μｍから１０μｍが用いられ、３μｍから５μｍがより好ましく用いられる。例えば、Ｎｉめっき膜の上にさらにＡｕめっき膜を形成してもよい。Ａｕめっき膜を形成することにより、Ｎｉめっき膜を含む電極部を酸化から防止することができ、また、はんだとの濡れ性もよいため好ましい。なお、Ｎｉめっき膜の膜厚は、はんだ等による接続および強度の点から１μｍから１０μｍが好ましく、３μｍから５μｍがより好ましい。また、Ａｕめっき膜の膜厚は、酸化防止と濡れ性、およびコストの点から０．０２μｍから１μｍが好ましく、０．０４μｍから０．１μｍがより好ましい。Ｎｉのめっき膜２４上に、リードフレーム配線６を接合するためのはんだ２５（図１の接合材３ａに対応）が設けられる。また、めっき膜２４の周りにめっき膜２４と第１保護膜２２が接する部分を選択的に覆うようにポリイミド膜で構成された第２保護膜２３が設けられる。
めっき膜２４上に、はんだ２５を介して、Ａｌ電極２１の電位を外部に取り出すリードフレーム配線６が設けられ、パワー半導体モジュールは、封止樹脂８で封止されている。実施の形態では、第１保護膜２２および第２保護膜２３としてポリイミド膜を例に説明するが、化学的、電気的安定性が高く、他材料との反応性が低く、密着性が弱く、耐熱、絶縁性を有する膜であれば、ポリイミド膜以外の膜でも第１保護膜２２および第２保護膜２３に使用可能である。また、Ａｌ電極２１とリードフレーム配線６との接合は、電気的に接続されれば、はんだ以外の接合でも可能である。
実施の形態では、第１保護膜２２または第２保護膜２３に所定の粒径の無機物の第１、第２フィラー２６、２７が添加されている。第１保護膜２２に添加されるフィラーを第１フィラー２６、第２保護膜２３に添加されるフィラーを第２フィラー２７とする。第１保護膜２２は、第２保護膜２３よりも封止樹脂８と接触する面積が大きいため、少なくとも第１保護膜２２に無機物の第１フィラー２６が添加されている。また、第１保護膜２２および第２保護膜２３に無機物の第１、第２フィラー２６、２７が添加されていることがより好ましい。つまり、第２保護膜にも第２フィラー２７が添加されることがより好ましい。無機物の第１、第２フィラー２６、２７は、線膨張係数の小さな絶縁体、例えば、ＳｉＯ2、ＳｉＣなどから構成されていることが好ましい。
ここで、第１、第２フィラー２６、２７は粒状の形状で、第１、第２フィラー２６、２７の平均粒径は５ｎｍ以上２０ｎｍ以下であることが好ましい。この範囲であれば、第１保護膜２２、第２保護膜層２３、封止樹脂８との密着性を向上することができる。第１保護膜層２２の膜厚は、電極の厚さから、１μｍから３０μｍであることが好ましく、第１フィラー２６の平均粒子径は少なくとも第１保護膜層２２の膜厚より小さいことが好ましい。さらに、第１保護膜層２２、第２保護膜層２３はフォトリソグラフィやインクジェット法などで形成されるが、その際の製造上の観点からも平均粒径は５ｎｍ以上２０ｎｍ以下であることが好ましい。フォトリソグラフィを用いる場合、全面に保護膜用の材料を形成し、所定の箇所以外をエッチャント等で除去する。しかし、その際、フィラーの粒子径が上記範囲より大きいと、リフトオフによってエッチャントで除去されず、残ってしまい不具合を生じる。また、インクジェット法を用いる場合も、フィラーの粒子径が上記範囲より大きいと、ノズル内部やノズル周囲付近にフィラーが固着しやすくなり、精度よく形成することができなくなる。また、第１保護膜２２に添加される第１フィラー２６の平均粒径をΦ１、第２保護膜２３に添加される第２フィラー２７の平均粒径をΦ２とすると、Φ１＜Φ２であることが好ましい。第１保護膜２２は絶縁耐圧（絶縁性）を確保し、電極との密着性を高める必要があるため、第１フィラー２６の粒径は小さいことが好ましい。また、第２保護膜２３の第２フィラー２７はアンカー効果による封止樹脂８との密着性を高めるために、第２フィラー２７の粒径は第１フィラー２６の粒径より大きいことが好ましい。そして、Φ１＜Φ２とすると、第１保護膜層２２と第２保護膜層２３の密着性が向上する。
また、第１保護膜２２に添加される第１フィラー２６の濃度をｎ１、第２保護膜２３に添加される第２フィラー２７の濃度をｎ２とすると、第１、第２フィラー２６、２７のアンカー効果により、密着性を向上させるためには、ｎ１＞ｎ２の関係を満たすことが好ましい。
図３は、フィラー添加量とフィラーを添加したポリイミド樹脂の線膨張係数との関係を示す表である。図３は、ポリイミド樹脂に添加するフィラー量を１０ｗｔ％（重量％）～３０ｗｔ％まで変化させた場合の線膨張係数ＣＴＥ（単位、１０-6／Ｋ）の変化を示す。
図４は、フィラー添加量とフィラーを添加したエポキシ樹脂の線膨張係数との関係を示す表である。図４は、エポキシ樹脂に添加するフィラー量を６１ｗｔ％～７３ｗｔ％まで変化させた場合の線膨張係数ＣＴＥ（単位、１０-6／Ｋ）の変化を示す。
図５は、フィラー添加量と、フィラーを添加したポリイミド樹脂およびフィラーを添加したエポキシ樹脂の線膨張係数との関係を示すグラフである。図５では、縦軸は、ポリイミド樹脂またはエポキシ樹脂の線膨張係数ＣＴＥを示し、単位は、１０-6／Ｋである。横軸は、ポリイミド樹脂またはエポキシ樹脂に添加したフィラー量を示し、単位はｗｔ％である。
図３～図５では、フィラーとして、ＳｉＯ2から構成され、形状が球状で、平均粒径が１０ｎｍのフィラーを用いた。また、ポリイミド樹脂として、感光性ポリイミド（あるいは旭化成株式会社ＰＩＭＥＬ（登録商標）（パイメル（登録商標））を用いた。また、エポキシ樹脂として、日立化成株式会社ＣＥＬを用いた。
図３～図５に示すように、ポリイミド樹脂やエポキシ樹脂にＳｉＯ2のフィラーを添加すると線膨張係数が低下する。Ｎｉのめっき膜２４の線膨張係数は、ポリイミド樹脂やエポキシ樹脂の線膨張係数より低いため、フィラーを添加することでポリイミド樹脂やエポキシ樹脂の線膨張係数を、Ｎｉのめっき膜２４の線膨張係数に近くすることができる。これにより、めっき膜２４と第１、第２保護膜２２、２３との界面、およびめっき膜２４と封止樹脂８との界面における線膨張係数の違いにより発生する熱応力を低減させることができる。このため、ヒートサイクル試験等でパワー半導体モジュールに、急激な温度変化が生じた場合でも、めっき膜２４と第１、第２保護膜２２、２３との界面およびめっき膜２４と封止樹脂８との界面での剥離を防ぐことができる。なお、図２では、めっき膜２４と封止樹脂８とは接してはいないが、リードフレーム配線６が接続されていないところでは、めっき膜２４と封止樹脂８とは接している。
また、図５に示すように、添加するＳｉＯ2のフィラー量を調整することで、エポキシ樹脂の線膨張係数を、ポリイミド樹脂の線膨張係数と同程度にすることができる。例えば、図３および図４に示すように、ポリイミド樹脂に１０ｗｔ％のフィラーを添加し、エポキシ樹脂に７５．１ｗｔ％のフィラーを添加することで、線膨張係数を同程度（α＝１８．５）にすることができる。
これにより、封止樹脂８と第１、第２保護膜２２、２３との界面における線膨張係数の違いにより発生する熱応力を低減させることができる。このため、ヒートサイクル試験等でパワー半導体モジュールに、急激な温度変化が生じた場合でも、封止樹脂８と第１、第２保護膜２２、２３との界面での剥離を防ぐことができる。
さらに、第１、第２保護膜２２、２３に無機物の第１、第２フィラー２６、２７を添加することにより、第１、第２保護膜２２、２３の表面に第１、第２フィラー２６、２７が表出し、表面積が大きくなり、アンカー効果が増大する。これにより、第１、第２保護膜２２、２３と封止樹脂８との接合面積および第１保護膜２２と第２保護膜２３との接合面積が大きくなり、密着性が向上する。
また、無機物の第１、第２フィラー２６、２７は、エポキシ樹脂などの硬質樹脂から構成される封止樹脂８との密着性がよいため、第１、第２フィラー２６、２７が添加された第１、第２保護膜２２、２３と封止樹脂８との密着性が向上する。
このように、無機物の第１、第２フィラー２６、２７が密着性を向上させるため、無機物の第１、第２フィラー２６、２７により、第１保護膜２２と第２保護膜２３との界面、および封止樹脂８と第１、第２保護膜２２、２３との界面で、第１保護膜２２と第２保護膜２３との剥離を防ぐことができる。
また、線膨張係数の違いによる熱応力を低減させるため、第１保護膜２２の線膨張係数α１、第２保護膜２３の線膨張係数α２、封止樹脂８の線膨張係数α３は、α２＞α１＞α３の関係を満たすことが好ましい。このため、第１、第２フィラー２６、２７の密着性を向上させるためには、第１フィラー２６の濃度ｎ１と第２フィラー２７の濃度ｎ２は、ｎ１＞ｎ２の関係を満たすことが好ましい。また、｜α２－α３｜はα３の２０％以下とすることが望ましい。なお、｜α２－α３｜は、α２とα３の差の絶対値である。さらに、｜α２－α１｜、｜α１－α３｜はα１の２０％以下、より好ましくはα１の１０％以下が好ましい。つまり、２種類の層が接するときは、それぞれの線膨張係数の差が一方の線膨張係数の２０％以下、より好ましくは１０％以下とすることで熱応力による剥がれを防止することができる。また、リードフレームを用いる場合は、リードフレームの線膨張係数αＬＦと、封止樹脂の線膨張係数α３についても、｜αＬＦ－α３｜はα３の２０％以下、より好ましくはα１の１０％以下が好ましい。
（実施の形態にかかる半導体装置の製造方法）
次に、実施の形態にかかる半導体装置の製造方法について、説明する。図６～図８は、実施の形態にかかるパワー半導体モジュールの電極部の製造途中の状態を示す断面図である。まず、従来技術による半導体装置の製造方法と同様に、半導体基板上に半導体素子２０を形成する。例えば、半導体装置がＩＧＢＴである場合、半導体基板上にエピタキシャル成長によりドリフト層、ベース層を形成し、イオン中でイオンを注入することにより、おもて面にエミッタ領域を形成し、裏面にコレクタ領域を形成する。次に、おもて面に熱酸化等でゲート絶縁膜を選択的に形成する。
次に、例えばスパッタ法により、半導体素子のエミッタ領域に電気的に接続されたＡｌ電極２１を形成する。次に、例えば、フォトリソグラフィ技術により、Ａｌ電極２１上に選択的に第１保護膜２２を形成する。この際、ＳｉＯ2、ＳｉＣなどの無機物フィラーが添加された樹脂により、第１保護膜２２を形成することで、第１フィラー２６が添加された第１保護膜２２を形成する。第１保護膜２２は、化学的、電気的に安定して、耐熱性および絶縁性に優れた材料から形成する。例えば、第１保護膜２２は、例えば、イミド結合を含む高分子樹脂であるポリイミド膜を用いて形成する。ここまでの状態が、図６に記載される。
次に、第１保護膜２２をマスクとして用いて、Ａｌ電極２１上の、第１保護膜２２が設けられていない部分に、選択的にめっき膜２４を形成する。めっき膜２４は、例えば、Ｎｉで形成する。
次に、例えば、インクジェット法でめっき膜２４と第１保護膜２２とが隣接する部分を覆うように第２保護膜２３を選択的に形成する。第２保護膜２３は、第１保護膜２２と同じ材料の膜を用いて形成する。この場合も、ＳｉＯ2、ＳｉＣなどの無機物フィラーが添加された樹脂により、第２保護膜２３を形成することで、第２フィラー２７が添加された第２保護膜２３を形成する。ここまでの状態が、図７に記載される。
次に、第１保護膜２２および第２保護膜２３をはんだ付け時のマスクとして用いて、めっき膜２４にはんだ２５を形成する。ここまでの状態が、図８に記載される。このようにして、パワー半導体チップ１が形成される。
図１のパワー半導体モジュールの製造方法は、従来技術によるパワー半導体モジュールと同様である。パワー半導体モジュールの製造方法では、まず、積層基板１２にパワー半導体チップ１を実装し、パワー半導体チップ１と、絶縁基板２上に設けられた電極パターン４とを、はんだ２５（接合材３ｂ）を介して、リードフレーム配線６で電気的に接続する。次に、これらを金属基板５に接合して、パワー半導体チップ１、積層基板１２および金属基板５からなる積層組立体を組み立てる。この積層組立体に樹脂ケース７をシリコンなどの接着剤で接着する。
次に、金属ワイヤ１０でパワー半導体チップ１と金属端子９との間を接続し、樹脂ケース７内にエポキシなどの硬質樹脂等の封止樹脂８を充填する。これにより、図１に示す実施の形態にかかるパワー半導体モジュールが完成する。なお、封止樹脂８がエポキシ樹脂等の硬質樹脂でない場合、封止樹脂８が外に漏れないようにするため、蓋を取り付けるようにする。
以上、説明したように、実施の形態の半導体装置および半導体装置の製造方法によれば、第１保護膜または第２保護膜にフィラーが添加されている。これにより、第１、第２保護膜、封止樹脂およびめっき膜間での線膨張係数の違いを縮小させ、線膨張係数の違いによる熱応力を低下させることができる。このため、急激な温度変化が生じた場合でも、第１保護膜と第２保護膜との界面、第１、第２保護膜と封止樹脂との界面、めっき膜と第１、第２保護膜との界面、およびめっき膜と封止樹脂との界面での剥離を防ぐことができ、半導体装置の信頼性を向上できる。
また、フィラー添加により、第１、第２保護膜の表面に第１、第２フィラーが表出し、表面積が大きくなり、アンカー効果が増大する。これにより、第１、第２保護膜と封止樹脂との接合面積および第１保護膜と第２保護膜との接合面積が大きくなり、密着性が向上する。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、半導体として、シリコンの他、炭化珪素、窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１ パワー半導体チップ
２ 絶縁基板
３ａ、３ｂ、３ｃ 接合材
４ 電極パターン
５ 金属基板
６、１０６ リードフレーム配線（外部接続用端子）
７ 樹脂ケース
８、１０８ 封止樹脂
９ 金属端子
１０ 金属ワイヤ
１２ 積層基板
２０、１２０ 半導体基板上の半導体素子
２１、１２１ Ａｌ電極
２２、１２２ 第１保護膜
２３、１２３ 第２保護膜
２４、１２４ めっき膜
２５、１２５ はんだ
２６ 第１フィラー
２７ 第２フィラー
５０ パワー半導体モジュール

Claims (7)

  1. 半導体基板上に設けられた半導体素子と、
    前記半導体素子のおもて面に設けられた、前記半導体素子に電気的に接続された電極層と、
    前記電極層上に、選択的に設けられた第１保護膜と、
    前記電極層上の前記第１保護膜以外の部分に、前記第１保護膜と接して設けられた金属膜と、
    前記金属膜と前記第１保護膜とが接する部分を覆う第２保護膜と、
    前記金属膜に接合され、前記電極層の電位を外部に取り出す外部接続用端子と、
    前記第１保護膜、前記第２保護膜および前記外部接続用端子を覆う封止樹脂と、
    を備え、前記第１保護膜は無機物の第１フィラーが添加され、
    前記第１保護膜の線膨張係数α１、前記第２保護膜の線膨張係数α２および前記封止樹脂の線膨張係数α３は、α２＞α１＞α３の関係を満たすことを特徴とする半導体装置。
  2. 前記第２保護膜は無機物の第２フィラーが添加され、
    前記第１保護膜に添加された第１フィラーの濃度は、前記第２保護膜に添加された第２フィラーの濃度より大きいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１保護膜に添加された第１フィラーの平均粒径は、前記第２保護膜に添加された第２フィラーの平均粒径より小さいことを特徴とする請求項２に記載の半導体装置。
  4. 前記第１フィラーおよび前記第２フィラーの平均粒径は、１０ｎｍ以上２５０ｎｍ以下であることを特徴とする請求項２または３に記載の半導体装置。
  5. 前記第１フィラーおよび前記第２フィラーは、ＳｉＯ2またはＳｉＣであることを特徴とする請求項２～４のいずれか一つに記載の半導体装置。
  6. 前記第１保護膜および前記第２保護膜は、ポリイミド膜であることを特徴とする請求項１～５のいずれか一つに記載の半導体装置。
  7. 半導体基板上に半導体素子を形成する第１工程と、
    前記半導体素子のおもて面に、前記半導体素子に電気的に接続された電極層を形成する第２工程と、
    前記電極層上に、無機物の第１フィラーが添加された第１保護膜を選択的に形成する第３工程と、
    前記電極層上の前記第１保護膜以外の部分に、金属膜を形成する第４工程と、
    前記金属膜と前記第１保護膜とが接する部分を覆う第２保護膜を形成する第５工程と、
    前記金属膜に接合され、前記電極層の電位を外部に取り出す外部接続用端子を形成する第６工程と、
    前記第１保護膜、前記第２保護膜および前記外部接続用端子を覆う封止樹脂を形成する第７工程と、
    を含み、
    前記第１保護膜の線膨張係数α１、前記第２保護膜の線膨張係数α２および前記封止樹脂の線膨張係数α３は、α２＞α１＞α３の関係を満たすことを特徴とする半導体装置の製造方法。
JP2020014222A 2020-01-30 2020-01-30 半導体装置および半導体装置の製造方法 Active JP7452040B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2020014222A JP7452040B2 (ja) 2020-01-30 2020-01-30 半導体装置および半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020014222A JP7452040B2 (ja) 2020-01-30 2020-01-30 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2021121000A JP2021121000A (ja) 2021-08-19
JP7452040B2 true JP7452040B2 (ja) 2024-03-19

Family

ID=77270027

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020014222A Active JP7452040B2 (ja) 2020-01-30 2020-01-30 半導体装置および半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP7452040B2 (ja)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000022052A (ja) 1998-06-30 2000-01-21 Casio Comput Co Ltd 半導体装置及びその製造方法
US20090296364A1 (en) 2008-05-28 2009-12-03 Shinko Electric Industries Co., Ltd. Wiring substrate and semiconductor package
JP2011192774A (ja) 2010-03-15 2011-09-29 Fuji Electric Co Ltd 半導体素子及び半導体素子の製造方法
JP2015023183A (ja) 2013-07-19 2015-02-02 三菱電機株式会社 パワーモジュール
JP2018012748A (ja) 2016-07-19 2018-01-25 日立化成株式会社 半導体再配線層形成用樹脂フィルム、半導体再配線層形成用複合フィルム、それらを用いた半導体装置及び半導体装置の製造方法
JP2018067592A (ja) 2016-10-18 2018-04-26 富士電機株式会社 半導体装置およびモジュール型半導体装置
US20180197729A1 (en) 2017-01-06 2018-07-12 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP2018113428A (ja) 2017-01-06 2018-07-19 富士電機株式会社 半導体装置および半導体装置の製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000022052A (ja) 1998-06-30 2000-01-21 Casio Comput Co Ltd 半導体装置及びその製造方法
US20090296364A1 (en) 2008-05-28 2009-12-03 Shinko Electric Industries Co., Ltd. Wiring substrate and semiconductor package
JP2009289849A (ja) 2008-05-28 2009-12-10 Shinko Electric Ind Co Ltd 配線基板及び半導体パッケージ
JP2011192774A (ja) 2010-03-15 2011-09-29 Fuji Electric Co Ltd 半導体素子及び半導体素子の製造方法
JP2015023183A (ja) 2013-07-19 2015-02-02 三菱電機株式会社 パワーモジュール
JP2018012748A (ja) 2016-07-19 2018-01-25 日立化成株式会社 半導体再配線層形成用樹脂フィルム、半導体再配線層形成用複合フィルム、それらを用いた半導体装置及び半導体装置の製造方法
JP2018067592A (ja) 2016-10-18 2018-04-26 富士電機株式会社 半導体装置およびモジュール型半導体装置
US20180197729A1 (en) 2017-01-06 2018-07-12 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP2018113428A (ja) 2017-01-06 2018-07-19 富士電機株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JP2021121000A (ja) 2021-08-19

Similar Documents

Publication Publication Date Title
US8890310B2 (en) Power module package having excellent heat sink emission capability and method for manufacturing the same
US7468318B2 (en) Method for manufacturing mold type semiconductor device
JP2007184315A (ja) 樹脂封止型パワー半導体モジュール
KR20080064771A (ko) 열방출 능력이 개선된 전력용 모듈 패키지 및 그 제조 방법
JP2012204366A (ja) 半導体装置
CN102593081A (zh) 包括散热器的半导体器件
JP6057926B2 (ja) 半導体装置
JP6057927B2 (ja) 半導体装置
JP6440794B1 (ja) 半導体装置
US20220051960A1 (en) Power Semiconductor Module Arrangement and Method for Producing the Same
JP4171355B2 (ja) モールド型パワーデバイス
JP7452040B2 (ja) 半導体装置および半導体装置の製造方法
JP7419781B2 (ja) 半導体モジュール
WO2019207996A1 (ja) 半導体装置およびその製造方法
JP4861200B2 (ja) パワーモジュール
JP2006080153A (ja) 半導体装置
JP7447530B2 (ja) 半導体装置および半導体装置の製造方法
TWI823697B (zh) 多面導熱功率元件
KR102371636B1 (ko) 양면 기판 반도체 제조 방법
US20230096381A1 (en) Semiconductor device and method for manufacturing semiconductor device
US20230014380A1 (en) Semiconductor Power Module with Two Different Potting Materials and a Method for Fabricating the Same
JPS5835956A (ja) 混成集積回路装置
TW202407920A (zh) 多面導熱功率元件
JP2022149606A (ja) 半導体素子接合部及び半導体装置
CN117577596A (zh) 一种功率半导体模块

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230926

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231110

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240219

R150 Certificate of patent or registration of utility model

Ref document number: 7452040

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150