JP2000022052A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 ＣＳＰ(Chip Size Package)と呼ばれる半導
体装置を配線基板上にフェイスダウンボンディング方式
と呼ばれる実装技術により実装したものにおいて、半導
体装置のシリコン基板と封止膜との熱膨張係数差に起因
する応力を小さくする。 【解決手段】 封止膜２８は、シリコン基板２２側から
順に、エポキシ樹脂２９ａ中にシリカ粒子２９ａが多く
混入されてなる下側封止膜２９と、エポキシ樹脂３０ａ
中にシリカ粒子３０ａが少し混入されてなる中間封止膜
３０と、エポキシ樹脂のみからなる上側封止膜３１との
３層構造となっている。この場合、下側封止膜２９の熱
膨張係数はシリコン基板２２の熱膨張係数に近い値とさ
れている。中間封止膜３０の熱膨張係数は、下側封止膜
２９の熱膨張係数と上側封止膜３１の熱膨張係数との中
間の値とされている。
体装置を配線基板上にフェイスダウンボンディング方式
と呼ばれる実装技術により実装したものにおいて、半導
体装置のシリコン基板と封止膜との熱膨張係数差に起因
する応力を小さくする。 【解決手段】 封止膜２８は、シリコン基板２２側から
順に、エポキシ樹脂２９ａ中にシリカ粒子２９ａが多く
混入されてなる下側封止膜２９と、エポキシ樹脂３０ａ
中にシリカ粒子３０ａが少し混入されてなる中間封止膜
３０と、エポキシ樹脂のみからなる上側封止膜３１との
３層構造となっている。この場合、下側封止膜２９の熱
膨張係数はシリコン基板２２の熱膨張係数に近い値とさ
れている。中間封止膜３０の熱膨張係数は、下側封止膜
２９の熱膨張係数と上側封止膜３１の熱膨張係数との中
間の値とされている。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置及びそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】例えば、ＣＳＰ(Chip Size Package)と
呼ばれる半導体装置を配線基板上にフェイスダウンボン
ディング方式と呼ばれる実装技術により実装することが
ある。図８は従来のこのような半導体装置の実装構造の
一例の断面図を示したものである。半導体装置１は平面
方形状のシリコン基板２を備えている。シリコン基板２
の下面の外周部には複数の接続パッド３が形成されてい
る。接続パッド３の中央部を除くシリコン基板２の下面
全体には絶縁膜４が形成され、接続パッド３の中央部が
絶縁膜４に形成された開口部５を介して露出されてい
る。この露出された接続パッド３の下面から絶縁膜４の
下面にかけて配線（下地金属層）６が形成されている。
この場合、配線６は、接続パッド３下に形成された接続
部６ａと、絶縁膜４の下面の所定の箇所に形成された接
続パッド部６ｂと、その間に形成された引き回し線６ｃ
とからなっている。接続パッド部６ｂの下面には銅や金
等からなる柱状電極７が形成されている。柱状電極７を
除く絶縁膜４の下面にはエポキシ樹脂からなる封止膜８
が形成されている。柱状電極７の下面には半田バンプ９
が形成されている。そして、半導体装置１の半田バンプ
９がガラスエポキシ等からなる配線基板１０の上面に形
成された接続パッド１１にフェイスダウンボンディング
されていることにより、半導体装置１は配線基板１０上
に実装されている。なお、一例として、封止膜８の絶縁
膜４下における厚さは５０〜１００μｍ程度であり、半
田バンプ９のボンディング後における高さは８０μｍ程
度である。
呼ばれる半導体装置を配線基板上にフェイスダウンボン
ディング方式と呼ばれる実装技術により実装することが
ある。図８は従来のこのような半導体装置の実装構造の
一例の断面図を示したものである。半導体装置１は平面
方形状のシリコン基板２を備えている。シリコン基板２
の下面の外周部には複数の接続パッド３が形成されてい
る。接続パッド３の中央部を除くシリコン基板２の下面
全体には絶縁膜４が形成され、接続パッド３の中央部が
絶縁膜４に形成された開口部５を介して露出されてい
る。この露出された接続パッド３の下面から絶縁膜４の
下面にかけて配線（下地金属層）６が形成されている。
この場合、配線６は、接続パッド３下に形成された接続
部６ａと、絶縁膜４の下面の所定の箇所に形成された接
続パッド部６ｂと、その間に形成された引き回し線６ｃ
とからなっている。接続パッド部６ｂの下面には銅や金
等からなる柱状電極７が形成されている。柱状電極７を
除く絶縁膜４の下面にはエポキシ樹脂からなる封止膜８
が形成されている。柱状電極７の下面には半田バンプ９
が形成されている。そして、半導体装置１の半田バンプ
９がガラスエポキシ等からなる配線基板１０の上面に形
成された接続パッド１１にフェイスダウンボンディング
されていることにより、半導体装置１は配線基板１０上
に実装されている。なお、一例として、封止膜８の絶縁
膜４下における厚さは５０〜１００μｍ程度であり、半
田バンプ９のボンディング後における高さは８０μｍ程
度である。
【０００３】
【発明が解決しようとする課題】ところで、シリコン基
板２を構成するシリコンの熱膨張係数は２〜３ｐｐｍ／
℃程度であり、封止膜８を構成する封止樹脂の熱膨張係
数は１０〜１５ｐｐｍ／℃程度であり、配線基板１０を
構成する例えばガラスエポキシの熱膨張係数は１５ｐｐ
ｍ／℃程度である。このように、封止膜８の熱膨張係数
は、配線基板１０の熱膨張係数に近い値であり、シリコ
ン基板２の熱膨張係数との差が比較的大きい。この結
果、温度変化により、シリコン基板２と封止膜８との間
にその熱膨張係数差に起因する比較的大きな応力が生じ
たとき、柱状電極７と半田バンプ９との接合部分あるい
は半田バンプ９と接続パッド１１との接合部分にクラッ
クが発生し、接合不良が生じることがあるという問題が
あった。この発明の課題は、シリコン基板（半導体基
板）と封止膜との熱膨張係数差等の特性差に起因する応
力を小さくすることである。
板２を構成するシリコンの熱膨張係数は２〜３ｐｐｍ／
℃程度であり、封止膜８を構成する封止樹脂の熱膨張係
数は１０〜１５ｐｐｍ／℃程度であり、配線基板１０を
構成する例えばガラスエポキシの熱膨張係数は１５ｐｐ
ｍ／℃程度である。このように、封止膜８の熱膨張係数
は、配線基板１０の熱膨張係数に近い値であり、シリコ
ン基板２の熱膨張係数との差が比較的大きい。この結
果、温度変化により、シリコン基板２と封止膜８との間
にその熱膨張係数差に起因する比較的大きな応力が生じ
たとき、柱状電極７と半田バンプ９との接合部分あるい
は半田バンプ９と接続パッド１１との接合部分にクラッ
クが発生し、接合不良が生じることがあるという問題が
あった。この発明の課題は、シリコン基板（半導体基
板）と封止膜との熱膨張係数差等の特性差に起因する応
力を小さくすることである。
【０００４】
【課題を解決するための手段】請求項１記載の発明に係
る半導体装置は、半導体基板上に形成された絶縁膜に形
成された開口部を介して接続パッドが露出され、前記接
続パッド上から前記絶縁膜上にかけて接続パッド部を有
する配線が形成され、前記配線の接続パッド部上に電極
が形成され、前記電極を除く前記絶縁膜上に封止膜が形
成された半導体装置において、前記封止膜の特性をその
厚さ方向で異ならせ、該封止膜の前記絶縁膜側の特性を
前記半導体基板の特性に近づけたものである。請求項２
記載の発明に係る半導体装置は、請求項１記載の発明に
おいて、前記特性が熱膨張係数であることを特徴とする
ものである。請求項７記載の発明に係る半導体装置の製
造方法は、半導体基板上に形成された絶縁膜に形成され
た開口部を介して接続パッドが露出され、前記接続パッ
ド上から前記絶縁膜上にかけて接続パッド部を有する配
線が形成され、前記配線の接続パッド部上に電極が形成
され、前記電極を除く前記絶縁膜上に封止膜が形成され
た半導体装置の製造に際し、前記電極を除く前記絶縁膜
上に、少なくとも、樹脂中に熱膨張係数低下用粒子が混
入されたものからなり、熱膨張係数を前記半導体基板の
熱膨張係数に近い値とされた下側封止膜と、樹脂中に熱
膨張係数低下用粒子が混入されたものからなり、熱膨張
係数を樹脂の熱膨張係数よりも小さく且つ前記下側封止
膜の熱膨張係数よりも大きい値とされた中間封止膜と、
樹脂のみからなる上側封止膜とを形成して、これらの封
止膜により前記封止膜を形成するようにしたものであ
る。請求項８記載の発明に係る半導体装置の製造方法
は、半導体基板上に形成された絶縁膜に形成された開口
部を介して接続パッドが露出され、前記接続パッド上か
ら前記絶縁膜上にかけて接続パッド部を有する配線が形
成され、前記配線の接続パッド部上に電極が形成され、
前記電極を除く前記絶縁膜上に封止膜が形成された半導
体装置の製造に際し、前記電極を除く前記絶縁膜上に、
径の異なる複数種類の熱膨張係数低下用粒子が混入され
た単一の樹脂膜を形成し、次いでこの熱膨張係数低下用
粒子の混入された樹脂膜の熱膨張係数を表面側から前記
絶縁膜側に向かうに従って漸次小さくなるようにし、こ
れにより前記封止膜を形成するようにしたものである。
請求項９記載の発明に係る半導体装置の製造方法は、半
導体基板上に形成された絶縁膜に形成された開口部を介
して接続パッドが露出され、前記接続パッド上から前記
絶縁膜上にかけて接続パッド部を有する配線が形成さ
れ、前記配線の接続パッド部上に電極が形成され、前記
電極を除く前記絶縁膜上に封止膜が形成された半導体装
置の製造に際し、前記電極を除く前記絶縁膜上に、径の
異なる複数種類の熱膨張係数低下用粒子が混入された単
一の樹脂膜を形成し、次いでこの樹脂膜中における前記
熱膨張係数低下用粒子の体積比を表面側から前記絶縁膜
側に向かうに従って漸次大きくなるようにし、これによ
り前記封止膜を形成するようにしたものである。この発
明によれば、封止膜の熱膨張係数等の特性をその厚さ方
向で異ならせ、封止膜の絶縁膜側の熱膨張係数等の特性
を半導体基板の熱膨張係数等の特性に近づけているの
で、半導体基板と封止膜との熱膨張係数差等の特性差に
起因する応力を小さくすることができる。
る半導体装置は、半導体基板上に形成された絶縁膜に形
成された開口部を介して接続パッドが露出され、前記接
続パッド上から前記絶縁膜上にかけて接続パッド部を有
する配線が形成され、前記配線の接続パッド部上に電極
が形成され、前記電極を除く前記絶縁膜上に封止膜が形
成された半導体装置において、前記封止膜の特性をその
厚さ方向で異ならせ、該封止膜の前記絶縁膜側の特性を
前記半導体基板の特性に近づけたものである。請求項２
記載の発明に係る半導体装置は、請求項１記載の発明に
おいて、前記特性が熱膨張係数であることを特徴とする
ものである。請求項７記載の発明に係る半導体装置の製
造方法は、半導体基板上に形成された絶縁膜に形成され
た開口部を介して接続パッドが露出され、前記接続パッ
ド上から前記絶縁膜上にかけて接続パッド部を有する配
線が形成され、前記配線の接続パッド部上に電極が形成
され、前記電極を除く前記絶縁膜上に封止膜が形成され
た半導体装置の製造に際し、前記電極を除く前記絶縁膜
上に、少なくとも、樹脂中に熱膨張係数低下用粒子が混
入されたものからなり、熱膨張係数を前記半導体基板の
熱膨張係数に近い値とされた下側封止膜と、樹脂中に熱
膨張係数低下用粒子が混入されたものからなり、熱膨張
係数を樹脂の熱膨張係数よりも小さく且つ前記下側封止
膜の熱膨張係数よりも大きい値とされた中間封止膜と、
樹脂のみからなる上側封止膜とを形成して、これらの封
止膜により前記封止膜を形成するようにしたものであ
る。請求項８記載の発明に係る半導体装置の製造方法
は、半導体基板上に形成された絶縁膜に形成された開口
部を介して接続パッドが露出され、前記接続パッド上か
ら前記絶縁膜上にかけて接続パッド部を有する配線が形
成され、前記配線の接続パッド部上に電極が形成され、
前記電極を除く前記絶縁膜上に封止膜が形成された半導
体装置の製造に際し、前記電極を除く前記絶縁膜上に、
径の異なる複数種類の熱膨張係数低下用粒子が混入され
た単一の樹脂膜を形成し、次いでこの熱膨張係数低下用
粒子の混入された樹脂膜の熱膨張係数を表面側から前記
絶縁膜側に向かうに従って漸次小さくなるようにし、こ
れにより前記封止膜を形成するようにしたものである。
請求項９記載の発明に係る半導体装置の製造方法は、半
導体基板上に形成された絶縁膜に形成された開口部を介
して接続パッドが露出され、前記接続パッド上から前記
絶縁膜上にかけて接続パッド部を有する配線が形成さ
れ、前記配線の接続パッド部上に電極が形成され、前記
電極を除く前記絶縁膜上に封止膜が形成された半導体装
置の製造に際し、前記電極を除く前記絶縁膜上に、径の
異なる複数種類の熱膨張係数低下用粒子が混入された単
一の樹脂膜を形成し、次いでこの樹脂膜中における前記
熱膨張係数低下用粒子の体積比を表面側から前記絶縁膜
側に向かうに従って漸次大きくなるようにし、これによ
り前記封止膜を形成するようにしたものである。この発
明によれば、封止膜の熱膨張係数等の特性をその厚さ方
向で異ならせ、封止膜の絶縁膜側の熱膨張係数等の特性
を半導体基板の熱膨張係数等の特性に近づけているの
で、半導体基板と封止膜との熱膨張係数差等の特性差に
起因する応力を小さくすることができる。
【０００５】
【発明の実施の形態】図１はこの発明の第１実施形態に
おける半導体装置の実装構造の断面図を示したものであ
る。半導体装置２１は平面方形状のシリコン基板２２を
備えている。シリコン基板２２の下面の外周部には複数
の接続パッド２３が形成されている。接続パッド２３の
中央部を除くシリコン基板２２の下面全体には絶縁膜２
４が形成され、接続パッド２３の中央部が絶縁膜２４に
形成された開口部２５を介して露出されている。この露
出された接続パッド２３の下面から絶縁膜２４の下面に
かけて配線（下地金属層）２６が形成されている。この
場合、配線２６は、接続パッド２３下に形成された接続
部２６ａと、絶縁膜２４の下面の所定の箇所に形成され
た接続パッド部２６ｂと、その間に形成された引き回し
線２６ｃとからなっている。接続パッド部２６ｂの下面
には銅や金等からなる柱状電極２７が形成されている。
おける半導体装置の実装構造の断面図を示したものであ
る。半導体装置２１は平面方形状のシリコン基板２２を
備えている。シリコン基板２２の下面の外周部には複数
の接続パッド２３が形成されている。接続パッド２３の
中央部を除くシリコン基板２２の下面全体には絶縁膜２
４が形成され、接続パッド２３の中央部が絶縁膜２４に
形成された開口部２５を介して露出されている。この露
出された接続パッド２３の下面から絶縁膜２４の下面に
かけて配線（下地金属層）２６が形成されている。この
場合、配線２６は、接続パッド２３下に形成された接続
部２６ａと、絶縁膜２４の下面の所定の箇所に形成され
た接続パッド部２６ｂと、その間に形成された引き回し
線２６ｃとからなっている。接続パッド部２６ｂの下面
には銅や金等からなる柱状電極２７が形成されている。
【０００６】柱状電極２７を除く絶縁膜２４の下面には
封止膜２８が形成されている。封止膜２８は、絶縁膜２
４側から順に、エポキシ樹脂２９ａ中にシリカ粒子２９
ｂを混入してなる下側封止膜２９、エポキシ樹脂３０ａ
中にシリカ粒子３０ｂを混入してなる中間封止膜３０、
エポキシ樹脂のみからなる上側封止膜３１の３層構造と
なっている。この場合、シリカ粒子２９ｂ、３０ｂは熱
膨張係数を低下させるためのものであり、その径は同じ
であるが、シリカ粒子２９ｂのエポキシ樹脂２９ａ中へ
の混入率がシリカ粒子３０ｂのエポキシ樹脂３０ａ中へ
の混入率よりも大きくなっている。これにより、下側封
止膜２９の熱膨張係数はシリコン基板２２の熱膨張係数
に近い値となっている。また、中間封止膜３０の熱膨張
係数は、エポキシ樹脂の熱膨張係数よりも小さく且つ下
側封止膜２９の熱膨張係数よりも大きい値となってい
る。この場合、封止膜２８が３層構造であるので、中間
封止膜３０の熱膨張係数は、下側封止膜２９の熱膨張係
数と上側封止膜３１の熱膨張係数との中間の値となって
いる。さらに、上側封止膜３１の熱膨張係数は、エポキ
シ樹脂のみからなるので、後述する配線基板３３を構成
する例えばガラスエポキシの熱膨張係数に近い値となっ
ている。
封止膜２８が形成されている。封止膜２８は、絶縁膜２
４側から順に、エポキシ樹脂２９ａ中にシリカ粒子２９
ｂを混入してなる下側封止膜２９、エポキシ樹脂３０ａ
中にシリカ粒子３０ｂを混入してなる中間封止膜３０、
エポキシ樹脂のみからなる上側封止膜３１の３層構造と
なっている。この場合、シリカ粒子２９ｂ、３０ｂは熱
膨張係数を低下させるためのものであり、その径は同じ
であるが、シリカ粒子２９ｂのエポキシ樹脂２９ａ中へ
の混入率がシリカ粒子３０ｂのエポキシ樹脂３０ａ中へ
の混入率よりも大きくなっている。これにより、下側封
止膜２９の熱膨張係数はシリコン基板２２の熱膨張係数
に近い値となっている。また、中間封止膜３０の熱膨張
係数は、エポキシ樹脂の熱膨張係数よりも小さく且つ下
側封止膜２９の熱膨張係数よりも大きい値となってい
る。この場合、封止膜２８が３層構造であるので、中間
封止膜３０の熱膨張係数は、下側封止膜２９の熱膨張係
数と上側封止膜３１の熱膨張係数との中間の値となって
いる。さらに、上側封止膜３１の熱膨張係数は、エポキ
シ樹脂のみからなるので、後述する配線基板３３を構成
する例えばガラスエポキシの熱膨張係数に近い値となっ
ている。
【０００７】柱状電極２７の下面には半田バンプ３２が
形成されている。そして、半導体装置２１の半田バンプ
３２がガラスエポキシ等からなる配線基板３３の上面に
形成された接続パッド３４にフェイスダウンボンディン
グされていることにより、半導体装置２１は配線基板３
３上に実装されている。そして、この場合も、一例とし
て、封止膜２８の絶縁膜２４下における厚さは５０〜１
００μｍ程度であり、半田バンプ３２のボンディング後
における高さは８０μｍ程度である。
形成されている。そして、半導体装置２１の半田バンプ
３２がガラスエポキシ等からなる配線基板３３の上面に
形成された接続パッド３４にフェイスダウンボンディン
グされていることにより、半導体装置２１は配線基板３
３上に実装されている。そして、この場合も、一例とし
て、封止膜２８の絶縁膜２４下における厚さは５０〜１
００μｍ程度であり、半田バンプ３２のボンディング後
における高さは８０μｍ程度である。
【０００８】このように、この半導体装置の実装構造で
は、封止膜２８を、熱膨張係数をシリコン基板２２の熱
膨張係数に近い値とされた下側封止膜２９と、熱膨張係
数を下側封止膜２９の熱膨張係数と上側封止膜３１の熱
膨張係数との中間の値とされた中間封止膜３０と、熱膨
張係数を配線基板３３の熱膨張係数に近い値とされた上
側封止膜３１との３層構造としている。この結果、温度
変化により、シリコン基板２２と封止膜２８との間にそ
の熱膨張係数差に起因する応力が生じても、封止膜２８
のうちシリコン基板２２側の下側封止膜２９とシリコン
基板２２との熱膨張係数差に起因する応力を小さくする
ことができ、ひいては柱状電極２７と半田バンプ３２と
の接合部分あるいは半田バンプ３２と接続パッド３４と
の接合部分にクラックが発生することがなく、接合の信
頼性を高めることができる。
は、封止膜２８を、熱膨張係数をシリコン基板２２の熱
膨張係数に近い値とされた下側封止膜２９と、熱膨張係
数を下側封止膜２９の熱膨張係数と上側封止膜３１の熱
膨張係数との中間の値とされた中間封止膜３０と、熱膨
張係数を配線基板３３の熱膨張係数に近い値とされた上
側封止膜３１との３層構造としている。この結果、温度
変化により、シリコン基板２２と封止膜２８との間にそ
の熱膨張係数差に起因する応力が生じても、封止膜２８
のうちシリコン基板２２側の下側封止膜２９とシリコン
基板２２との熱膨張係数差に起因する応力を小さくする
ことができ、ひいては柱状電極２７と半田バンプ３２と
の接合部分あるいは半田バンプ３２と接続パッド３４と
の接合部分にクラックが発生することがなく、接合の信
頼性を高めることができる。
【０００９】次に、図１に示す半導体装置２１の製造方
法の一例について、図２〜図６を順に参照して説明す
る。まず、図２に示すように、ウエハ状態のシリコン基
板２２の上面に接続パッド２３が形成され、その上面の
接続パッド２３の中央部を除く部分に絶縁膜２４が形成
され、絶縁膜２４に形成された開口部２５を介して露出
された接続パッド２３の上面から絶縁膜２４の上面にか
けて配線２６が形成され、配線２６の接続パッド部の上
面に柱状電極２７が形成されたものを用意する。
法の一例について、図２〜図６を順に参照して説明す
る。まず、図２に示すように、ウエハ状態のシリコン基
板２２の上面に接続パッド２３が形成され、その上面の
接続パッド２３の中央部を除く部分に絶縁膜２４が形成
され、絶縁膜２４に形成された開口部２５を介して露出
された接続パッド２３の上面から絶縁膜２４の上面にか
けて配線２６が形成され、配線２６の接続パッド部の上
面に柱状電極２７が形成されたものを用意する。
【００１０】次に、図３に示すように、柱状電極２７を
除く絶縁膜２４の上面に、エポキシ樹脂２９ａ中にシリ
カ粒子２９ｂを比較的多く混入してなるものをディスペ
ンサ法やスピンコート法等によって塗布して硬化させる
ことにより、下側封止膜２９を形成する。次に、図４に
示すように、柱状電極２７を除く下側封止膜２９の上面
に、エポキシ樹脂３０ａ中にシリカ粒子３０ｂを比較的
少なく混入してなるものをディスペンサ法やスピンコー
ト法等によって塗布して硬化させることにより、中間封
止膜３０を形成する。次に、図５に示すように、柱状電
極２７を除く中間封止膜３０の上面に、エポキシ樹脂を
ディスペンサ法やスピンコート法等によって塗布して硬
化させることにより、上側封止膜３１を形成する。この
状態において、柱状電極２７の上面が上側封止膜３１に
よっ覆われた場合には、表面を軽く研磨することによ
り、柱状電極２７の上面を露出させる。次に、図６に示
すように、柱状電極２７の上面に半田バンプ３２を形成
する。次に、ダイシング工程を経ると、図１に示す半導
体装置２１が得られる。
除く絶縁膜２４の上面に、エポキシ樹脂２９ａ中にシリ
カ粒子２９ｂを比較的多く混入してなるものをディスペ
ンサ法やスピンコート法等によって塗布して硬化させる
ことにより、下側封止膜２９を形成する。次に、図４に
示すように、柱状電極２７を除く下側封止膜２９の上面
に、エポキシ樹脂３０ａ中にシリカ粒子３０ｂを比較的
少なく混入してなるものをディスペンサ法やスピンコー
ト法等によって塗布して硬化させることにより、中間封
止膜３０を形成する。次に、図５に示すように、柱状電
極２７を除く中間封止膜３０の上面に、エポキシ樹脂を
ディスペンサ法やスピンコート法等によって塗布して硬
化させることにより、上側封止膜３１を形成する。この
状態において、柱状電極２７の上面が上側封止膜３１に
よっ覆われた場合には、表面を軽く研磨することによ
り、柱状電極２７の上面を露出させる。次に、図６に示
すように、柱状電極２７の上面に半田バンプ３２を形成
する。次に、ダイシング工程を経ると、図１に示す半導
体装置２１が得られる。
【００１１】なお、下側封止膜２９、中間封止膜３０及
び上側封止膜３１をそれぞれ塗布してから、これらを同
時に硬化させるようにしてもよい。また、上記第１実施
形態では、シリカ粒子２９ｂ、３０ｂの径を同じとした
場合について説明したが、これに限らず、シリカ粒子２
９ｂ、３０ｂの径を異ならせてもよい。この場合、シリ
カ粒子２９ｂの径をシリカ粒子３０ｂの径よりも大きく
しても小さくしてもよい。ただし、下側封止膜２９中に
おけるシリカ粒子２９ｂの体積比を中間封止膜３０中に
おけるシリカ粒子３０ｂの体積比よりも大きくする。さ
らに、上記第１実施形態では、封止膜２８を３層構造と
した場合について説明したが、それ以上の層構造として
もよい。
び上側封止膜３１をそれぞれ塗布してから、これらを同
時に硬化させるようにしてもよい。また、上記第１実施
形態では、シリカ粒子２９ｂ、３０ｂの径を同じとした
場合について説明したが、これに限らず、シリカ粒子２
９ｂ、３０ｂの径を異ならせてもよい。この場合、シリ
カ粒子２９ｂの径をシリカ粒子３０ｂの径よりも大きく
しても小さくしてもよい。ただし、下側封止膜２９中に
おけるシリカ粒子２９ｂの体積比を中間封止膜３０中に
おけるシリカ粒子３０ｂの体積比よりも大きくする。さ
らに、上記第１実施形態では、封止膜２８を３層構造と
した場合について説明したが、それ以上の層構造として
もよい。
【００１２】次に、図７はこの発明の第２実施形態にお
ける半導体装置の実装構造の要部の断面図を示したもの
である。この図において、図１と同一名称部分には同一
の符合を付し、その説明を適宜省略する。この第２実施
形態における封止膜２８は、エポキシ樹脂４１中に大中
小の径の異なる３種類のシリカ粒子４２、４３、４４が
混入されたものによって形成された単一の樹脂膜からな
っている。ただし、この場合の封止膜２８は、絶縁膜２
４側から順に、エポキシ樹脂４１中に主として大径のシ
リカ粒子４２が混入されたものからなる第１の封止層４
５と、エポキシ樹脂４１中に主として中径のシリカ粒子
４３が混入されたものからなる第２の封止層４６と、エ
ポキシ樹脂４１中に主として小径のシリカ粒子２８ｂが
混入されたものからなる第３の封止層４７と、エポキシ
樹脂４１中にシリカ粒子４２、４３、４４がほとんど含
まれない第４の封止層４８との４層構造となっていると
いうこともできる。すなわち、エポキシ樹脂４１中にお
けるシリカ粒子４２、４３、４４の体積比は、表面側か
ら絶縁膜２４側に向かうに従って漸次大きくなってい
る。
ける半導体装置の実装構造の要部の断面図を示したもの
である。この図において、図１と同一名称部分には同一
の符合を付し、その説明を適宜省略する。この第２実施
形態における封止膜２８は、エポキシ樹脂４１中に大中
小の径の異なる３種類のシリカ粒子４２、４３、４４が
混入されたものによって形成された単一の樹脂膜からな
っている。ただし、この場合の封止膜２８は、絶縁膜２
４側から順に、エポキシ樹脂４１中に主として大径のシ
リカ粒子４２が混入されたものからなる第１の封止層４
５と、エポキシ樹脂４１中に主として中径のシリカ粒子
４３が混入されたものからなる第２の封止層４６と、エ
ポキシ樹脂４１中に主として小径のシリカ粒子２８ｂが
混入されたものからなる第３の封止層４７と、エポキシ
樹脂４１中にシリカ粒子４２、４３、４４がほとんど含
まれない第４の封止層４８との４層構造となっていると
いうこともできる。すなわち、エポキシ樹脂４１中にお
けるシリカ粒子４２、４３、４４の体積比は、表面側か
ら絶縁膜２４側に向かうに従って漸次大きくなってい
る。
【００１３】次に、この第２実施形態における半導体装
置２１の製造方法の一例について説明する。まず、例え
ば図２に示すものを用意する。次に、図示していない
が、柱状電極２７を除く絶縁膜２４の上面に、エポキシ
樹脂４１中に大中小の径の異なる３種類のシリカ粒子４
２、４３、４４を混入してなるものをディスペンサ法や
スピンコート法等によって塗布し、そのまま適当な時間
放置する。すると、３種類のシリカ粒子４２、４３、４
４は自重により径が大きいものほど深く沈み、エポキシ
樹脂４１中に主として大径のシリカ粒子４２が混入され
たものからなる第１の封止層４５と、エポキシ樹脂４１
中に主として中径のシリカ粒子４３が混入されたものか
らなる第２の封止層４６と、エポキシ樹脂４１中に主と
して小径のシリカ粒子４４が混入されたものからなる第
３の封止層４７と、エポキシ樹脂４１中にシリカ粒子４
２、４３、４４がほとんど含まれない第４の封止層４８
との４層が形成される。次に、エポキシ樹脂４１を硬化
させる。次に、柱状電極２７の上面に半田バンプ３２を
形成する。次に、ダイシング工程を経ると、図７に示す
半導体装置２１が得られる。
置２１の製造方法の一例について説明する。まず、例え
ば図２に示すものを用意する。次に、図示していない
が、柱状電極２７を除く絶縁膜２４の上面に、エポキシ
樹脂４１中に大中小の径の異なる３種類のシリカ粒子４
２、４３、４４を混入してなるものをディスペンサ法や
スピンコート法等によって塗布し、そのまま適当な時間
放置する。すると、３種類のシリカ粒子４２、４３、４
４は自重により径が大きいものほど深く沈み、エポキシ
樹脂４１中に主として大径のシリカ粒子４２が混入され
たものからなる第１の封止層４５と、エポキシ樹脂４１
中に主として中径のシリカ粒子４３が混入されたものか
らなる第２の封止層４６と、エポキシ樹脂４１中に主と
して小径のシリカ粒子４４が混入されたものからなる第
３の封止層４７と、エポキシ樹脂４１中にシリカ粒子４
２、４３、４４がほとんど含まれない第４の封止層４８
との４層が形成される。次に、エポキシ樹脂４１を硬化
させる。次に、柱状電極２７の上面に半田バンプ３２を
形成する。次に、ダイシング工程を経ると、図７に示す
半導体装置２１が得られる。
【００１４】次に、この第２実施形態における半導体装
置２１の製造方法の他の例について説明する。まず、例
えば図２に示すものを用意する。次に、図示していない
が、柱状電極２７を除く絶縁膜２４の上面に、エポキシ
樹脂４１中に大中小の径の異なる３種類のシリカ粒子４
２、４３、４４を混入してなるものをディスペンサ法や
スピンコート法等によって塗布する。次に、遠心力を作
用させることにより、塗布したエポキシ樹脂４１の表面
側に３種類のシリカ粒子２８ｂ、２８ｃ、２８ｄを集め
る。次に、適当な時間放置する。すると、３種類のシリ
カ粒子４２、４３、４４は自重により径が大きいものほ
ど深く沈み、エポキシ樹脂４１中に主として大径のシリ
カ粒子４２が混入されたものからなる第１の封止層４５
と、エポキシ樹脂４１中に主として中径のシリカ粒子４
３が混入されたものからなる第２の封止層４６と、エポ
キシ樹脂４１中に主として小径のシリカ粒子４４が混入
されたものからなる第３の封止層４７と、エポキシ樹脂
４１中にシリカ粒子４２、４３、４４がほとんど含まれ
ない第４の封止層４８との４層が形成される。次に、エ
ポキシ樹脂４１を硬化させる。次に、柱状電極２７の上
面に半田バンプ３２を形成する。次に、ダイシング工程
を経ると、図７に示す半導体装置２１が得られる。
置２１の製造方法の他の例について説明する。まず、例
えば図２に示すものを用意する。次に、図示していない
が、柱状電極２７を除く絶縁膜２４の上面に、エポキシ
樹脂４１中に大中小の径の異なる３種類のシリカ粒子４
２、４３、４４を混入してなるものをディスペンサ法や
スピンコート法等によって塗布する。次に、遠心力を作
用させることにより、塗布したエポキシ樹脂４１の表面
側に３種類のシリカ粒子２８ｂ、２８ｃ、２８ｄを集め
る。次に、適当な時間放置する。すると、３種類のシリ
カ粒子４２、４３、４４は自重により径が大きいものほ
ど深く沈み、エポキシ樹脂４１中に主として大径のシリ
カ粒子４２が混入されたものからなる第１の封止層４５
と、エポキシ樹脂４１中に主として中径のシリカ粒子４
３が混入されたものからなる第２の封止層４６と、エポ
キシ樹脂４１中に主として小径のシリカ粒子４４が混入
されたものからなる第３の封止層４７と、エポキシ樹脂
４１中にシリカ粒子４２、４３、４４がほとんど含まれ
ない第４の封止層４８との４層が形成される。次に、エ
ポキシ樹脂４１を硬化させる。次に、柱状電極２７の上
面に半田バンプ３２を形成する。次に、ダイシング工程
を経ると、図７に示す半導体装置２１が得られる。
【００１５】なお、上記第２実施形態では、径の異なる
３種類のシリカ粒子を用い、封止膜２８を４層構造とし
た場合について説明したが、これに限らず、径の異なる
４種類以上のシリカ粒子を用い、封止膜２８を５層以上
の構造としてもよい。また、上記各実施形態では、半田
バンプ３２を半導体装置２１の柱状電極２７上に形成し
た場合について説明したが、これに限らず、配線基板３
３の接続パッド３４上に形成するようにしてもよい。さ
らに、上記各製造方法では、ウエハ状態のシリコン基板
２１上に封止膜２８を形成し、ダイシングして個々のチ
ップに分断する場合について説明したが、これに限ら
ず、チップ状態のシリコン基板２１上に封止膜２８を形
成するようにしてもよい。この場合、封止材料がチップ
状態のシリコン基板２１上から流れ落ちないようにする
ために、例えば、チップ状態のシリコン基板２１上の周
囲にエポキシ樹脂等からなる枠状のものを貼り付けるよ
うにしてもよい。
３種類のシリカ粒子を用い、封止膜２８を４層構造とし
た場合について説明したが、これに限らず、径の異なる
４種類以上のシリカ粒子を用い、封止膜２８を５層以上
の構造としてもよい。また、上記各実施形態では、半田
バンプ３２を半導体装置２１の柱状電極２７上に形成し
た場合について説明したが、これに限らず、配線基板３
３の接続パッド３４上に形成するようにしてもよい。さ
らに、上記各製造方法では、ウエハ状態のシリコン基板
２１上に封止膜２８を形成し、ダイシングして個々のチ
ップに分断する場合について説明したが、これに限ら
ず、チップ状態のシリコン基板２１上に封止膜２８を形
成するようにしてもよい。この場合、封止材料がチップ
状態のシリコン基板２１上から流れ落ちないようにする
ために、例えば、チップ状態のシリコン基板２１上の周
囲にエポキシ樹脂等からなる枠状のものを貼り付けるよ
うにしてもよい。
【００１６】
【発明の効果】以上説明したように、この発明によれ
ば、封止膜の熱膨張係数等の特性をその厚さ方向で異な
らせ、封止膜の絶縁膜側の熱膨張係数等の特性を半導体
基板の熱膨張係数等の特性に近づけているので、半導体
基板と封止膜との熱膨張係数差等の特性差に起因する応
力を小さくすることができ、したがって温度変化が生じ
ても、半導体基板と配線基板との接合部分にクラックが
発生することがなく、接合の信頼性を高めることができ
る。
ば、封止膜の熱膨張係数等の特性をその厚さ方向で異な
らせ、封止膜の絶縁膜側の熱膨張係数等の特性を半導体
基板の熱膨張係数等の特性に近づけているので、半導体
基板と封止膜との熱膨張係数差等の特性差に起因する応
力を小さくすることができ、したがって温度変化が生じ
ても、半導体基板と配線基板との接合部分にクラックが
発生することがなく、接合の信頼性を高めることができ
る。
【図１】この発明の第１実施形態における半導体装置の
実装構造の断面図。
実装構造の断面図。
【図２】図１に示す半導体装置の製造に際し、当初用意
したものの一部の断面図。
したものの一部の断面図。
【図３】図２に続く製造工程の断面図。
【図４】図３に続く製造工程の断面図。
【図５】図４に続く製造工程の断面図。
【図６】図５に続く製造工程の断面図。
【図７】この発明の第２実施形態における半導体装置の
実装構造の要部の断面図。
実装構造の要部の断面図。
【図８】従来の半導体装置の実装構造の一例の断面図。
２１ 半導体装置 ２２ シリコン基板 ２３ 接続パッド ２４ 絶縁膜 ２５ 開口部 ２６ 配線 ２７ 柱状電極 ２８ 封止膜 ２９ 下側封止膜 ２９ａ エポキシ樹脂 ２９ｂ シリカ粒子 ３０ 中間封止膜 ３０ａ エポキシ樹脂 ３０ｂ シリカ粒子 ３１ 上側封止膜 ３２ 半田バンプ ３３ 配線基板 ３４ 接続パッド
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M105 AA02 AA12 AA17 AA18 BB01 FF02 FF03 FF05 FF06 4M109 AA02 CA04 CA10 DA04 DA10 DB17 EA02 EB13 EB16 ED01 EE02
Claims (10)
- 【請求項１】 半導体基板上に形成された絶縁膜に形成
された開口部を介して接続パッドが露出され、前記接続
パッド上から前記絶縁膜上にかけて接続パッド部を有す
る配線が形成され、前記配線の接続パッド部上に電極が
形成され、前記電極を除く前記絶縁膜上に封止膜が形成
された半導体装置において、前記封止膜の特性がその厚
さ方向で異なり、該封止膜の前記絶縁膜側の特性が前記
半導体基板の特性に近くなっていることを特徴とする半
導体装置。 - 【請求項２】 請求項１記載の発明において、前記特性
は熱膨張係数であることを特徴とする半導体装置。 - 【請求項３】 請求項２記載の発明において、前記封止
膜は、少なくとも、樹脂中に熱膨張係数低下用粒子が混
入されたものからなり、熱膨張係数を前記半導体基板の
熱膨張係数に近い値とされた下側封止膜と、樹脂中に熱
膨張係数低下用粒子が混入されたものからなり、熱膨張
係数を樹脂の熱膨張係数よりも小さく且つ前記下側封止
膜の熱膨張係数よりも大きい値とされた中間封止膜と、
樹脂のみからなる上側封止膜とを有することを特徴とす
る半導体装置。 - 【請求項４】 請求項２記載の発明において、前記封止
膜は、径の異なる複数種類の熱膨張係数低下用粒子が混
入された単一の樹脂膜からなっているとともに、その熱
膨張係数が表面側から前記絶縁膜側に向かうに従って漸
次小さくなっていることを特徴とする半導体装置。 - 【請求項５】 請求項２記載の発明において、前記封止
膜は、径の異なる複数種類の熱膨張係数低下用粒子が混
入された単一の樹脂膜からなっているとともに、この樹
脂膜中における前記熱膨張係数低下用粒子の体積比が表
面側から前記絶縁膜側に向かうに従って漸次大きくなっ
ていることを特徴とする半導体装置。 - 【請求項６】 請求項３〜５のいずれかに記載の発明に
おいて、前記熱膨張係数低下用粒子はシリカ粒子である
ことを特徴とする半導体装置。 - 【請求項７】 半導体基板上に形成された絶縁膜に形成
された開口部を介して接続パッドが露出され、前記接続
パッド上から前記絶縁膜上にかけて接続パッド部を有す
る配線が形成され、前記配線の接続パッド部上に電極が
形成され、前記電極を除く前記絶縁膜上に封止膜が形成
された半導体装置の製造に際し、前記電極を除く前記絶
縁膜上に、少なくとも、樹脂中に熱膨張係数低下用粒子
が混入されたものからなり、熱膨張係数を前記半導体基
板の熱膨張係数に近い値とされた下側封止膜と、樹脂中
に熱膨張係数低下用粒子が混入されたものからなり、熱
膨張係数を樹脂の熱膨張係数よりも小さく且つ前記下側
封止膜の熱膨張係数よりも大きい値とされた中間封止膜
と、樹脂のみからなる上側封止膜とを形成して、これら
の封止膜により前記封止膜を形成することを特徴とする
半導体装置の製造方法。 - 【請求項８】 半導体基板上に形成された絶縁膜に形成
された開口部を介して接続パッドが露出され、前記接続
パッド上から前記絶縁膜上にかけて接続パッド部を有す
る配線が形成され、前記配線の接続パッド部上に電極が
形成され、前記電極を除く前記絶縁膜上に封止膜が形成
された半導体装置の製造に際し、前記電極を除く前記絶
縁膜上に、径の異なる複数種類の熱膨張係数低下用粒子
が混入された単一の樹脂膜を形成し、次いでこの熱膨張
係数低下用粒子の混入された樹脂膜の熱膨張係数を表面
側から前記絶縁膜側に向かうに従って漸次小さくなるよ
うにし、これにより前記封止膜を形成することを特徴と
する半導体装置の製造方法。 - 【請求項９】 半導体基板上に形成された絶縁膜に形成
された開口部を介して接続パッドが露出され、前記接続
パッド上から前記絶縁膜上にかけて接続パッド部を有す
る配線が形成され、前記配線の接続パッド部上に電極が
形成され、前記電極を除く前記絶縁膜上に封止膜が形成
された半導体装置の製造に際し、前記電極を除く前記絶
縁膜上に、径の異なる複数種類の熱膨張係数低下用粒子
が混入された単一の樹脂膜を形成し、次いでこの樹脂膜
中における前記熱膨張係数低下用粒子の体積比を表面側
から前記絶縁膜側に向かうに従って漸次大きくなるよう
にし、これにより前記封止膜を形成することを特徴とす
る半導体装置の製造方法。 - 【請求項１０】 請求項７〜９のいずれかに記載の発明
において、前記熱膨張係数低下用粒子はシリカ粒子であ
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19812798A JP3287310B2 (ja) | 1998-06-30 | 1998-06-30 | 半導体装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2000022052A true JP2000022052A (ja) | 2000-01-21 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| US8354349B2 (en) | 2006-09-26 | 2013-01-15 | Casio Computer Co., Ltd. | Semiconductor device having sealing film and manufacturing method thereof |
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| WO2021054017A1 (ja) * | 2019-09-20 | 2021-03-25 | 株式会社村田製作所 | モジュール |
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|---|---|---|---|---|
| US10014609B2 (en) | 2016-11-28 | 2018-07-03 | Molex, Llc | Connector |
-
1998
- 1998-06-30 JP JP19812798A patent/JP3287310B2/ja not_active Expired - Fee Related
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| JP7452040B2 (ja) | 2020-01-30 | 2024-03-19 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3287310B2 (ja) | 2002-06-04 |
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