JPH10308469A - エポキシバリヤーが形成された基板及びこれを用いた半導体パッケージ - Google Patents
エポキシバリヤーが形成された基板及びこれを用いた半導体パッケージInfo
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Abstract
(57)【要約】
【課題】 貫通スロットを介して、膨張した湿気が円滑
に放出されるようにして、界面剥離又はクラック発生の
ないエポキシバリヤーが形成された基板及びこれを用い
たボールグリッドアレイ半導体を提供する。 【解決手段】 半導体チップ実装領域内の貫通スロット
の周縁から所定距離に積層されたソルダレジスト層及び
/又は銅層を除去して溝を形成するか、或は、貫通スロ
ットの周縁から所定距離だけのソルダレジスト層を上方
に突出させることにより、エポキシバリヤーを形成させ
たものである。
に放出されるようにして、界面剥離又はクラック発生の
ないエポキシバリヤーが形成された基板及びこれを用い
たボールグリッドアレイ半導体を提供する。 【解決手段】 半導体チップ実装領域内の貫通スロット
の周縁から所定距離に積層されたソルダレジスト層及び
/又は銅層を除去して溝を形成するか、或は、貫通スロ
ットの周縁から所定距離だけのソルダレジスト層を上方
に突出させることにより、エポキシバリヤーを形成させ
たものである。
Description
【0001】
【発明の属する技術分野】本発明はエポキシバリヤー
(Barrier )が形成された基板及びこれを用いたボール
グリッドアレイ(BGA:Ball GridArray)半導体パッ
ケージに関するもので、より詳しくは半導体チップ実装
領域内の貫通スロット周囲にエポキシバリヤーが形成さ
れた基板、及び、これを用いたボールグリッドアレイ半
導体パッケージに関するものである。
(Barrier )が形成された基板及びこれを用いたボール
グリッドアレイ(BGA:Ball GridArray)半導体パッ
ケージに関するもので、より詳しくは半導体チップ実装
領域内の貫通スロット周囲にエポキシバリヤーが形成さ
れた基板、及び、これを用いたボールグリッドアレイ半
導体パッケージに関するものである。
【0002】
【従来の技術】ボールグリッドアレイ半導体パッケージ
は、基板の上面に一つ又はそれ以上の半導体チップが装
着され、PCB(Printed CircuitBoard)のような導電
性材料に対する電気的接続が、半導体チップが付着され
た基板の対向面の表面上に位置するソルダボールのアレ
イにより行われる構造の半導体パッケージである。
は、基板の上面に一つ又はそれ以上の半導体チップが装
着され、PCB(Printed CircuitBoard)のような導電
性材料に対する電気的接続が、半導体チップが付着され
た基板の対向面の表面上に位置するソルダボールのアレ
イにより行われる構造の半導体パッケージである。
【0003】通常、ボールグリッドアレイ半導体パッケ
ージは、基板上に銀充填エポキシ等のような熱伝導性樹
脂を塗布して半導体チップを付着させた後、エポキシを
硬化させ、半導体チップに形成されたボンドパッドと基
板上面に形成された導電性を有するトレース(Trace )
とを電気的に接続させるためにワイヤーでボンディング
し、半導体チップ及びボンドワイヤー等を外部環境から
保護するために樹脂封止材でモールディングして封止部
を形成させた後、赤外線を熱源として炉内に加熱された
空気又は窒素ガスを供給してソルダボールを基板底面に
溶着させる赤外線リフロー(IRReflow)を遂行した後、
トリム(trim)工程を経て製造される。
ージは、基板上に銀充填エポキシ等のような熱伝導性樹
脂を塗布して半導体チップを付着させた後、エポキシを
硬化させ、半導体チップに形成されたボンドパッドと基
板上面に形成された導電性を有するトレース(Trace )
とを電気的に接続させるためにワイヤーでボンディング
し、半導体チップ及びボンドワイヤー等を外部環境から
保護するために樹脂封止材でモールディングして封止部
を形成させた後、赤外線を熱源として炉内に加熱された
空気又は窒素ガスを供給してソルダボールを基板底面に
溶着させる赤外線リフロー(IRReflow)を遂行した後、
トリム(trim)工程を経て製造される。
【0004】このようなボールグリッドアレイ半導体パ
ッケージの製造過程において、半導体チップが実装され
た基板は、ワイヤーボンディング工程、モールディング
工程等のような150℃以上の高温下で遂行される数回
の必須工程を経る間、熱的ストレスが反復的に加わるこ
とになる。
ッケージの製造過程において、半導体チップが実装され
た基板は、ワイヤーボンディング工程、モールディング
工程等のような150℃以上の高温下で遂行される数回
の必須工程を経る間、熱的ストレスが反復的に加わるこ
とになる。
【0005】このような熱的ストレスは半導体チップと
基板間の相違した熱膨張係数の差により増大し、最も脆
弱な部分である半導体チップと基板間の界面における熱
的ストレス現象により局所的剥離現象が起こり、さらに
進行すると、剥離された部分が膨れて周辺領域にクラッ
クを発生させるポップコーン(Pop Corn)現象が発生し
て、製品の品質を急に低下させるため、製品の信頼性を
保障し得なくなる深刻な問題をもたらす。
基板間の相違した熱膨張係数の差により増大し、最も脆
弱な部分である半導体チップと基板間の界面における熱
的ストレス現象により局所的剥離現象が起こり、さらに
進行すると、剥離された部分が膨れて周辺領域にクラッ
クを発生させるポップコーン(Pop Corn)現象が発生し
て、製品の品質を急に低下させるため、製品の信頼性を
保障し得なくなる深刻な問題をもたらす。
【0006】又、220℃以上の高温で遂行されるマザ
ーボードへのボールグリッドアレイ半導体パッケージの
装着時、パッケージ内部の湿気が膨張して、脆弱な部分
である半導体チップと基板間の界面に剥離及びクラック
を誘発してパッケージの信頼性を低下させる問題点があ
った。
ーボードへのボールグリッドアレイ半導体パッケージの
装着時、パッケージ内部の湿気が膨張して、脆弱な部分
である半導体チップと基板間の界面に剥離及びクラック
を誘発してパッケージの信頼性を低下させる問題点があ
った。
【0007】前記問題点を解消するための従来技術とし
て、図4(a) ,(b) に示すように、半導体チップ30′
が実装される基板20′の領域内に基板20′の上下面
を貫通するスロット26′を形成することにより、パッ
ケージ10′の製造のために高温下で遂行される一連の
工程中、又はパッケージ10′に対する信頼性試験過程
やパッケージ10′のマザーボードへの装着時、前記貫
通スロット26′を介して、膨張した湿気が放出するよ
うにして、界面剥離及びクラック発生を防止しようとす
る方法が提案されている。
て、図4(a) ,(b) に示すように、半導体チップ30′
が実装される基板20′の領域内に基板20′の上下面
を貫通するスロット26′を形成することにより、パッ
ケージ10′の製造のために高温下で遂行される一連の
工程中、又はパッケージ10′に対する信頼性試験過程
やパッケージ10′のマザーボードへの装着時、前記貫
通スロット26′を介して、膨張した湿気が放出するよ
うにして、界面剥離及びクラック発生を防止しようとす
る方法が提案されている。
【0008】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の技術においては、半導体チップ30′が付着
される基板20′の領域内に形成される貫通スロット2
6′の上端開口が基板20′上の銅層21′上に積層さ
れたソルダレジスト22′の表面と同一面上に位置する
ため、半導体チップ30′を基板20′上に接着させる
ためのエポキシ70′のディスペンシング(Dispensin
g)量及び厚さを正確に調節しにくく、これにより高効
率性のエポキシディスペンサーの製作も難しくなる。
うな従来の技術においては、半導体チップ30′が付着
される基板20′の領域内に形成される貫通スロット2
6′の上端開口が基板20′上の銅層21′上に積層さ
れたソルダレジスト22′の表面と同一面上に位置する
ため、半導体チップ30′を基板20′上に接着させる
ためのエポキシ70′のディスペンシング(Dispensin
g)量及び厚さを正確に調節しにくく、これにより高効
率性のエポキシディスペンサーの製作も難しくなる。
【0009】又、図4(a) に示すように、基板20′上
にディスペンシングされたエポキシ樹脂上に半導体チッ
プ30′を押圧して付着する時、基板20′上に積層さ
れたソルダレジスト層22′の表面と同一面上に位置す
る貫通スロット26′の上端開口を介してエポキシ樹脂
が貫通スロット26′内に流入し、硬化時、貫通スロッ
ト26′が過剰エポキシ樹脂71により閉塞されるた
め、湿気の放出が難しくなる問題点が存在し、又、図4
(b) に示すように、貫通スロット26′内への過剰エポ
キシ樹脂71の流入量が多くて基板20′の底面に流れ
て出る場合は、前記問題点に加えて、パッケージ10′
の底面を汚染させるという問題点があった。
にディスペンシングされたエポキシ樹脂上に半導体チッ
プ30′を押圧して付着する時、基板20′上に積層さ
れたソルダレジスト層22′の表面と同一面上に位置す
る貫通スロット26′の上端開口を介してエポキシ樹脂
が貫通スロット26′内に流入し、硬化時、貫通スロッ
ト26′が過剰エポキシ樹脂71により閉塞されるた
め、湿気の放出が難しくなる問題点が存在し、又、図4
(b) に示すように、貫通スロット26′内への過剰エポ
キシ樹脂71の流入量が多くて基板20′の底面に流れ
て出る場合は、前記問題点に加えて、パッケージ10′
の底面を汚染させるという問題点があった。
【0010】このような過剰エポキシ樹脂71による貫
通スロット26′の閉塞は湿気放出効率を急に低下させ
てパッケージ10′の寿命を短縮させる一つの要因とな
るだけでなく、界面剥離及びクラック発生の可能性が高
く、比較的製品の信頼性に問題があった。
通スロット26′の閉塞は湿気放出効率を急に低下させ
てパッケージ10′の寿命を短縮させる一つの要因とな
るだけでなく、界面剥離及びクラック発生の可能性が高
く、比較的製品の信頼性に問題があった。
【0011】本発明はこのような問題点を解消するため
のもので、半導体チップが実装される基板領域内の少な
くとも一つ以上の貫通スロット周囲にエポキシバリヤー
を形成することにより、エポキシ樹脂の貫通スロット内
への流入を効率的に遮断し、湿気放出特性を向上させ
て、界面剥離又はクラック発生を除去したエポキシバリ
ヤーが形成された基板及びこれを用いたボールグリッド
アレイ半導体パッケージを提供することをその目的とす
る。
のもので、半導体チップが実装される基板領域内の少な
くとも一つ以上の貫通スロット周囲にエポキシバリヤー
を形成することにより、エポキシ樹脂の貫通スロット内
への流入を効率的に遮断し、湿気放出特性を向上させ
て、界面剥離又はクラック発生を除去したエポキシバリ
ヤーが形成された基板及びこれを用いたボールグリッド
アレイ半導体パッケージを提供することをその目的とす
る。
【0012】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るエポキシバリアーが形成された基板
は、半導体チップが実装される銅層とソルダレジスト層
が順次積層されたチップ実装パッドに少なくとも一つの
湿気放出用貫通スロットされるPCB基板において、前
記貫通スロット内への半導体チップ接着用エポキシの流
入を防止し得るよう、前記貫通スロットの周囲にエポキ
シバリヤーが形成されたことを特徴とする。
め、本発明に係るエポキシバリアーが形成された基板
は、半導体チップが実装される銅層とソルダレジスト層
が順次積層されたチップ実装パッドに少なくとも一つの
湿気放出用貫通スロットされるPCB基板において、前
記貫通スロット内への半導体チップ接着用エポキシの流
入を防止し得るよう、前記貫通スロットの周囲にエポキ
シバリヤーが形成されたことを特徴とする。
【0013】又、本発明のポールグリッド半導体パッケ
ージは、半導体チップと、前記半導体チップが実装され
る領域内に形成される少なくとも一つ以上の貫通スロッ
トの周囲にエポキシバリヤーが形成された基板と、前記
半導体チップに形成されたボンドパッドと前記基板上面
に形成された電気的に導電性であるトレースとを電気的
に接続させるワイヤーと、前記半導体チップ及び前記ワ
イヤーを外部環境から保護するため樹脂封止材でモール
ディング形成される封止部と、前記半導体チップが実装
される前記基板面の対向面上に溶着され、入出力端子と
して使用される複数のソルダボールとで構成したことを
特徴とする。
ージは、半導体チップと、前記半導体チップが実装され
る領域内に形成される少なくとも一つ以上の貫通スロッ
トの周囲にエポキシバリヤーが形成された基板と、前記
半導体チップに形成されたボンドパッドと前記基板上面
に形成された電気的に導電性であるトレースとを電気的
に接続させるワイヤーと、前記半導体チップ及び前記ワ
イヤーを外部環境から保護するため樹脂封止材でモール
ディング形成される封止部と、前記半導体チップが実装
される前記基板面の対向面上に溶着され、入出力端子と
して使用される複数のソルダボールとで構成したことを
特徴とする。
【0014】このような本発明による、貫通スロットの
周囲にエポキシバリヤーが形成された基板を用いた半導
体パッケージは、貫通スロットがエポキシで閉塞される
ことがなく、パッケージ製造時の高温が要求される工程
中、又はパッケージに対する信頼性試験過程又はパッケ
ージのマザーボードへの装着時、膨張した湿気が円滑に
放出されるので、界面剥離及びクラック発生がなく、製
品の信頼性が非常に高くなる。
周囲にエポキシバリヤーが形成された基板を用いた半導
体パッケージは、貫通スロットがエポキシで閉塞される
ことがなく、パッケージ製造時の高温が要求される工程
中、又はパッケージに対する信頼性試験過程又はパッケ
ージのマザーボードへの装着時、膨張した湿気が円滑に
放出されるので、界面剥離及びクラック発生がなく、製
品の信頼性が非常に高くなる。
【0015】
【発明の実施の形態】以下、本発明を添付した図面を参
照してより詳細に説明する。図1は本発明の好ましい一
具体例による基板20を用いた本発明のボールグリッド
アレイ半導体パッケージ10を示す断面図で、パッケー
ジ10は、基板20と、半導体チップ30と、半導体チ
ップ30に形成されたボンドパッド(図示せず)と基板
20の上面に形成された導電性を有するトレース(図示
せず)とを電気的に接続させるワイヤー40と、半導体
チップ30及びワイヤー40等を外部環境から保護する
ためにモールディング形成された封止部50と、入出力
端子として使用される複数のソルダボール60とから構
成される。
照してより詳細に説明する。図1は本発明の好ましい一
具体例による基板20を用いた本発明のボールグリッド
アレイ半導体パッケージ10を示す断面図で、パッケー
ジ10は、基板20と、半導体チップ30と、半導体チ
ップ30に形成されたボンドパッド(図示せず)と基板
20の上面に形成された導電性を有するトレース(図示
せず)とを電気的に接続させるワイヤー40と、半導体
チップ30及びワイヤー40等を外部環境から保護する
ためにモールディング形成された封止部50と、入出力
端子として使用される複数のソルダボール60とから構
成される。
【0016】本発明の好ましい一具体例による基板20
としては、PCB基板を含む多様な種類の通常の基板が
使用でき、本発明に好ましいPCB基板の構成物質とし
てはビスマレイミドトリアジン(Bismaleimidetriazin
e)等が挙げられる。
としては、PCB基板を含む多様な種類の通常の基板が
使用でき、本発明に好ましいPCB基板の構成物質とし
てはビスマレイミドトリアジン(Bismaleimidetriazin
e)等が挙げられる。
【0017】図1に示した本発明の好ましい一具体例に
よる基板20のチップ実装パッドは、順次積層された銅
層21とこの銅層21上に形成したソルダレジスト層2
2を有し、半導体チップ30が実装される領域内に少な
くとも一つの湿気放出用貫通スロット26が形成され、
貫通スロット26内への半導体チップ接着用エポキシ7
0の流入を防止し得るよう、貫通スロット26の周囲に
エポキシバリヤー23が形成される。又、ワイヤー40
がボンディングされる領域は、ソルダレジスト層22が
形成されず、したがって、トレースを構成する銅層21
が露出されている。
よる基板20のチップ実装パッドは、順次積層された銅
層21とこの銅層21上に形成したソルダレジスト層2
2を有し、半導体チップ30が実装される領域内に少な
くとも一つの湿気放出用貫通スロット26が形成され、
貫通スロット26内への半導体チップ接着用エポキシ7
0の流入を防止し得るよう、貫通スロット26の周囲に
エポキシバリヤー23が形成される。又、ワイヤー40
がボンディングされる領域は、ソルダレジスト層22が
形成されず、したがって、トレースを構成する銅層21
が露出されている。
【0018】図1に示す本発明の好ましい一具体例によ
る基板20においては、エポキシバリヤー23は、基板
20のチップ実装パッドの上面に積層された銅層21及
びソルダレジスト層22で構成され、貫通スロット26
の周縁から所定距離を置き前記貫通スロット26の周縁
を取り囲む隣接溝24により形成される。図1(a) にお
いては、溝24は、銅層21及びソルダレジスト層22
を基板20の表面に対して垂直又は斜めに除去すること
により形成され、これにより貫通スロット26の周囲に
エポキシバリヤー23が形成される。
る基板20においては、エポキシバリヤー23は、基板
20のチップ実装パッドの上面に積層された銅層21及
びソルダレジスト層22で構成され、貫通スロット26
の周縁から所定距離を置き前記貫通スロット26の周縁
を取り囲む隣接溝24により形成される。図1(a) にお
いては、溝24は、銅層21及びソルダレジスト層22
を基板20の表面に対して垂直又は斜めに除去すること
により形成され、これにより貫通スロット26の周囲に
エポキシバリヤー23が形成される。
【0019】一方、図1(b) においては、溝24は、ソ
ルダレジスト層22のみを除去することにより形成され
(図面上にはソルダレジスト層22を1層のみで示した
が、2層に形成された場合は、必要に応じて1層のみを
除去するか又は2層全てを除去することもできる)、こ
れにより貫通スロット26の周囲にエポキシバリヤー2
3が形成される。
ルダレジスト層22のみを除去することにより形成され
(図面上にはソルダレジスト層22を1層のみで示した
が、2層に形成された場合は、必要に応じて1層のみを
除去するか又は2層全てを除去することもできる)、こ
れにより貫通スロット26の周囲にエポキシバリヤー2
3が形成される。
【0020】このようなエポキシバリヤー23の大きさ
及び溝24の幅は、使用しようとするエポキシ70の粘
度等の物理的特性及び工程処理条件等の多様なパラメー
ターにより任意に選択できるものである。
及び溝24の幅は、使用しようとするエポキシ70の粘
度等の物理的特性及び工程処理条件等の多様なパラメー
ターにより任意に選択できるものである。
【0021】図2は本発明の好ましい他の一具体例によ
る基板20を用いた本発明のボールグリッドアレイ半導
体パッケージ10を示す断面図で、その基本構成は図1
に示すものと同様である。
る基板20を用いた本発明のボールグリッドアレイ半導
体パッケージ10を示す断面図で、その基本構成は図1
に示すものと同様である。
【0022】図2に示した本発明の好ましい他の一具体
例による基板20においては、エポキシバリヤー23
は、貫通スロット26の周縁から所定距離だけ、基板2
0上の最上層であるソルダレジスト層22上にソルダレ
ジスト層を再度積層して構成され、その上面は、半導体
チップ30とマッチされるよう、平行な平面で構成され
る。
例による基板20においては、エポキシバリヤー23
は、貫通スロット26の周縁から所定距離だけ、基板2
0上の最上層であるソルダレジスト層22上にソルダレ
ジスト層を再度積層して構成され、その上面は、半導体
チップ30とマッチされるよう、平行な平面で構成され
る。
【0023】このような再積層により突出されたエポキ
シバリヤー23の突出境界面は基板20の上面に対して
垂直に又は一定傾斜勾配を有するように形成される。そ
の幅は、使用しようとするエポキシ70の物理的特性又
は工程処理条件等の多様なパラメーターによって選択で
きる。
シバリヤー23の突出境界面は基板20の上面に対して
垂直に又は一定傾斜勾配を有するように形成される。そ
の幅は、使用しようとするエポキシ70の物理的特性又
は工程処理条件等の多様なパラメーターによって選択で
きる。
【0024】図1及び図2に示したエポキシバリヤー2
3の平面上の形状は円形、方形、又は楕円形等、必要に
応じて任意の形状に形成することができる。本発明によ
る基板20上に半導体チップ30を実装させるために
は、半導体チップ接着用エポキシ70をエポキシバリヤ
ー23の外側にディスペンシングした後、半導体チップ
30を付着させると、液状のエポキシ70が基板20上
の半導体チップ30付着領域上に均一な厚さに塗布さ
れ、この際に、エポキシ70はエポキシバリヤー23に
より遮断されて貫通スロット26内に流入されなくな
る。従って、湿気放出用貫通スロット26がエポキシ7
0により閉塞されることにより発生する界面剥離やクラ
ック発生の問題点を解消することができる。
3の平面上の形状は円形、方形、又は楕円形等、必要に
応じて任意の形状に形成することができる。本発明によ
る基板20上に半導体チップ30を実装させるために
は、半導体チップ接着用エポキシ70をエポキシバリヤ
ー23の外側にディスペンシングした後、半導体チップ
30を付着させると、液状のエポキシ70が基板20上
の半導体チップ30付着領域上に均一な厚さに塗布さ
れ、この際に、エポキシ70はエポキシバリヤー23に
より遮断されて貫通スロット26内に流入されなくな
る。従って、湿気放出用貫通スロット26がエポキシ7
0により閉塞されることにより発生する界面剥離やクラ
ック発生の問題点を解消することができる。
【0025】又、エポキシバリヤー23はその隣接領域
より均一な高さを有するように形成されるので、エポキ
シ70のディスペンシング量及び塗布厚さを比較的正確
に制御し得ることになり、パッケージ10の品質の信頼
性を高めることができる利点がある。
より均一な高さを有するように形成されるので、エポキ
シ70のディスペンシング量及び塗布厚さを比較的正確
に制御し得ることになり、パッケージ10の品質の信頼
性を高めることができる利点がある。
【0026】以下、比較実施例に従って本発明をより詳
細に説明する。比較実施例 図1及び図2に示すような本発明による基板20を用い
た本発明のパッケージ10及び図4(a) に示すような従
来の基板20′を用いたパッケージ10′に対し、貫通
スロット26、26′内にエポキシ70、71が流入し
たか、及び、温度85℃、相対湿度60%を168時間
維持させた後、各パッケージ10、10′における界面
剥離及びクラック発生の有無を検査し、その結果を図表
3に示した。
細に説明する。比較実施例 図1及び図2に示すような本発明による基板20を用い
た本発明のパッケージ10及び図4(a) に示すような従
来の基板20′を用いたパッケージ10′に対し、貫通
スロット26、26′内にエポキシ70、71が流入し
たか、及び、温度85℃、相対湿度60%を168時間
維持させた後、各パッケージ10、10′における界面
剥離及びクラック発生の有無を検査し、その結果を図表
3に示した。
【0027】図表3はそれぞれ15個のサンプルパッケ
ージを検査したもので、不良パッケージの数と、剥離及
びクラック発生の項目に示す数値は、不良パッケージの
数/被検パッケージの総数を示す。図表3から明らかで
あるように、本発明による基板20を用いた本発明のパ
ッケージ10においては、被検対象である全体15個の
パッケージのうち、貫通スロット26がエポキシ70に
より閉塞されたり、又は剥離又はクラックが発生したパ
ッケージは一つもなかった。
ージを検査したもので、不良パッケージの数と、剥離及
びクラック発生の項目に示す数値は、不良パッケージの
数/被検パッケージの総数を示す。図表3から明らかで
あるように、本発明による基板20を用いた本発明のパ
ッケージ10においては、被検対象である全体15個の
パッケージのうち、貫通スロット26がエポキシ70に
より閉塞されたり、又は剥離又はクラックが発生したパ
ッケージは一つもなかった。
【0028】
【発明の効果】前述したように、半導体チップが実装さ
れる領域内の湿気放出用貫通スロットの周囲にエポキシ
バリヤーを形成させた本発明による基板を用いた本発明
のボールグリッドアレイ半導体パッケージは、貫通スロ
ットがエポキシバリアーにより閉塞されることがないの
で、パッケージ製造時の高温下での工程、又はパッケー
ジのマザーボードへの装着時等に、膨張された湿気の円
滑な放出による界面剥離又はクラック発生がなくて製品
の信頼性が非常に高くなる。
れる領域内の湿気放出用貫通スロットの周囲にエポキシ
バリヤーを形成させた本発明による基板を用いた本発明
のボールグリッドアレイ半導体パッケージは、貫通スロ
ットがエポキシバリアーにより閉塞されることがないの
で、パッケージ製造時の高温下での工程、又はパッケー
ジのマザーボードへの装着時等に、膨張された湿気の円
滑な放出による界面剥離又はクラック発生がなくて製品
の信頼性が非常に高くなる。
【図1】(a) 及び(b) は、本発明の好ましい一具体例に
よる基板を用いた本発明のボールグリッドアレイ半導体
パッケージの断面図である。
よる基板を用いた本発明のボールグリッドアレイ半導体
パッケージの断面図である。
【図2】本発明の好ましい他の一具体例による基板を用
いた本発明のボールグリッドアレイ半導体パッケージの
断面図である。
いた本発明のボールグリッドアレイ半導体パッケージの
断面図である。
【図3】本発明の基板と従来技術による基板の界面剥離
及びクラック発生の比較を示す図表である。
及びクラック発生の比較を示す図表である。
【図4】(a) 及び(b) は、従来の基板を用いたチップ搭
載時の不良状態を示すボールグリッドアレイ半導体パッ
ケージの断面図である。
載時の不良状態を示すボールグリッドアレイ半導体パッ
ケージの断面図である。
10 ボールグリッドアレイ半導体パッケージ 20 基板 21 銅層 22 ソルダレジスト層 23 エポキシバリヤー 24 隣接溝 25 微小空間部 26 貫通スロット 30 半導体チップ 40 ワイヤー 50 封止部 60 ソルダボール 70 エポキシ
Claims (10)
- 【請求項1】 半導体チップが実装される銅層とソルダ
レジスト層が順次積層されたチップ実装パッドに少なく
とも一つの湿気放出用貫通スロットが形成されるPCB
基板において、前記貫通スロット内への半導体チップ接
着用エポキシの流入を防止するように、前記貫通スロッ
トの周囲にエポキシバリヤーが形成されることを特徴と
するエポキシバリアーが形成された基板。 - 【請求項2】 前記エポキシバリヤーが基板上面に積層
された銅層及びソルダレジスト層で構成され、貫通スロ
ットの周縁から所定距離を置き、前記貫通スロットの周
縁を取り囲むように隣接溝が形成されていることを特徴
とする請求項1記載のエポキシバリアーが形成された基
板。 - 【請求項3】 前記隣接溝が基板上面に積層された銅層
及びソルダレジスト層を除去して形成されたことを特徴
とする請求項2記載のエポキシバリアーが形成された基
板。 - 【請求項4】 前記隣接溝が基板最上面に積層されたソ
ルダレジスト層を除去して形成されることを特徴とする
請求項2記載のエポキシバリアーが形成された基板。 - 【請求項5】 前記エポキシバリヤーがソルダレジスト
層で構成され、貫通スロットの周縁から所定距離だけ基
板上の最上層である前記ソルダレジスト層を再度積層さ
せて形成したことを特徴とする請求項1記載のエポキシ
バリアーが形成された基板。 - 【請求項6】 半導体チップと、前記半導体チップが実
装される領域内に形成される少なくとも一つ以上の貫通
スロットの周囲にエポキシバリヤーが形成された基板
と、 前記半導体チップに形成されたボンドパッドと前記基板
上面に形成された電気的に導電性であるトレースとを電
気的に接続させるワイヤーと、 前記半導体チップ及び前記ワイヤーを外部環境から保護
するため樹脂封止材でモールディング形成される封止部
と、 前記半導体チップが実装される前記基板面の対向面上に
溶着され、入出力端子として使用される複数のソルダボ
ールとから構成されることを特徴とする半導体パッケー
ジ。 - 【請求項7】 エポキシバリヤーが基板上面に積層され
た銅層及びソルダレジスト層で構成され、貫通スロット
の周縁から所定距離を置き前記貫通スロットの周縁を取
り囲む隣接溝により形成されることを特徴とする請求項
6記載の半導体パッケージ。 - 【請求項8】 前記隣接溝が基板上面に積層された銅層
及びソルダレジスト層を除去して形成されることを特徴
とする請求項7記載の半導体パッケージ。 - 【請求項9】 前記隣接溝が基板最上面に積層されたソ
ルダレジスト層を除去して形成されることを特徴とする
請求項7記載の半導体パッケージ。 - 【請求項10】 エポキシバリヤーがソルダレジスト層
で構成され、貫通スロットの周縁から所定距離だけ、基
板上の最上層である前記ソルダレジスト層を再度積層さ
せて形成したことを特徴とする請求項6記載の半導体パ
ッケージ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950037513A KR0170024B1 (ko) | 1995-10-27 | 1995-10-27 | 관통 슬롯 둘레에 에폭시 배리어가 형성된 기판 및 이를 이용한 향상된 습기 방출 특성을 갖는 볼 그리드 어레이 반도체 패키지 |
KR1995P37513 | 1995-10-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10308469A true JPH10308469A (ja) | 1998-11-17 |
JP2899958B2 JP2899958B2 (ja) | 1999-06-02 |
Family
ID=19431537
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8302542A Expired - Lifetime JP2899958B2 (ja) | 1995-10-27 | 1996-10-28 | エポキシバリヤーが形成された基板及びこれを用いた半導体パッケージ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5767446A (ja) |
JP (1) | JP2899958B2 (ja) |
KR (1) | KR0170024B1 (ja) |
Families Citing this family (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US6509807B1 (en) | 1997-04-08 | 2003-01-21 | X2Y Attenuators, Llc | Energy conditioning circuit assembly |
US6606011B2 (en) | 1998-04-07 | 2003-08-12 | X2Y Attenuators, Llc | Energy conditioning circuit assembly |
US7321485B2 (en) | 1997-04-08 | 2008-01-22 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
US9054094B2 (en) | 1997-04-08 | 2015-06-09 | X2Y Attenuators, Llc | Energy conditioning circuit arrangement for integrated circuit |
US6650525B2 (en) | 1997-04-08 | 2003-11-18 | X2Y Attenuators, Llc | Component carrier |
US7336468B2 (en) | 1997-04-08 | 2008-02-26 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
US7301748B2 (en) | 1997-04-08 | 2007-11-27 | Anthony Anthony A | Universal energy conditioning interposer with circuit architecture |
US6995983B1 (en) | 1997-04-08 | 2006-02-07 | X2Y Attenuators, Llc | Component carrier |
JP3147053B2 (ja) * | 1997-10-27 | 2001-03-19 | 日本電気株式会社 | 樹脂封止型ボールグリッドアレイicパッケージ及びその製造方法 |
US6495083B2 (en) | 1997-10-29 | 2002-12-17 | Hestia Technologies, Inc. | Method of underfilling an integrated circuit chip |
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US6038136A (en) * | 1997-10-29 | 2000-03-14 | Hestia Technologies, Inc. | Chip package with molded underfill |
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JP2000294894A (ja) * | 1998-12-21 | 2000-10-20 | Seiko Epson Corp | 回路基板およびその製造方法ならびに回路基板を用いた表示装置および電子機器 |
JP3914654B2 (ja) * | 1999-03-17 | 2007-05-16 | 株式会社ルネサステクノロジ | 半導体装置 |
US6199464B1 (en) | 1999-07-12 | 2001-03-13 | Lucent Technologies, Inc. | Method and apparatus for cutting a substrate |
JP2001326304A (ja) * | 2000-05-15 | 2001-11-22 | Toshiba Corp | 半導体装置及びその製造方法 |
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