CN110622301A - 功率半导体装置及其制造方法 - Google Patents

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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
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    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/29099—Material
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    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37155—Nickel [Ni] as principal constituent
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37157—Cobalt [Co] as principal constituent
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
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    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/3716—Iron [Fe] as principal constituent
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    • H01L2224/37163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48499—Material of the auxiliary connecting means
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
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    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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Abstract

一种功率半导体装置(1)，具备平板状的第1厚铜层(14)、配置于第1厚铜层(14)上的绝缘片层(16)、配置于绝缘片层(16)上且形成了图案的第2厚铜层(18A)、配置于第2厚铜层(18A)上的导电性的接合层(20)、以及配置于接合层(20)上的半导体功率器件(22)，半导体功率器件(22)与接合层(20)接合，同时，第2厚铜层(18A)的维氏硬度比第1厚铜层(14)的维氏硬度小，为50以下。提供一种功率半导体装置，能够不增加热阻而提高接合的可靠性。

Description

功率半导体装置及其制造方法
技术领域
本实施方式涉及功率半导体装置及其制造方法。
背景技术
目前，很多研究机构在进行碳化硅(SiC：Silicon Carbide)器件的研究开发。SiC功率器件具有比Si功率器件更优异的低导通电阻、高速开关和高温工作特性。
SiC半导体功率模块中，SiC器件的电力相对较小，因此能够导通大电流，且容易进行高温工作，但必须进行用于允许上述操作的半导体功率模块的设计。
作为半导体功率模块的1种，以往已知的是，包含绝缘栅极双极晶体管(IGBT：Insulated Gate Bipolar Transistor)那样的功率元件(芯片)的半导体功率器件的外周用树脂成型的半导体功率模块。
工作状态下，半导体功率器件会产热，因此一般在基板的背面侧配置散热片、翅片等散热器进行散热，使半导体功率器件冷却。
尤其是近年来，为了实现低热阻化，正在推进基板部的厚铜化。
在半导体功率模块的结温Tj上升的同时，功率循环耐量在以往的技术(铝线)中变得严格。因此，最近，为了延长寿命，有时会使用铜线，而不是铝线。此外，有时还使用引线材、电极柱等上部布线来代替线。
以往的半导体功率模块中，还公开了下述例子：在散热器与金属板的连接结构、电极布线的连接结构中，在应力缓冲层/引线框间的接合中不使用接合材，而是应用激光焊接技术。
现有技术文献
专利文献
专利文献1：日本特开2003-168769号公报
专利文献2：日本特开2014-053406号公报
专利文献3：日本特开2015-23183号公报
专利文献4：日本特开2009-4544号公报
专利文献5：日本特开2000-100849号公报
专利文献6：日本特开2016-4796号公报
专利文献7：日本特开2015-149326号公报
专利文献8：日本特开2008-210942号公报
专利文献9：日本特开2009-105266号公报
非专利文献
非专利文献1：小藤甫、渡边晴夫、加藤通友著“关于无氧铜的研究(第3报告)关于无氧铜的重结晶图和晶粒生长(無酸素銅に関する研究(第3報)無酸素銅の再結晶図と粒成長について)”,日本金属学会志,第22卷,第10期,1958年10月,第493-497页。
发明内容
发明所要解决的课题
为了降低半导体功率模块的热阻，作为目前半导体功率模块的趋势，可列举芯片下的基板的厚铜化。厚铜化适合于降低热阻，但另一方面，对接合材的银烧成材、铜烧成材的接合部产生大的应力，因此由于基板的厚铜化而发生接合部的劣化，接合的可靠性令人担忧。
此外，将铜线接合在半导体功率器件上的情况下，相较于铝线，超声波的功率变得非常大，因此有时会使器件破坏。
此外，使用引线材、电极柱等上部布线的情况下，使用无铅系焊锡作为其接合材。可是，使用无铅系焊锡的情况下，在碳化硅(SiC)等具有200℃以上的耐热性的器件中，熔点接近结温Tj＝200℃，进一步ΔTj功率循环变大，因此功率循环耐量(功率循环寿命)会变小。
在半导体功率模块的结温Tj上升的同时，功率循环耐量在以往的技术(铝线)中变得严格。因此，最近，为了延长寿命，有时会使用铜线，而不是铝线。此外，有时还使用引线材、电极柱等上部布线来代替线。
可是，将铜线接合在半导体芯片上的情况下，相较于铝线，超声波的功率变得非常大，因此有时会使器件破坏。
使用引线材、电极柱等上部布线的情况下，使用无铅系焊锡作为其接合材。可是，使用无铅系焊锡的情况下，在碳化硅(SiC)等具有200℃以上的耐热性的器件中，熔点接近结温Tj＝200℃，进一步ΔTj功率循环变大，因此功率循环耐量(功率循环寿命)会变小。
本实施方式提供一种功率半导体装置及其制造方法，能够不会使热阻增加而提高接合的可靠性。
本实施方式提供一种功率半导体装置，使得对于半导体功率器件与位于其上表面的金属引线之间的接合层的热应力降低，且使金属引线的电阻降低，可靠性提高。
本实施方式提供一种功率半导体装置，对于反复冷热环境导致的应力，半导体功率器件与位于其上表面的金属引线之间的接合可靠性提高，激光产生的熔融深度容易控制。
用于解决课题的方法
根据本实施方式的一个方式，提供一种功率半导体装置，具备平板状的厚铜基板、部分地配置在前述厚铜基板上的导电性的接合层、配置于前述接合层上的半导体功率器件、以及与前述半导体功率器件的电极电连接的外部连接用端子，前述厚铜基板的维氏硬度为50以下。
根据本实施方式的另一方式，提供一种功率半导体装置，具备平板状的第1厚铜层、配置于前述第1厚铜层上的绝缘片层或第1热复合物层、配置于前述绝缘片层上且形成了图案的第2厚铜层、配置于前述第2厚铜层上的导电性的接合层、配置于前述接合层上的半导体功率器件、以及与前述半导体功率器件的各电极电连接的多个外部连接用端子，前述第2厚铜层的维氏硬度比前述第1厚铜层或前述外部连接用端子的维氏硬度小，为50以下。
根据本实施方式的另一方式，提供一种功率半导体装置的制造方法，具有形成经400℃以上热处理的第2厚铜层的工序、在第2厚铜层上形成导电性的接合层的工序、隔着绝缘片层或第1热复合物层在第1厚铜层上配置前述第2厚铜层的工序、在前述接合层上配置半导体功率器件且通过一边加热一边加压的加热-加压加工使前述半导体功率器件与前述接合层接合的工序、以及使前述半导体功率器件的电极与外部连接用端子连接的工序，经热处理的前述第2厚铜层的维氏硬度比前述第1厚铜层和/或前述外部连接用端子的维氏硬度小，为50以下。
根据本实施方式的一个方式，提供一种功率半导体装置，具备半导体功率器件、配置于前述半导体功率器件的上表面的芯片上接合层、以及配置于前述半导体功率器件的上表面且与前述芯片上接合层接合的金属引线，前述金属引线具有金属的层叠结构。
根据本实施方式的另一方式，提供一种功率半导体装置，具备基板、配置于前述基板上的第1电极图案、第2电极图案、第1信号电极图案和第2信号电极图案、配置于前述第1电极图案上的芯片下接合层、配置于前述芯片下接合层上且在表面侧具有第1衬垫电极和第2衬垫电极的半导体功率器件、配置于前述第1衬垫电极上的芯片上接合层、配置于前述第2电极图案上的源极电极上接合层、以及与前述源极电极上接合层和前述芯片上接合层接合的第1金属引线，前述第1金属引线具有金属的层叠结构。
根据本实施方式的一个方式，提供一种功率半导体装置，具备在表面形成有衬垫电极的半导体功率器件、配置于前述衬垫电极上且与前述衬垫电极接合的比前述衬垫电极厚的导电性的芯片上接合层、以及配置于前述芯片上接合层的上表面且与前述芯片上接合层接合的金属引线，前述金属引线与前述芯片上接合层间具有通过激光焊接形成的熔融再凝固部。
根据本实施方式的另一方式，提供一种功率半导体装置，具备基板、配置于前述基板上的第1电极图案、第2电极图案、第1信号电极图案和第2信号电极图案、配置于前述第1电极图案上的芯片下接合层、配置于前述芯片下接合层上且在表面侧具有第1衬垫电极和第2衬垫电极的半导体功率器件、配置于前述第1衬垫电极上且与前述第1衬垫电极连接的导电性的芯片上接合层、以及与前述第2电极图案和前述芯片上接合层接合的金属引线，前述金属引线与前述芯片上接合层间和前述金属引线与前述第2电极图案间具有通过激光焊接形成的熔融再结合部。
根据本实施方式的另一方式，提供一种功率半导体装置，具备在表面形成有衬垫电极的半导体功率器件、配置于前述衬垫电极上且与前述衬垫电极接合的导电性的芯片上接合层、配置于前述芯片上接合层上且与前述芯片上接合层接合的比前述芯片上接合层厚的金属板、以及配置于前述金属板的上表面且与前述金属板接合的金属引线，前述金属引线与前述金属板间具有通过激光焊接形成的熔融再凝固部。
根据本实施方式的另一方式，提供一种功率半导体装置，具备在表面形成有衬垫电极的半导体功率器件、配置于前述衬垫电极上且形成为比前述衬垫电极厚的镀层、以及配置于前述镀层的上表面且与前述镀层接合的金属引线，前述金属引线与前述镀层间具有通过激光焊接形成的熔融再凝固部。
发明效果
根据本实施方式，能够提供不使热阻增加而能够提高接合的可靠性的功率半导体装置及其制造方法。
根据本实施方式，能够提供一种对于半导体功率器件与位于其上表面的金属引线之间的接合层的热应力减少、且金属引线的电阻减小、可靠性提高的功率半导体装置。
根据本实施方式，能够提供一种功率半导体装置，对于反复冷热环境导致的应力，半导体功率器件与位于其上表面的金属引线之间的接合可靠性提高，激光产生的熔融深度容易控制。
附图说明
图1为应用本技术的一个实施方式涉及的功率半导体装置的示意性截面结构图。
图2为铜的退火导致的屈服应力与退火温度的关系。
图3中，(a)为对比较例涉及的功率半导体装置中银烧成层的劣化进行说明的SAT(Scanning Acoustic Tomography，扫描声学层析成像)图像例，(b)为对图3(a)进行说明的线状图。
图4中，(a)为对比较例涉及的功率半导体装置中银烧成层的劣化进行说明的截面图像例，(b)为对图4(a)进行说明的线状图。
图5中，(a)为对应用本技术的一个实施方式涉及的功率半导体装置中银烧成层的劣化进行说明的SAT图像例，(b)为对图5(a)进行说明的线状图。
图6中，(a)为对应用本技术的一个实施方式涉及的功率半导体装置中银烧成层的劣化进行说明的截面图像例，(b)为对图6(a)进行说明的线状图。
图7为应用于根据银烧成层的破坏模型不同进行的热阻模拟的示意性截面结构图。
图8为比较例涉及的功率半导体装置中银烧成层的破坏为横向裂纹模型时应用于热阻模拟的示意性截面结构图。
图9中，(a)为图8中Cu层与Ag烧成层的界面的SAT图像例，(b)为对图9(a)进行说明的线状图，(c)为图8中SiC半导体功率器件与Ag烧成层的界面的SAT图像例，(d)为对图9(c)进行说明的线状图。
图10中，(a)为图8中Ag烧成层的截面图像例，(b)为对图10(a)进行说明的线状图。
图11为应用本技术的一个实施方式涉及的功率半导体装置中银烧成层的破坏为纵向裂纹模型时应用于热阻模拟的示意性截面结构图。
图12中，(a)为图11中Cu层与Ag烧成层的界面的SAT图像例，(b)为对图12(a)进行说明的线状图，(c)为图11中SiC半导体功率器件与Ag烧成层的界面的SAT图像例，(d)为对图12(c)进行说明的线状图。
图13中，(a)为图11中Ag烧成层的截面图像例，(b)为对图13(a)进行说明的线状图。
图14为应用本技术的一个实施方式涉及的功率半导体装置中银烧成层的破坏为随机裂纹模型时应用于热阻模拟的示意性截面结构图。
图15中，(a)为图14中Cu层与Ag烧成层的界面的SAT图像例，(b)为对图15(a)进行说明的线状图，(c)为图14中SiC半导体功率器件与Ag烧成层的界面的SAT图像例，(d)为对图15(c)进行说明的线状图。
图16中，(a)为图14中Ag烧成层的截面图像例，(b)为对图16(a)进行说明的线状图。
图17中，(a)为表示比较例涉及的功率半导体装置中银烧成层的破坏为横向裂纹(圆柱)模型时的热模拟结果的示意性平面图案构成图，(b)为沿图17(a)的I-I线的示意性截面结构图。
图18中，(a)为表示应用本技术的一个实施方式涉及的功率半导体装置中银烧成层的破坏为纵向裂纹模型时的热模拟结果的示意性平面图案构成图，(b)为沿图18(a)的II-II线的示意性截面结构图。
图19中，(a)为表示应用本技术的一个实施方式涉及的功率半导体装置中银烧成层的破坏为随机裂纹(球)模型时的热模拟结果的示意性平面图案构成图，(b)为沿图19(a)的III-III线的示意性截面结构图。
图20为应用本技术的一个实施方式涉及的功率半导体装置在热循环测试中的温度曲线例。
图21为应用本技术的一个实施方式涉及的功率半导体装置中以银烧成层的破坏为横向裂纹(圆柱)模型H、纵向裂纹模型V和随机裂纹(球)模型R这3种破坏模型为参数的热阻Rth比与接合面积率的关系。
图22为无氧铜中，以氧含量为参数的维氏硬度HV与退火温度的关系。
图23为能够搭载于冷却器的应用本技术的一个实施方式涉及的功率半导体装置的示意性截面结构图(构成例1)。
图24为能够搭载于冷却器的应用本技术的一个实施方式涉及的功率半导体装置的示意性截面结构图(构成例2)。
图25为能够搭载于冷却器的应用本技术的一个实施方式涉及的功率半导体装置的示意性截面结构图(构成例3)。
图26为能够搭载于冷却器的应用本技术的一个实施方式涉及的功率半导体装置的示意性截面结构图(构成例4)。
图27中，(a)为应用本技术的一个实施方式涉及的功率半导体装置，是一对一(1in 1)模块的示意性平面图案构成图，(b)为沿图27(a)的IV-IV线的示意性截面结构图。
图28为应用本技术的一个实施方式涉及的功率半导体装置，是一对一(1 in 1)模块的示意性俯视图。
图29为应用本技术的一个实施方式涉及的功率半导体装置，是一对一(1 in 1)模块的SiC MOSFET的示意性电路表示图。
图30为应用本技术的一个实施方式涉及的功率半导体装置，是一对一(1 in 1)模块的SiC MOSFET的详细电路表示图。
图31为应用本技术的一个实施方式涉及的功率半导体装置，是二合一(2 in 1)模块的示意性平面图案构成图。
图32为应用本技术的一个实施方式涉及的功率半导体装置，是二合一(2 in 1)模块的示意性俯视图。
图33为应用本技术的一个实施方式涉及的功率半导体装置，是二合一(2 in 1)模块的SiC MOSFET的示意性电路表示图。
图34为能够适用于应用本技术的一个实施方式涉及的功率半导体装置的半导体功率器件的例子，是包括源极衬垫电极SPD、栅极衬垫电极GPD的SiC MOSFET的示意性截面结构图。
图35为能够适用于应用本技术的一个实施方式涉及的功率半导体装置的半导体功率器件的例子，是包括发射极衬垫电极EPD、栅极衬垫电极GPD的IGBT的示意性截面结构图。
图36为能够适用于应用本技术的一个实施方式涉及的功率半导体装置的半导体功率器件的例子，是SiC DI(Double Implanted，双植入)MOSFET的示意性截面结构图。
图37为能够适用于应用本技术的一个实施方式涉及的功率半导体装置的半导体功率器件的例子，是SiC T(Trench，沟槽栅)MOSFET的示意性截面结构图。
图38为在使用应用本技术的一个实施方式涉及的功率半导体装置构成的三相交流逆变器的电路构成中，应用SiC MOSFET作为半导体功率器件，在电源端子PL-接地端子NL间连接有缓冲电容器的电路构成例。
图39为在使用应用本技术的一个实施方式涉及的功率半导体装置构成的三相交流逆变器的电路构成中，应用SiC MOSFET作为半导体功率器件的三相交流逆变器的电路构成图。
图40为应用本技术的一个实施方式涉及的功率半导体装置的示意性平面图案构成图。
图41为应用本技术的一个实施方式涉及的功率半导体装置，是沿图40的V-V线的示意性截面结构图。
图42为比较例涉及的功率半导体装置，是沿对应于图40的平面图案构成的V-V线的示意性截面结构图。
图43中，(a)为应用本技术的一个实施方式涉及的功率半导体装置的另一示意性截面结构图，(b)为比较例涉及的功率半导体装置的另一示意性截面结构图。
图44中，(a)为比较例涉及的功率半导体装置的示意性平面图案构成图，(b)为沿图44(a)的VI-VI线的示意性截面结构图。
图45为应用本技术的一个实施方式涉及的功率半导体装置，是沿对应于图40的平面图案构成的V-V线的示意性截面结构图。
图46为应用本技术的一个实施方式涉及的功率半导体装置中应用的金属引线的制造方法，(a)为准备金属层的工序图，(b)为将金属层层叠、压延的工序图，(c)为将层叠的金属层压延，结果形成期望的矩形形状的工序图，(d)为将层叠的金属层压延，结果形成期望的圆角矩形形状的工序图。
图47中，(a)为应用本技术的一个实施方式涉及的功率半导体装置在ΔTj功率循环测试中电流与温度的变化的示意图，(b)为应用本技术的一个实施方式涉及的功率半导体装置在热循环测试中的温度曲线例。
图48为应用本技术的一个实施方式涉及的功率半导体装置中，以引线部件为参数的最大主应力(Pa)与热膨胀系数CTE(Coefficient of Thermal Expansion)(ppm/℃)的关系。
图49为应用本技术的一个实施方式涉及的功率半导体装置中，以引线部件为参数的热膨胀系数CTE(ppm/℃)与功率循环测试(PCT)寿命的关系。
图50为应用本技术的一个实施方式涉及的功率半导体装置中，以引线部件为参数的芯片上烧成Ag接合率(％)与功率循环数(千循环)的关系。
图51为应用本技术的一个实施方式涉及的功率半导体装置中引线层的构成例，(a)是Cu/因瓦合金(Invar)/Cu结构且厚度比为1:8:1的例子，(b)是Cu/因瓦合金/Cu结构且厚度比为1:1:1的例子，(c)为Cu单质层的例子。
图52为应用本技术的一个实施方式涉及的功率半导体装置，是具备梳齿金属引线的一对一(1 in 1)模块的SiC MOSFET的示意性平面图案构成例。
图53为应用本技术的一个实施方式涉及的功率半导体装置，是具备梳齿金属引线的一对一(1 in 1)模块的SiC MOSFET的另一示意性平面图案构成例。
图54为应用本技术的一个实施方式涉及的功率半导体装置，是二合一模块中形成模具树脂层前的示意性平面图案构成图。
图55为从图54中的VIIA-VIIA方向观测到的侧视图。
图56为应用本技术的一个实施方式涉及的功率半导体装置，是形成模具树脂层后的示意性俯视构成图。
图57为应用本技术的一个实施方式涉及的功率半导体装置的主要部分的示意性平面图案构成图。
图58为沿图57的VIII-VIII线的示意性截面结构图。
图59为沿图57的IX-IX线的示意性截面结构图。
图60为应用本技术的一个实施方式涉及的功率半导体装置，是二合一模块中形成树脂层前的示意性平面图案构成图。
图61中，(a)为应用本技术的一个实施方式涉及的功率半导体装置封闭前的示意性平面图案构成图，(b)为沿图61(a)的X-X线的示意性截面结构图。
图62中，(a)为应用本技术的一个实施方式涉及的功率半导体装置封闭前的示意性平面图案构成图，(b)为沿图62(a)的XI-XI线的示意性截面结构图。
图63中，(a)为应用本技术的一个实施方式涉及的功率半导体装置封闭前的示意性平面图案构成图，(b)为沿图63(a)的XII-XII线的示意性截面结构图。
图64为对比较例涉及的功率半导体装置中引线布线的接合方法进行说明的示意性截面结构图(其1)。
图65中，(a)为对比较例涉及的功率半导体装置中引线布线的接合方法进行说明的示意性截面结构图(其2)，(b)为图65(a)中P部分的放大图。
图66中，(a)为对比较例涉及的功率半导体装置中引线布线的接合方法进行说明的示意性截面结构图(其3)，(b)为对比较例涉及的功率半导体装置中引线布线的接合方法进行说明的示意性截面结构图(其4)。
图67为对应用本技术的一个实施方式涉及的功率半导体装置的制造方法的一个工序进行说明的示意性截面结构图，(a)为其1，(b)为其2，(c)为其3，(d)为其4，(e)为其5。
图68为对应用本技术的一个实施方式涉及的功率半导体装置的制造方法的部分制造工序进行说明的示意性截面结构图，(a)为其1，(b)为其2，(c)为其3。
图69为对应用本技术的一个实施方式涉及的功率半导体装置的制造方法的整个制造工序进行说明的示意性截面结构图，(a)为其4，(b)为其5，(c)为其6，(d)为其7。
图70为对应用本技术的一个实施方式涉及的功率半导体装置的制造方法的部分制造工序进行说明的示意性截面结构图，(a)为其1，(b)为其2。
图71为对应用本技术的一个实施方式涉及的功率半导体装置的制造方法的整个制造工序进行说明的示意性截面结构图，(a)为其4，(b)为其5，(c)为其6，(d)为其7。
图72为比较例涉及的功率半导体装置中激光照射的示意性说明图。
图73为比较例涉及的功率半导体装置中对CuMo照射激光时的示意性说明图。
图74为比较例涉及的功率半导体装置中对Cu/CuMo包覆物照射激光时的示意性说明图。
图75为照射于金属材料的激光的反射率R与激光波长λ的关系图。
图76为应用本技术的一个实施方式涉及的功率半导体装置，是二合一模块(2 in1 Module)(半桥内置模块)中形成模具树脂层前的示意性平面图案构成图。
图77为从图76中的XIIIA-XIIIA方向观测到的侧视图。
图78为应用本技术的一个实施方式的变形例涉及的功率半导体装置，是从图76中的XIIIA-XIIIA方向观测到的侧视图。
图79为图78中A部分的放大图。
图80为应用本技术的一个实施方式涉及的功率半导体装置，是二合一模块(半桥内置模块)中形成模具树脂层前的示意性俯视构成图。
图81为应用本技术的一个实施方式的变形例涉及的功率半导体装置，是二合一模块(半桥内置模块)中形成模具树脂层前的示意性俯视构成图。
具体实施方式
接下来，参照附图对实施方式进行说明。以下进行说明的附图的记载中，对相同或类似的部分给予相同或类似的符号。但应当注意，附图是示意性的，各构成构件的厚度和平面尺寸的关系等与现实中是不同的。因此，具体的厚度、尺寸应当参考以下的说明来判断。此外，毋庸置疑，附图相互之间也包括尺寸的关系、比率互不相同的部分。
此外，以下所示实施方式例示的是用于使技术思想具体化的装置、方法，并不是对各构成构件的材质、形状、结构、配置等进行限定。在权利要求的范围内，本实施方式可以进行各种变更。
[实施方式]
如图1所示，应用本技术的一个实施方式涉及的功率半导体装置1的主要部分有平板状的厚铜基板2、部分地配置于厚铜基板2上的导电性的接合层20、以及配置于接合层20上的半导体功率器件22，具备与形成于半导体功率器件22的表面或背面的电极电连接且如后面的图23记载的那样的外部连接用端子。接合层20为Ag烧成层、Cu烧成层、Au烧成层或Ni烧成层，与半导体功率器件22接合。厚铜基板2的维氏硬度为50以下。作为无氧铜的硬度评价方法，已知有“维氏硬度”。后面对维氏硬度进行描述(图22)。
进一步，如图1所示，厚铜基板2具备第1厚铜层14和配置于第1厚铜层14上的第2厚铜层18A。这里，接合层20部分地配置在第2厚铜层18A上。第2厚铜层18A中应用经退火的退火铜等。第2厚铜层18A的厚度例如约为1mm以上。
第2厚铜层18A的维氏硬度比第1厚铜层14的维氏硬度小，为50以下。
此外，如图1所示，具备配置于第1厚铜层14上、尺寸在第2厚铜层18A以上的绝缘片层16。第2厚铜层18A配置在绝缘片层16上。
半导体功率器件22隔着接合层20与第2厚铜层18A连接。
此外，半导体功率器件22可以通过对接合层20一边加热一边加压的加热-加压加工来接合。
绝缘片层16例如为以环氧系、聚酰亚胺系树脂等为基础树脂的半固化材料的片层。绝缘片层16的导热率为5W/mK以上，厚度例如约为0.1mm～0.3mm左右。使用绝缘片层16的理由是为了使成本比陶瓷基板低。
进一步，如图1所示，应用本技术的一个实施方式涉及的功率半导体装置1具备冷却器10，第1厚铜层14可以隔着焊锡层12配置在冷却器10上。作为焊锡层12的材料，可以应用Sn系焊锡层。此外，也可以应用Ag烧成层、Cu烧成层。此外，作为所谓散热油脂，也可以应用包含有机硅的热复合物。热复合物的厚度例如为0.05mm～0.2mm左右。此外，应用本技术的一个实施方式涉及的功率半导体装置1中，冷却器10为水冷式或气冷式。图1中，Ag烧成层20的尺寸是与半导体功率器件22相同的尺寸，也可以比半导体功率器件22大。
此外，接合层20例如为金属粒子接合层。这里，金属粒子接合层是将含有导电性粒子的糊层烧成而形成的，导电性粒子为金属微粒，形成糊层的糊是使金属微粒以所需浓度分散在规定溶剂中而构成的。金属微粒可以设为银粒子、铜粒子、金粒子或镍粒子等中的任一种。因此，接合层20具有Ag烧成层、Cu烧成层、Au烧成层、Ni烧成层等。
需说明的是，规定溶剂可以设为萜品醇、十四烷、松油醇、煤油中的任一种或它们的组合混合物。此外，作为组合混合物，可以应用萜品醇、十四烷、松油醇、煤油中至少任一种的组合。此外，作为萜品醇，也可以应用α-萜品醇、β-萜品醇、γ-萜品醇的混合物。
作为含有导电性粒子的糊的一种即银微粒糊例如是使粒径约1μm～约50μm的银微粒在规定溶剂中扩散而得的。作为溶剂，例如应用萜品醇等极性溶剂、十四烷等烃系溶剂、水系溶剂、酮系溶剂等。
银微粒成为将作为核的银微粒的表面用由有机化合物等构成的壳(有机壳)覆盖的构成。由此，能够提高在溶剂中的分散性，同时防止银微粒的氧化。此外，通过在进行烧成处理前的工序中对由银微粒糊形成的糊层加压或加热使壳破坏，能够提高银微粒的密度，能够提高作为烧结体的金属粒子接合层的致密性。
此外，应用本技术的一个实施方式中，例如使用银微粒的浓度约为81重量(％)以下的银微粒糊。这为了使由于烧成而析出的金属银致密，确保良好的导电性和接合性。
此外，由银微粒糊形成的糊层的烧成温度例如约为200～400℃左右。此外，糊层的烧成时间例如约为5分钟以上。
通过该烧成处理，高熔点的金属银(熔点约960℃)析出，形成接合层20。
而且，接合层20发挥与金属银(Ag)同等的特性，因而为低电阻(100℃时约为2.08×10-8[Ωm])且具有优异的导热率(300K时约为429W/mK)，熔点约为960℃，具有高耐热性。由Ag烧成层形成接合层20时，厚度例如约为0.02mm～0.15mm左右。
因此，即使在例如接近约400℃的高温下驱动SiC器件的情况下，接合部也不会熔融，能够提高器件特性的可靠性、安装时的可靠性。此外，与现有的加入了Pb的焊锡相比，还能够使热阻降低50％，能够确保与焊锡同等以上的可靠性。
(加压加工工序)
对应用本技术的一个实施方式涉及的功率半导体装置的加压加工工序进行说明。
(A)首先，作为芯片安装工序，隔着Ag烧成层20将半导体功率器件22搭载在厚铜基板2上。
(B)接下来，将上述结构配置在加热器等加热装置(省略图示)上，用加压板实施加热-加压工序。加热温度例如约为200℃～350℃左右，加压压力PA例如约为10MPa～80MPa左右。
(屈服应力YS与退火温度的关系)
铜的退火导致的屈服应力YS(Yield Stress)(MPa)与退火温度(℃)的关系表现为图2所示。如图2所示，通过使铜在约400℃～800℃左右退火，铜的屈服应力YS减小。退火前(NA)铜的屈服应力YS约为200MPa-300MPa左右。另一方面，使铜退火后铜的屈服应力YS在退火温度400℃时约为68MPa，在退火温度500℃时约为72MPa左右。如图2所示，通过使铜在约400℃～800℃左右退火，铜的屈服应力YS减小。即铜本身变软。可以利用该效应改变银烧成层的劣化模式。
应用本技术的一个实施方式涉及的功率半导体装置1中，通过为了对半导体功率器件22的芯片下的基板材料即第2厚铜层18A事先施加退火效应而进行热处理，使材料柔软，能够降低对接合部(20)施加的应力，抑制接合部(20)的劣化。
应用本技术的一个实施方式涉及的功率半导体装置1具有在接合层20发生劣化时不是从边缘推进那样的裂纹，而是纵向推进那样的裂纹、部分随机破坏那样的劣化模式的接合劣化结构。
根据应用本技术的一个实施方式涉及的功率半导体装置1，能够提供使用热处理厚铜基板的功率半导体装置结构，该热处理厚铜基板是用于银烧成层20的劣化设计的热处理厚铜基板。
需说明的是，图2中，退火温度800℃的例子对应于形成由Cu/SiN/Cu的层结构构成的绝缘基板(DBC基板：Direct Bonding Copper(直接连接铜材))时应用800℃的热处理温度的例子。Cu/SiN/Cu层结构的厚度例如约为0.4mm/0.32mm/0.4mm，比功率半导体装置1中第2厚铜层18A的厚度薄约1mm以上。
(利用超声波探伤装置的内部观察)
实施利用超声波探伤装置(SAT：Scanning Acoustic Tomography，扫描声学层析成像)的内部观察。内部观察到的图像例表现为图3(a)、图5(a)所示，样品的截面图像例表现为图4(a)、图6(a)所示。图3(a)、图5(a)中表示的是，用超声波探测器对具备第2厚铜层18A和在第2厚铜层18A上形成Ag烧成层20作为接合层的半导体功率器件22的功率半导体装置进行扫描而进行内部观察的结果。
比较例涉及的功率半导体装置中，由于环境温度、器件的产热，对Ag烧成层20产生了热应力，如图3(a)和图4(a)所示，Ag烧成层20中形成了由横向裂纹构成的劣化部23H，Ag烧成层20容易劣化。
(有无热处理导致的银烧成层的劣化的不同)
将与图8所示半导体功率器件22接合的铜层(Cu层)18那样无热处理导致的银烧成层的劣化的情形作为比较例示于图3和图4。即，对比较例涉及的功率半导体装置中银烧成层的劣化进行说明的SAT图像例表现为图3(a)所示，对图3(a)进行说明的线状图表现为图3(b)所示。此外，对比较例涉及的功率半导体装置中银烧成层的劣化进行说明的截面图像例表现为图4(a)所示，对图4(a)进行说明的线状图表现为图4(b)所示。
铜层18那样无热处理(通常的铜板)的情况下，如图3(b)的箭头E所示，观测到横向裂纹从Ag烧成层20的转角部分开始推进的破坏模式。如图4(a)所示，由该转角部分的截面图像例观测到横向裂纹推进的劣化部23H。
为了降低功率半导体装置的热阻，作为目前的功率半导体装置的趋势，为了使热扩散而进行厚铜化(厚度约1mm～5mm左右)。厚铜化适合于降低热阻，但另一方面，对接合材的银烧成材、铜烧成材的接合部产生大的应力。尤其是银烧成部从边缘部开始劣化，热阻增加。
将图1所示厚铜层18A那样有热处理导致的银烧成层的劣化的情形示于图5和图6。即，对应用本技术的一个实施方式涉及的功率半导体装置中银烧成层的劣化进行说明的SAT图像例表现为图5(a)所示，对图5(a)进行说明的线状图表现为图5(b)所示。此外，对应用本技术的一个实施方式涉及的功率半导体装置中银烧成层的劣化进行说明的截面图像例表现为图6(a)所示，对图6(a)进行说明的线状图表现为图6(b)所示。
厚铜层18A那样有热处理的情况下，如图5、图6所示，Ag烧成层20中观测到裂纹随机和/或纵向推进的破坏模式。如图5(b)和图6(a)、图6(b)所示，观测到裂纹随机和/或纵向推进的劣化部23R、23V。
厚铜层18A那样有热处理的样品的劣化机制是，铜变软，铜的表面产生粗糙，以此为起点发生劣化。铜的表面粗糙的情形如图6(a)、图6(b)所示，表现为Ag烧成层20与第2厚铜层18A的界面的凹凸形状。
(银烧成层破坏的不同导致的热阻模拟模型)
应用本技术的一个实施方式涉及的功率半导体装置中，破坏模式根据基板的不同而不同。对何种破坏模式对热阻产生何种程度的影响进行研究。
应用于根据银烧成层20的破坏模型的不同进行的热阻模拟的示意性截面结构表现为图7所示。即，如图7所示，应用于热阻模拟的示意性截面结构具备DBC基板2B、配置于DBC基板2B上的Ag烧成层20、以及配置于Ag烧成层20上的半导体功率器件22。DBC基板2B具有由铜箔层18B/SiN陶瓷基板17/铜箔层14B构成的3层结构，厚度分别为0.3mm/0.32mm/0.3mm。Ag烧成层20的厚度为0.06mm，SiC半导体功率器件22的厚度为0.25mm。此外，在DBC基板2B的背面，隔着SnAgCu焊锡层12配置假想有冷却器的铝层11。铝层11的厚度为1mm，SnAgCu焊锡层12的厚度为0.2mm，使铝层11的背面固定为65℃。图7中，热阻Rth表示SiC半导体功率器件22的Tj(结温)与铝层11的背面(65℃)间的热阻。
根据DBC基板2A表面侧的由铜箔层18A、Ag烧成层20和半导体功率器件22构成的3层结构，以下对能够从进行说明的热阻模拟观测到的3个破坏模型进行说明。
-横向裂纹模型-
比较例涉及的功率半导体装置中银烧成层20的破坏为横向裂纹模型时应用于热阻模拟的示意性截面结构表现为图8所示。图8中，铜层(Cu层)18对应于无热处理的通常的铜板的情况。此外，Ag烧成层20呈厚度55μm和厚度5μm的2层结构，在Ag烧成层20内、厚度5μm的层部分，产生由横向裂纹构成的劣化部23H。
图8中Cu层18与Ag烧成层20的界面的SAT图像例表现为图9(a)所示，对图9(a)进行说明的线状图表现为图9(b)所示，图8中SiC半导体功率器件22与Ag烧成层20的界面的SAT图像例表现为图9(c)所示，对图9(c)进行说明的线状图表现为图9(d)所示。图8中Ag烧成层20的截面图像例表现为图10(a)所示，对图10(a)进行说明的线状图表现为图10(b)所示。
-纵向裂纹模型-
应用本技术的一个实施方式涉及的功率半导体装置中Ag烧成层20的破坏为纵向裂纹模型时应用于热阻模拟的示意性截面结构表现为图11所示。图11中，第2厚铜层(Cu层)18A对应于有热处理的维氏硬度50以下的退火铜板的情况。此外，在Ag烧成层20中，产生由纵裂纹构成的劣化部23V。
图11中第2厚铜层(Cu层)18A与Ag烧成层20的界面的SAT图像例表现为图12(a)所示，对图12(a)进行说明的线状图表现为图12(b)所示，图11中SiC半导体功率器件22与Ag烧成层20的界面的SAT图像例表现为图12(c)所示，对图12(c)进行说明的线状图表现为图12(d)所示。图11中Ag烧成层20的截面图像例表现为图13(a)所示，对图13(a)进行说明的线状图表现为图13(b)所示。
-随机裂纹模型-
应用本技术的一个实施方式涉及的功率半导体装置中Ag烧成层20的破坏为随机裂纹模型时应用于热阻模拟的示意性截面结构表现为图14所示。图14中，第2厚铜层(Cu层)18A对应于有热处理的维氏硬度50以下的退火铜板的情况。此外，在Ag烧成层20中，产生由随机裂纹构成的劣化部23R。
图14中第2厚铜层(Cu层)18A与Ag烧成层20的界面的SAT图像例表现为图15(a)所示，对图15(a)进行说明的线状图表现为图15(b)所示，图14中SiC半导体功率器件22与Ag烧成层20的界面的SAT图像例表现为图15(c)所示，对图15(c)进行说明的线状图表现为图15(d)所示。图14中Ag烧成层20的截面图像例表现为图16(a)所示，对图16(a)进行说明的线状图表现为图16(b)所示。这里，作为图16(a)、图16(b)，与表示有热处理导致的银烧成层的劣化的情形的图6(a)、图6(b)是同样的。不过，图6中表示的是对裂纹在Ag烧成层20中随机和/或纵向推进的破坏模式进行说明的例子，而图16(a)、图16(b)中表示的是对由球形随机裂纹构成的劣化部23R进行说明的例子。
(热模拟结果)
热模拟中，对于具有0.25mm厚度的5mm见方的芯片，导入具有0.01mm厚度的4.4mm见方的产热层。
比较例涉及的功率半导体装置中银烧成层20的破坏为横向裂纹(圆柱)模型时表示热模拟的示意性平面图案构成表现为图17(a)所示，沿图17(a)的I-I线的示意性截面结构表现为图17(b)所示。
应用本技术的一个实施方式涉及的功率半导体装置中银烧成层20的破坏为纵向裂纹模型时表示热模拟的示意性平面图案构成表现为图18(a)所示，沿图18(a)的II-II线的示意性截面结构表现为图18(b)所示。
此外，应用本技术的一个实施方式涉及的功率半导体装置中银烧成层20的破坏为随机裂纹(球)模型时表示热模拟的示意性平面图案构成表现为图19(a)所示，沿图19(a)的III-III线的示意性截面结构表现为图19(b)所示。
-热循环测试-
应用本技术的一个实施方式涉及的功率半导体装置中热循环测试中的温度曲线例表现为图20所示。即，如图20所示，在-50℃～200℃的范围内进行热循环测试。热循环的1个循环的周期为80分钟，其细项是，-50℃30分钟、从-50℃至+200℃的升温时间10分钟、+200℃30分钟、从+200℃至-50℃的冷却时间10分钟(参照图20)。
-热阻Rth比与接合面积率的关系-
以应用本技术的一个实施方式涉及的功率半导体装置中Ag烧成层20的破坏为横向裂纹(圆柱)模型H、纵向裂纹模型V和随机裂纹(球)模型R的3个破坏模型为参数的热阻Rth比与接合面积率的关系表现为图21所示。这里，热阻Rth比是将Ag烧成层20中不产生劣化部的情况作为1的相对值。此外，接合面积率是半导体功率器件22与Ag烧成层20之间的接合面积率。以Ag烧成层20中不产生劣化部的情况作为1。
Ag烧成层20的破坏为横向裂纹(圆柱)模型H的情况下，在产生劣化部23H的同时接合面积率降低，同时热阻Rth比上升。
另一方面，纵向裂纹模型V的情况下，在产生劣化部23V的同时接合面积率降低，热阻Rth比的增加受到抑制。进一步，随机裂纹(球)模型R的情况下，在产生劣化部23R的同时接合面积率降低，热阻Rth比的增加大体受到抑制。圆柱状劣化的模式中，热阻急剧增加，而纵向裂纹-随机(球状)的劣化中，即使接合面积减小，热阻也不会大幅增加。已知使银烧成层的劣化模式为纵向裂纹-随机(球状)的劣化为好。
应用本技术的一个实施方式涉及的功率半导体装置中，可以是，接合层发生劣化时在接合层内不是从半导体功率器件周边的边缘向半导体功率器件的中央部推进那样的裂纹，而是具有离开半导体功率器件周边、形成在第2厚铜层与半导体功率器件之间纵向推进那样的裂纹、部分随机破坏那样的劣化模式的接合劣化结构。
(维氏硬度与退火温度的关系)
作为无氧铜的硬度的评价方法，已知有“维氏硬度”。无氧铜中，以氧含量(％)为参数的维氏硬度HV与退火温度(℃)的关系表现为图22所示。图22的基础是小藤甫、渡边晴夫、加藤通友著“关于无氧铜的研究(第3报告)关于无氧铜的重结晶图和晶粒生长”,日本金属学会志,第22卷,第10期,1958年10月,第493-497页的图1的数据。
图22表示的是无氧铜中的退火导致的退火效果。如箭头P所示，具有维氏硬度HV随着压延加工程度的增加而増大的倾向。另一方面，如箭头Q所示，具有维氏硬度HV随着退火温度(℃)的增加而减小的倾向。经过400℃以上的热处理，维氏硬度HV几乎都在50以下。
作为应用本技术的一个实施方式涉及的功率半导体装置中应用的退火铜的热处理的基准，如图22所示，使用维氏硬度HV，该维氏硬度HV成为用于表示通过热处理进行的退火的基准。维氏硬度HV是一种表示硬度的标准，为压入难度的一种。用制成金刚石的钢体对被试验物进行压入，利用此时出现的凹陷(压痕)的面积大小来判断是硬是软。
作为通常的1/4H等无氧铜的维氏硬度HV，约为44～100左右。另一方面，经过400℃以上的热处理，维氏硬度HV为50以下。
如图2所示，铜板是由于热处理而产生屈服应力的铜材。应用本技术的一个实施方式涉及的功率半导体装置具备使用对上部的铜板实施了热处理而得到的铜板的结构。即使施加于银烧成层20的热应力变大，由于对铜板进行了热处理，劣化的模式为纵向裂纹-随机裂纹，热阻也不会增加。
(冷却器搭载例)
-构成例1-
如图23所示，能够搭载于冷却器10的应用本技术的一个实施方式涉及的功率半导体装置(构成例1)具备冷却器10、配置于冷却器10上的第1热复合物层12TH或焊锡层、半导体功率器件22、漏极端子DT、源极端子ST、以及至少封闭半导体功率器件22的树脂层300。这里，厚铜基板2隔着第1热复合物层12TH或焊锡层配置在冷却器10上。其他构成与图1所示应用本技术的一个实施方式涉及的功率半导体装置是同样的。
此外，漏极端子DT隔着第2厚铜层(Cu层)18A和接合层20电连接于半导体功率器件22背面的漏极，源极端子ST隔着图中未显示的线电连接于半导体功率器件22的源极。需说明的是，构成例1中，公开了冷却水10W、油等冷却液在冷却器10中形成的孔中流动的水冷式的例子，但也可以采用气冷式。
需说明的是，也可以应用图23的结构实施热阻模拟。边界条件可以设为背面65℃、传热系数＝5000(W/m2K)。背面65℃是假想在冷却器10的下层面固定为65℃作为边界条件。因为是水冷式，所以设定传热系数＝5000(W/m2K)。如图23所示，铝制的冷却器10中，作为冷却水10W，使冷却水10W的温度固定为65℃。传热系数是热通过2个物体的接触面进行传导的容易度。水冷式冷却器10的情况下，热阻Rth表示SiC半导体功率器件22的Tj(结温)与Tw(冷却水温度)间的热阻。
根据热阻模拟结果，应用本技术的一个实施方式涉及的功率半导体装置中，第2厚铜层18A的厚度t2优选为2mm以上，第1厚铜层14的厚度t1在1mm～2mm内具有最适值。
-构成例2-
如图24所示，将气冷式的冷却器10应用于本技术的一个实施方式涉及的功率半导体装置(构成例2)具备冷却器10和配置于冷却器10上的第1热复合物层12TH或焊锡层。这里，厚铜基板2隔着第1热复合物层12TH或焊锡层配置在冷却器10上。
进一步，功率半导体装置(构成例2)与图23同样地具备漏极端子DT、源极端子ST，整体用树脂层300封闭。此外，漏极端子DT与半导体功率器件22的漏极电连接，源极端子ST与半导体功率器件22的源极电连接。其他构成与图1所示应用本技术的一个实施方式涉及的功率半导体装置是同样的。此外，构成例2中公开了气冷式的例子，但也可以采用水冷式。
-构成例3-
如图25所示，将气冷式的冷却器10应用于本技术的一个实施方式涉及的功率半导体装置(构成例3)具备冷却器10和配置于冷却器10上的绝缘片层16或第1热复合物层。这里，厚铜基板(第2厚铜层18A)隔着绝缘片层16或第1热复合物层配置在冷却器10上。此外，图23-图32所示厚铜基板(第2厚铜层18A)的维氏硬度比构成半导体功率器件22的外部连接用端子(源极端子ST、漏极端子DT)的铜的维氏硬度小，为50以下。如图25所示，构成例3对应于使用第2厚铜层18A作为厚铜基板2的例子。
进一步，功率半导体装置(构成例3)与图23同样地具备漏极端子DT、源极端子ST，整体用树脂层300封闭。此外，漏极端子DT与半导体功率器件22的漏极电连接，源极端子ST与半导体功率器件22的源极电连接。其他构成与图1所示应用本技术的一个实施方式涉及的功率半导体装置是同样的。此外，构成例3中公开了气冷式的例子，但也可以采用水冷式。
-构成例4-
如图26所示，将气冷式的冷却器10应用于本技术的一个实施方式涉及的功率半导体装置(构成例4)具备冷却器10和配置于冷却器10上的绝缘基板2B。这里，绝缘基板2B隔着第1热复合物层12TH配置在冷却器10上。这里，如图26所示，构成例4对应于使用第2厚铜层18A作为厚铜基板的例子。进一步，构成例4具备配置于绝缘基板2B上、具有第2厚铜基板18A以上的尺寸的第2热复合物层16TH，第2厚铜层18A也可以配置在第2热复合物层16TH上。此外，第2厚铜层18A的维氏硬度比构成半导体功率器件22的电力端子(源极端子ST、漏极端子DT)的铜的维氏硬度小，为50以下。
进一步，将冷却器10应用于本技术的一个实施方式涉及的功率半导体装置(构成例4)与图23同样地具备漏极端子DT、源极端子ST，整体用树脂层300封闭。此外，漏极端子DT与半导体功率器件22的漏极电连接，源极端子ST与半导体功率器件22的源极电连接。
绝缘基板2B例如可以为具备陶瓷基板17、配置于陶瓷基板17表面的铜箔层18B、以及配置于陶瓷基板17背面的铜箔层14B的DBC(Direct Bonding Copper，直接连接铜材)基板。其中，绝缘基板2B中也可以应用AMB(Active Metal Brazed(活性金属钎焊)、ActiveMetal Bond(活性金属连接))基板或DBA(Direct Bonding Aluminum，直接连接铝材)基板等。此外，构成例4中公开了气冷式的例子，但也可以采用水冷式。
以上的构成例1～4中，冷却器10仅给出了采用水冷式或气冷式中的一方，但采用哪一种方式都可以，用于车的驱动设备、电力转换装置等产热多的装置。
(功率半导体装置的制造方法)
应用本技术的一个实施方式涉及的功率半导体装置的制造方法具有：形成经400℃以上热处理的第2厚铜层18A的工序，在第2厚铜层18A上形成导电性的接合层20的工序，、隔着绝缘片层16或第1热复合物层在第1厚铜层14上配置第2厚铜层18A的工序，在接合层20上配置半导体功率器件22、通过一边加热一边加压的加热-加压加工使半导体功率器件22与接合层20接合的工序，以及将半导体功率器件22的电极与外部连接用端子(DT、ST)连接的工序。这里，经热处理的第2厚铜层18A的维氏硬度比第1厚铜层14或外部连接用端子(DT、ST)的维氏硬度小，为50以下。
进一步可以具备将功率半导体装置整体用树脂层300封闭的工序。作为树脂层300，可以使用能够应用于SiC系半导体功率器件的传递模树脂、热固化树脂等。此外，也可以部分应用硅胶等有机硅系树脂，或采用盒型功率半导体装置并应用于整体。
此外，接合层20可以具备Ag烧成层、Cu烧成层、Au烧成层或Ni烧成层等。
加热-加压加工的加热温度为200℃～350℃，加压压力为10MPa～80MPa。
(功率半导体装置的具体例)
-一对一(1 in 1)模块-
作为应用本技术的一个实施方式涉及的功率半导体装置1，一对一(1 in 1)模块的示意性平面图案构成表现为图27(a)所示，沿图27(a)的IV-IV线的示意性截面结构表现为图27(b)所示。进一步，对应于图27(a)和图27(b)的示意性俯视构成表现为图28所示。
如图27(a)、图27(b)和图28所示，应用本技术的一个实施方式涉及的功率半导体装置1具备平板状的第1厚铜层14、配置于第1厚铜层14上的绝缘片层16、配置于绝缘片层16上且形成了图案的第2厚铜层18A、18A(GP)、18A(SP)、配置于第2厚铜层18A上的导电性的接合层20、配置于接合层20上的半导体功率器件QA、QB、以及漏极端子DT、源极端子ST等端子。半导体功率器件QA、QB与接合层20接合，同时，第2厚铜层18A的维氏硬度比第1厚铜层14的维氏硬度、漏极端子DT、源极端子ST的维氏硬度小，为50以下。
此外，栅极端子GT、源极感应端子SST通过焊接等与栅极信号用布线图案18A(GP)、源极信号用布线图案18A(SP)连接。
此外，接合层20可以具备Ag烧成层、Cu烧成层、Au烧成层或Ni烧成层等。
此外，可以具备如下的接合劣化结构：接合层20中发生劣化时不是从边缘推进那样的裂纹，而是成为纵向推进那样的裂纹、部分随机破坏那样的劣化模式。
此外，半导体功率器件QA、QB是在其上表面形成有源极电极或发射极电极与栅极电极、在其下表面形成有漏极电极或集电极的FET或IGBT，多块芯片是并联连接的。功率半导体装置1中，可以是半导体功率器件QA、QB配置于绝缘片层16上，具有由与第2厚铜层18A相同的材料形成了图案的、与栅极电极电连接的栅极信号用布线图案和与源极电极或发射极电极电连接的源极或发射极信号用布线图案。此外，各布线图案仅公开了与第2厚铜层18A相同的厚度，但为比第2厚铜层18A薄的薄铜层也无妨。
半导体功率器件QA、QB可以具有更多的芯片，也可以设有二极管等其他元件。
如图27(a)、图27(b)和图28所示，应用本技术的一个实施方式涉及的功率半导体装置1具备配置于绝缘片层16上且由与第2厚铜层18A相同的材料形成了图案的栅极信号用布线图案GP和源极信号用布线图案SP。
如图27(a)、图27(b)和图28所示，应用本技术的一个实施方式涉及的功率半导体装置1中，半导体功率器件QA、QB配置于第2厚铜层18A上，半导体功率器件QA、QB的漏极电极通过加热-加压加工与接合层20接合。
这里，栅极信号用布线图案GP隔着栅极键合线GWA、GWB与半导体功率器件QA、QB的栅极电极连接，源极信号用布线图案SP隔着源极键合线SWA、SWB与半导体功率器件QA、QB的源极电极连接。此外，虽然这里省略了图示，但也可以将多根源极键合线SWA、SWB并联连接，或者使用板状电极与柱状电极的组合结构、引线框等代替这些键合线。
进一步，连接有半导体功率器件QA、QB的漏极电极的第2厚铜层18A上，通过焊接等连接有漏极端子DT，源极信号用布线图案SP上，通过焊接等连接有源极端子ST。此外，栅极信号用布线图案GP和源极信号用布线图案SP上，通过焊接等分别连接有栅极端子G和源极感应端子SST。
这里，作为半导体功率器件22，可以具备Si系IGBT、Si系MOSFET、SiC系MOSFET、SiC系IGBT、GaN系FET、氧化镓系FET中的任一种或它们中不同的多种。
(电路构成)
作为应用本技术的一个实施方式涉及的功率半导体装置，一对一(1 in 1)模块50的SiC MOSFET的示意性电路表现如图29所示。图29中表示的是MOSFET中反向并联连接的二极管DI。MOSFET的主电极用漏极端子DT和源极端子ST表示。此外，一对一(1 in 1)模块50的SiC MOSFET的详细电路表现为图30所示。
一对一(1 in 1)模块例如是1个或多个并联连接的MOSFET内置于1个模块。需说明的是，也可以搭载多块芯片中的一部分用于二极管DI。
进一步详细地，如图30所示，也可以与MOSFETQ并联连接有感应用MOSFETQs。感应用MOSFETQs与MOSFETQ在同一芯片内作为微细晶体管形成。图30中，SS是源极感应端子，CS是电流感应端子，G是栅极信号端子。应用本技术的一个实施方式涉及的功率半导体装置中，也可以在MOSFETQ上将感应用MOSFETQs在同一芯片内作为微细晶体管形成。
模块中有时具备多个由1块芯片或多块芯片构成的内置晶体管电路。即，模块有一对一(1 in 1)、二合一(2 in 1)、四合一(4 in 1)、六合一(6 in 1)等，例如，1个模块中内置有2个(电路)晶体管(芯片)的模块称为二合一(2 in 1)，内置有两组二合一(2 in 1)的模块称为四合一(4 in 1)，内置有三组二合一(2 in 1)的模块称为六合一(6 in 1)。
(二合一(2 in 1)模块)
作为应用本技术的一个实施方式涉及的功率半导体装置1，二合一(2 in 1)模块的示意性平面图案构成表现为图31所示，示意性俯视构成表现为图32所示。
作为应用本技术的一个实施方式涉及的功率半导体装置1，半桥内置模块中形成树脂层前的示意性平面图案构成表现为图31所示。应用本技术的一个实施方式涉及的功率半导体装置1具备半桥内置模块的构成，2个SiC MOSFETQ1、Q4内置于1个模块中。图31中表示的是SiC MOSFETQ1、Q4分别并联配置有2块芯片的例子。
如图31和图32所示，应用本技术的一个实施方式涉及的功率半导体装置1具备配置于厚铜基板2(18A、16、14)的第1条边的正侧电力端子P和负侧电力端子N、配置于与第1条边相邻的第2条边的栅极端子GT1、源极感应端子SST1、配置于与第1条边相对的第3条边的输出端子O(D4)、O(S1)、以及配置于与第2条边相对的第4条边的栅极端子GT4、源极感应端子SST4。
如图31、图32所示，应用本技术的一个实施方式涉及的功率半导体装置1具备平板状的第1厚铜层14、配置于第1厚铜层14上的绝缘片层16、配置于绝缘片层16上且形成了图案的第2厚铜层18A(D1、D4、S1、S4、SP1、SP4、GP1、GP4)、配置于第2厚铜层18A上的导电性的接合层20(省略图示)、以及配置于接合层20上的半导体功率器件Q1、Q4。半导体功率器件Q1、Q4与接合层20接合，同时，第2厚铜层18A的维氏硬度比第1厚铜层14的维氏硬度小，为50以下。
此外，接合层20可以为Ag烧成层、Cu烧成层、Au烧成层或Ni烧成层等。
此外，可以具备如下的接合劣化结构：接合层20发生劣化时不是从边缘推进那样的裂纹，而是成为纵向推进那样的裂纹、部分随机破坏那样的劣化模式。
此外，半导体功率器件Q1、Q4是在其上表面形成有源极电极或发射极电极与栅极电极、在其下表面形成有漏极电极或集电极的FET或IGBT，可以具备配置于绝缘片层16上且由与第2厚铜层18A相同的材料形成了图案的、与栅极电极电连接的栅极信号用布线图案和与源极电极或发射极电极电连接的源极或发射极信号用布线图案。
半导体功率器件Q1、Q4也可以与图中未显示的保护二极管并联连接。
如图31、图32所示，应用本技术的一个实施方式涉及的功率半导体装置1具备配置于绝缘片层16上且由与第2厚铜层18A相同的材料形成了图案的栅极信号用布线图案GP1、GP4和源极信号用布线图案SP1、SP4。
如图31、图32所示，应用本技术的一个实施方式涉及的功率半导体装置1中，半导体功率器件Q1、Q4配置于第2厚铜层18A上，半导体功率器件Q1、Q4的漏极电极通过加热-加压加工与接合层20接合。
此外，半导体功率器件Q1、Q4面朝上配置于由第2厚铜层18A构成的漏极图案D1、D4上。
这里，栅极端子GT1、源极感应端子SST1通过焊接等连接于半导体功率器件Q1的栅极信号用布线图案GP1、源极信号用布线图案SP1，栅极端子GT4、源极感应端子SST4通过焊接等连接于半导体功率器件Q4的栅极信号用布线图案GP4、源极信号用布线图案SP4。
如图31、图32所示，从SiC MOSFETQ1、Q4起，向由形成了图案的第2厚铜层18A构成的漏极图案D4、源极图案S4连接有源极键合线SWO、SWN，向栅极信号用布线图案GP1、GP4连接有栅极键合线GW1、GW4，向源极信号用布线图案SP1、SP4连接有源极键合线SW1、SW4。
此外，栅极信号用布线图案GP1、GP4上，通过焊接等连接有外部取出用的栅极端子GT1、GT4；源极信号用布线图案SP1、SP4上，通过焊接等连接有外部取出用的源极感应端子SST1、SST4。
此外，漏极图案D1上，通过焊接等连接有正侧电力端子P；源极图案S4上，通过焊接等连接有负侧电力端子N；漏极图案D4上，通过焊接等连接有输出端子O(S1)、O(D4)。
正侧电力端子P、负侧电力端子N、输出端子O(S1)、O(D4)、栅极端子GT1、GT4和源极感应端子SST1、SST4例如可以由Cu形成。
源极键合线SWO、SWN、SW1、SW4和栅极键合线GW1、GW4例如可以由Al、AlCu等形成。
这里，作为半导体功率器件22，可以具备Si系IGBT、Si系MOSFET、SiC系MOSFET、SiC系IGBT、GaN系FET、氧化镓系FET中的任一种或它们中不同的多种。
此外，还可以使用多个将半导体功率器件串联连接在第1电源与第2电源之间、以串联连接的半导体功率器件的连接点为输出的开关电路，同时，分别控制半导体功率器件的各栅极，构成逆变器电路装置或变流器电路。
需说明的是，主要对于在应用本技术的一个实施方式涉及的功率半导体装置1中能够使用半导体功率器件构成一对一(1 in 1)模块、二合一(2 in 1)模块的情况进行了说明，但不限于此，例如也可以构成四合一(4 in 1)模块、六合一(6 in 1)模块、在六合一(6in 1)模块中具备缓冲电容器等的七合一(7 in 1)模块、八合一(8 in 1)模块、十二合一(12 in 1)模块、十四合一(14 in 1)模块等中的任一种。
(电路构成)
作为应用本技术的一个实施方式涉及的功率半导体装置，二合一(2 in 1)模块100的SiC MOSFET的示意性电路表现如图33所示。
如图33所示，作为半导体功率器件Q1、Q4，应用SiC MOSFET的二合一(2 in 1)模块具备半桥构成，密封在1个模具树脂中。
如图33所示，二合一(2 in 1)模块中内置有2个SiC MOSFETQ1、Q4、以及与SiCMOSFETQ1、Q4反向并联连接的二极管DI1、DI4。图33中，GT1和GT4是MOSFETQ1、Q4的栅极信号用的端子，SST1和SST4是MOSFETQ1、Q4的源极信号用的端子。P为正侧电力端子，N为负侧电力端子，O为输出端子电极。
关于后面在图38、图39中描述的能够适用于应用本技术的一个实施方式涉及的功率半导体装置的半导体功率器件Q2、Q5和半导体功率器件Q3、Q6也是同样的。
(器件结构)
作为能够适用于应用本技术的一个实施方式涉及的功率半导体装置的半导体功率器件Q1、Q4的例子，包含源极衬垫电极SPD、栅极衬垫电极GPD的SiC MOSFET 130A的示意性截面结构表现为图34所示。
如图34所示，SiC MOSFET 130A具备由n-高电阻层构成的半导体层31、形成于半导体层31表面侧的p体区32、形成于p体区32表面的源区33、配置于p体区32间的半导体层31表面上的栅极绝缘膜34、配置于栅极绝缘膜34上的栅极电极35、与源区33和p体区32连接的源极电极36、配置于与半导体层31表面相反侧的背面的n+漏区37、以及与n+漏区37连接的漏极电极38。
栅极衬垫电极GPD与配置于栅极绝缘膜34上的栅极电极35连接，源极衬垫电极SPD与连接于源区33和p体区32的源极电极36连接。此外，如图34所示，栅极衬垫电极GPD和源极衬垫电极SPD配置于覆盖SiC MOSFET130A表面的钝化用的层间绝缘膜39上。
需说明的是，虽然图中未显示，但栅极衬垫电极GPD和源极衬垫电极SPD下方的半导体层31内也可以形成有微细结构的晶体管结构。
进一步，如图34所示，中央部的晶体管结构中也可以是源极衬垫电极SPD延伸配置在钝化用的层间绝缘膜39上。
图34中，SiC MOSFET 130A是由平面栅极型的n通道纵型SiC MOSFET构成的，但也可以如后述图37所示，由沟槽栅极型的n通道纵型SiC TMOSFET130D等构成。
或者，作为能够适用于应用本技术的一个实施方式涉及的功率半导体装置的半导体功率器件Q1、Q4，也可以采用GaN系FET、氧化镓系FET等代替SiC MOSFET 130A。
关于能够适用于应用本技术的一个实施方式涉及的功率半导体装置的半导体功率器件Q2、Q5和半导体功率器件Q3、Q6也是同样的。
进一步，能够适用于应用本技术的一个实施方式涉及的功率半导体装置的半导体功率器件Q1～Q6可以使用带隙能量例如为1.1eV～8eV的被称为宽带隙型的半导体。
同样地，作为能够适用于应用本技术的一个实施方式涉及的功率半导体装置的半导体功率器件Q1、Q4的例子，包含发射极衬垫电极EPD、栅极衬垫电极GPD、集电极C的IGBT130B的示意性截面结构表现为图35所示。
如图35所示，IGBT 130B具备由n-高电阻层构成的半导体层31、形成于半导体层31表面侧的p体区32、形成于p体区32表面的发射区33E、配置于p体区32间的半导体层31表面上的栅极绝缘膜34、配置于栅极绝缘膜34上的栅极电极35、与发射区33E和p体区32连接的发射极电极36E、配置于与半导体层31表面相反侧的背面的p+集电区37P、以及与p+集电区37P连接的集电极38C。
栅极衬垫电极GPD与配置于栅极绝缘膜34上的栅极电极35连接，发射极衬垫电极EPD与连接于发射区33E和p体区32的发射极电极36E连接。此外，如图35所示，栅极衬垫电极GPD和发射极衬垫电极EPD配置于覆盖IGBT 130B表面的钝化用的层间绝缘膜39上。
需说明的是，虽然图中未显示，栅极衬垫电极GPD和发射极衬垫电极EPD下方的半导体层31内也可以形成有与上述晶体管同样的微细结构的IGBT结构。
进一步，如图35所示，中央部的IGBT结构中，发射极衬垫电极EPD也可以延伸配置在钝化用的层间绝缘膜39上。
图35中，IGBT 130B由平面栅极型的n通道纵型IGBT构成，但也可以由沟槽栅极型的n通道纵型IGBT等构成。
关于能够适用于应用本技术的一个实施方式涉及的功率半导体装置的半导体功率器件Q2、Q5和半导体功率器件Q3、Q6也是同样的。
-SiC DIMOSFET-
作为能够适用于应用本技术的一个实施方式涉及的功率半导体装置的半导体功率器件的例子，SiC DIMOSFET 130C的示意性截面结构表现为图36所示。
图36所示SiC DIMOSFET 130C具备由n-高电阻层构成的半导体层31、形成于半导体层31表面侧的p体区32、形成于p体区32表面的n+源区33、配置于p体区32间的半导体层31表面上的栅极绝缘膜34、配置于栅极绝缘膜34上的栅极电极35、与源区33和p体区32连接的源极电极36、配置于与半导体层31表面相反侧的背面的n+漏区37、以及与n+漏区37连接的漏极电极38。
图36中，SiC DIMOSFET 130C中，p体区32和形成于p体区32表面的n+源区33通过双离子注入(DII)形成，源极衬垫电极SPD与连接于源区33和p体区32的源极电极36连接。
图中省略了显示的栅极衬垫电极GPD与配置于栅极绝缘膜34上的栅极电极35连接。此外，如图36所示，源极衬垫电极SPD和栅极衬垫电极GPD以覆盖SiC DIMOSFET 130C表面的方式配置于钝化用的层间绝缘膜39上。
如图36所示，SiC DIMOSFET 130C在夹在p体区32中的由n-高电阻层构成的半导体层31内形成有虚线所示那样的耗尽层，因此伴随接合型FET(JFET)效应，形成通道电阻RJFET。此外，如图36所示，p体区32/半导体层31间形成有体二极管BD。
-SiC TMOSFET-
作为能够适用于应用本技术的一个实施方式涉及的功率半导体装置的半导体功率器件的例子，SiC TMOSFET 130D的示意性截面结构表现为图37所示。
图37所示SiC TMOSFET 130D具备由n层构成的半导体层31N、形成于半导体层31N表面侧的p体区32、形成于p体区32表面的n+源区33、在贯穿p体区32形成直至半导体层31N的沟槽内隔着栅极绝缘膜34和层间绝缘膜39U、39B形成的沟槽栅极电极35TG、与源区33和p体区32连接的源极电极36、配置于与半导体层31N表面相反侧的背面的n+漏区37、以及与n+漏区37连接的漏极电极38。
图37中，SiC TMOSFET 130D中，在贯穿p体区32形成至半导体层31N的沟槽内隔着栅极绝缘膜34和层间绝缘膜39U、39B形成有沟槽栅极电极35TG，源极衬垫电极SPD与连接于源区33和p体区32的源极电极36连接。
图中省略了显示的栅极衬垫电极GPD与配置于栅极绝缘膜34上的沟槽栅极电极35TG连接。此外，如图37所示，源极衬垫电极SPD和栅极衬垫电极GPD以覆盖SiC TMOSFE30D表面的方式配置于钝化用的层间绝缘膜39U上。
SiC TMOSFET 130D中，不形成伴随SiC DIMOSFET 130C那样的JFET效应通道电阻RJFET。p体区32/半导体层31N间与图36同样地形成有体二极管BD。
(应用例)
使用多个图33所示应用本技术的一个实施方式涉及的功率半导体装置构成的三相交流逆变器40的电路构成中，应用SiC MOSFET将缓冲电容器C连接在电源端子PL、接地端子NL间的电路构成例表现为图38所示。
如果将各功率半导体装置两端分别与电源E连接，进行开关工作，则因为SiCMOSFET的开关速度快，所以由于具有连接线的电感L，有时会产生大的浪涌电压Ldi/dt。例如，如果设为电流变化di＝300A、伴随开关的时间变化dt＝100nsec，则di/dt＝3×10 9(A/s)。
浪涌电压Ldi/dt的值随着电感L的值的变化而变化，该浪涌电压Ldi/dt在电源E重合。可以利用连接于电源端子PL、接地端子NL间的缓冲电容器C吸收该浪涌电压Ldi/dt。
(具体例)
接下来，参照图39对应用SiC MOSFET作为半导体功率器件的三相交流逆变器42进行说明。
如图39所示，三相交流逆变器42具备与栅极驱动器(GD)180连接的功率半导体装置部200、三相交流电动机部51、电源或蓄电池(E)53、以及变流器55。对应于三相交流电动机部51的U相、V相、W相，功率半导体装置部200连接有U相、V相、W相的逆变器。
这里，GD180与SiC MOSFETQ1、Q4、SiC MOSFETQ2、Q5和SiC MOSFETQ3、Q6的各栅极端子连接，分别控制各MOSFET的开关工作。
功率半导体装置部200具备连接于与电源或蓄电池(E)53连接的变流器55的+端子(+)P与-端子(-)N之间、构成逆变器的SiC MOSFETQ1、Q4、Q2、Q5和Q3、Q6。此外，SiCMOSFETQ1～Q6的源极、漏极间分别反向并联连接有续流二极管DI1～DI6。
这里，构成功率半导体装置部200的各MOSFET可以视为1个大的晶体管，但有时内置晶体管是具有1块芯片或多块芯片的。
应用本技术的一个实施方式涉及的功率半导体装置中，主要对一对一(1 in1)模块、二合一(2 in 1)模块进行了说明，但不限于此，例如也可以应用四合一(4 in 1)模块、六合一(6 in 1)模块、六合一(6 in 1)模块中具备缓冲电容器等的七合一(7 in 1)模块、八合一(8 in 1)模块、十二合一(12 in 1)模块、十四合一(14 in 1)模块等。
半导体功率器件22可以具备IGBT、二极管、Si系MOSFET、SiC系MOSFET、GaNFET中的任一种。此外，也可以使用SiC系MOSFET与SiC系IGBT的混合元件。
根据应用本技术的一个实施方式，可以提供能够降低布线电阻、且降低芯片上的接合层中产生的应力、减缓功率循环那样的冷热反复操作产生的应力所导致的接合部的劣化速度、可靠性高的功率半导体装置。
根据应用本技术的一个实施方式，可以提供能够提高功率循环耐量的功率半导体装置。
根据应用本技术的一个实施方式，可以提供能够降低对半导体功率器件与位于其上表面的金属引线之间的接合层的热应力、且降低金属引线的电阻、可靠性提高的功率半导体装置。
应用本技术的一个实施方式涉及的功率半导体装置400的示意性平面图案构成表现为图40所示，沿图40的V-V线的示意性截面结构表现为图41所示。
应用本技术的一个实施方式涉及的功率半导体装置400中，半导体功率器件401与位于其上表面的金属引线419之间的芯片上接合层416中，为了降低对芯片上接合层416的热应力，将金属引线419设为低热膨胀系数的层叠材。
如图41所示，应用本技术的一个实施方式涉及的功率半导体装置400中，将连接于半导体功率器件401上表面的金属引线419的材质设为例如3层层叠结构(金属层419a、金属层419b、金属层419c)。
金属引线419具备以热膨胀系数相对低的金属层419b为中心、在其上下面层叠了电阻相对低的金属层419a、419c而成的构成。
作为金属层419a、419c，例如可以应用铜或铝；作为金属层419b，例如可以应用因瓦合金、可伐合金(Kovar)等Fe-Ni系合金、Fe-Ni-Co系合金、钨、钼等。
该3层层叠结构的金属层419a/金属层419b/金属层419c产生的热膨胀系数可以利用厚度构成比来调整。例如，铜/因瓦合金(Fe-Ni系合金)/铜的情况下，厚度比设为1:3:1时的热膨胀系数约为6ppm/℃,厚度比设为1:8:1的情况下约为3ppm/℃，通过减小与半导体功率器件401的热膨胀系数之差，能够降低冷热反复操作情况下产生的芯片上接合层416的应力，延长接合寿命。
(比较例)
作为比较例1涉及的功率半导体装置400A，沿对应于图40的平面图案构成的V-V线的示意性截面结构表现为图42所示。
比较例2涉及的功率半导体装置400A的示意性平面图案构成表现为图44(a)所示，沿图44(a)的VI-VI线的示意性截面结构表现为图44(b)所示。如图44(a)和图44(b)所示，比较例2涉及的功率半导体装置400A是对线的布线结构进行说明的。
比较例2涉及的功率半导体装置400A中，在绝缘基板414上接合有半导体功率器件401，在半导体功率器件401上表面连接有用于电流取出的源极键合线411。半导体功率器件401通过芯片下接合层404与位于绝缘基板414上表面的漏极电极图案405的上表面电连接。在半导体功率器件401上表面形成有源极衬垫电极403，构成绝缘基板414的源极电极图案406与源极衬垫电极403用源极键合线411电连接。
进一步，形成于半导体功率器件401上表面的源极衬垫电极403与形成于绝缘基板414上表面的源极信号电极图案407用源极信号键合线412电连接。此外，形成于半导体功率器件401上表面的栅极衬垫电极402与形成于绝缘基板414上表面的栅极信号电极图案408用栅极信号键合线413电连接。
上述线的布线结构中，有大电流流过的情况下，因为线(铝或铜)的布线电阻高，所以引起自发热，如果超过线材料的熔点，则会熔断。因此，增加与形成于半导体功率器件401上表面的源极衬垫电极403连接的源极键合线411的根数、或使源极键合线411的直径增大而降低布线电阻，但这是有极限的。
因此，代替图44所示线的布线结构的线，使金属引线接合于半导体功率器件401上表面。使用比较例1(图42)对此进行说明。
比较例1涉及的功率半导体装置400A中，半导体功率器件401通过芯片下接合层404与位于绝缘基板414上表面的漏极电极图案405的上表面电连接。在半导体功率器件401上表面形成有源极衬垫电极403，构成绝缘基板414的源极电极图案406与源极衬垫电极403隔着芯片上接合层416和源极电极图案上接合层417通过金属引线415连接。
为了降低电阻，金属引线415通常使用铜、铝。然而，铜的热膨胀系数约为17ppm/℃、铝的热膨胀系数约为24ppm/℃，比半导体功率器件401的Si、SiC的热膨胀系数3～4ppm/℃大，冷热反复环境下，由于由它们的热膨胀系数之差而产生的应力，芯片上接合层416中会产生接合层的裂纹418(参照图43(b))。
为了防止这种情况，不将金属引线415的材质设为铜、铝，而是设为低热膨胀金属(例如因瓦合金、可伐合金等Fe-Ni系合金、Fe-Ni-Co系合金、钨、钼等)时，则存在布线电阻变高、无法流通期望的电流的情况。
应用本技术的一个实施方式涉及的功率半导体装置400的半导体功率器件401附近的另一示意性截面结构表现为图43(a)所示，比较例涉及的功率半导体装置400A的半导体功率器件401附近的另一示意性截面结构表现为图43(b)所示。
比较例涉及的功率半导体装置400A使用的是由金属单质原材料构成的金属引线415，因此如图43(b)所示，冷热反复环境下，由于由热膨胀系数之差产生的应力，芯片上接合层416中会产生接合层的裂纹418，会导致布线电阻的増大。
应用本技术的一个实施方式涉及的功率半导体装置400使用的是层叠结构的金属引线419，因此如图43(a)所示，即使在冷热反复环境下，也难以由于由热膨胀系数之差产生的应力而在芯片上接合层416中产生接合层的裂纹。
如图41和图43(a)所示，应用本技术的一个实施方式涉及的功率半导体装置400具备半导体功率器件401、配置于半导体功率器件401上表面的芯片上接合层416、以及配置于半导体功率器件401上表面且与芯片上接合层416接合的金属引线419，金属引线419具有金属的层叠结构。
此外，金属引线419例如具备具有5×10-6/℃以下的热膨胀系数的第2金属层419b、以及夹着第2金属层419b且具有第2金属层419b的热膨胀系数以上的热膨胀系数的第1金属层419a和第3金属层419c的3层结构。
此外，第2金属层419b具备Fe-Ni系或Fe-Ni-Co系合金，第1金属层419a和第3金属层419c可以具备铜、铜合金、铝、铝合金中的任一种。
这里，第2金属层419b的电阻值比第1金属层419a和第3金属层419c高，可以为了扩大配置于半导体功率器件401上表面的芯片上接合层416上的电流导通面积、为了减小电流导通方向的厚度而作为通电材料使用。
此外，金属引线419(419a/419b/419c)具备Cu/因瓦合金/Cu的层叠结构，厚度比可以具有1:0.5:1～1:20:1的范围。
此外，金属引线419(419a/419b/419c)可以具备Cu/因瓦合金/Cu的层叠结构，厚度比也可优选具有1:3:1～1:10:1的范围。
金属引线419可以通过压延加工来形成。
此外，如图41和图43(a)所示，应用本技术的一个实施方式涉及的功率半导体装置400具备绝缘基板414和配置于绝缘基板414上的芯片下接合层4，半导体功率器件401也可以隔着芯片下接合层4配置在绝缘基板414上。
这里，绝缘基板414也可以由如下来构成：由金属、陶瓷和金属的接合体构成的电动电路基板、例如DBC(Direct Bonding Copper，直接连接铜材)基板、DBA(Direct BrazedAluminum，直接钎焊铝材)基板、AMB(Active Metal Brazed(活性金属钎焊),Active MetalBond(活性金属连接))基板等绝缘基板(电路基板)。
这里，作为绝缘基板414的表面侧电极和背面侧电极的金属材料，基本使用相同的物质。例如，如果是DBC基板，则可以应用Cu/Al2O3/Cu结构；如果是DBA基板，则可以应用Al/AlN/Al结构；如果是AMB基板，则可以应用Cu/Si3N4/Cu结构等。但表面侧电极和背面侧电极的功能稍有不同。表面侧电极与芯片、电极等接合，或分别刻出图案，发挥正(P)侧功率电极、负(N)侧功率电极、输出(Out)侧功率电极等功能。背面侧电极与冷却器接合或与散热器接合，具有将热向下传递的功能。
此外，如图41所示，金属引线419表面可以具有与绝缘基板414平行的平坦面。
此外，芯片上接合层416可以为Ag烧成层或Cu烧成层。Ag烧成层或Cu烧成层的厚度例如约为10μm～100μm左右。Ag烧成层或Cu烧成层可以通过掩模印刷或点胶法形成。
此外，芯片下接合层4也与芯片上接合层416同样地，可以具备Ag烧成层或Cu烧成层。配置于源极电极图案(铜箔)406上的源极电极图案上接合层417也与芯片上接合层416同样地，可以具备Ag烧成层或Cu烧成层。
通过将金属引线419搭载在半导体功率器件401和源极电极图案406上，通过加热-加压工序，同时隔着芯片上接合层416使金属层419c与源极电极图案406通过固相扩散而接合，能够隔着源极电极图案上接合层417使金属层419c与源极衬垫电极403通过固相扩散而接合。同时，通过加热-加压工序，可以隔着芯片下接合层404使半导体功率器件401与漏极电极图案(铜箔)405通过固相扩散而接合。这里，一边加热一边加压的加热-加压工序中，加热温度例如约为300℃～350℃左右，加压压力例如约为10MPa～80MPa左右。
此外，如图40和图41所示，应用本技术的一个实施方式涉及的功率半导体装置400具备基板409、配置于基板409上的漏极电极图案405、源极电极图案406、源极信号电极图案407和栅极信号电极图案408、配置于漏极电极图案405上的芯片下接合层404、配置于芯片下接合层404上且在表面侧具有源极衬垫电极403和栅极衬垫电极402的半导体功率器件401、配置于源极衬垫电极403上的芯片上接合层416、配置于源极电极图案406上的源极电极图案上接合层417、以及与源极电极图案上接合层417和芯片上接合层416接合的第1金属引线419，第1金属引线419具有金属的层叠结构。
此外，如图40和图41所示，可以具备连接于源极衬垫电极403与源极信号电极图案407之间的源极信号键合线412和连接于栅极衬垫电极与栅极信号电极图案408之间的栅极信号键合线413。
源极信号键合线412和栅极信号键合线413具备铜线、Al线或包覆线，一端可以是超声波接合的。
此外，半导体功率器件401可以具备100℃以上的ΔTj功率循环。
作为应用本技术的一个实施方式涉及的功率半导体装置400，对应于图40的平面图案构成的沿V-V线的示意性截面结构表现为图45所示。
如图45所示，应用本技术的一个实施方式涉及的功率半导体装置400具备半导体功率器件401、配置于半导体功率器件401上表面的芯片上接合层416、以及配置于半导体功率器件401上表面且与芯片上接合层416接合的金属引线420，金属引线420具有金属的层叠结构。
此外，金属引线420例如具备具有5×10-6/℃以下的热膨胀系数的第2金属层420b、以及夹着第2金属层420b、具有第2金属层420b的热膨胀系数以上的热膨胀系数的第1金属层420a和第3金属层420c的3层结构。
此外，第2金属层420b具备Fe-Ni系或Fe-Ni-Co系合金，第1金属层420a和第3金属层420c可以具有铜、铜合金、铝、铝合金中的任一种。
此外，金属引线420具备Cu/因瓦合金/Cu的层叠结构，厚度比可以具有1:0.5:1～1:20:1的范围。
此外，金属引线420可以具备Cu/因瓦合金/Cu的层叠结构，厚度比优选具有1:3:1～1:10:1的范围。
金属引线420可以通过弯曲加工来形成。其他构成与图40、图41所示构成是同样的。
(金属引线的制造方法)
作为应用本技术的一个实施方式涉及的功率半导体装置400中应用的金属引线419、420的制造方法，准备金属层419a(420a)、419b(420b)、419c(420c)的工序表现为图46(a)所示。进一步，将金属层419a(420a)、419b(420b)、419c(420c)层叠、在箭头方向上施加压力进行压延的工序表现为图46(b)所示。
进一步，对层叠的金属层419a(420a)、419b(420b)、419c(420c)进行压延、结果形成具有期望的矩形形状的工序表现为图46(c)所示。此外，对层叠的金属层419a(420a)、419b(420b)、419c(420c)进行压延、结果形成期望的圆角矩形形状的工序表现为图46(d)所示。
如图46(c)、图46(d)所示，应用本技术的一个实施方式涉及的功率半导体装置400中，可以根据其用途，将金属层419a(420a)的表面压延加工成平坦的形状。
或者，在将金属层层叠后，可以不是通过压延加工成期望的形状，而是对层叠物实施弯曲加工，如图45所示，在金属引线419、420的厚度为一定的状态下形成弯曲加工形状。
应用本技术的一个实施方式涉及的功率半导体装置400中，将金属引线419、420层叠的理由是为了设为低电阻且低热膨胀系数。利用金属单质设为低热膨胀系数的情况下，电阻大，在有电流通电(例如80A左右)的情况下，金属的温度比芯片温度高，反而不会有电流。
图40、图41所示应用本技术的一个实施方式涉及的功率半导体装置400中，在半导体功率器件401上、源极衬垫电极403部分和源极电极图案406上设为金属层419a、419b、419c的厚度、比率不同的金属引线419的理由反映了制造方法。按同一比率层叠金属层419a、419b、419c后，利用压延辊加工成期望的厚度，因此在经压延的位置和不压延的位置，厚度是变化的，但层叠比率本身几乎不变。
另一方面，图45所示应用本技术的一个实施方式涉及的功率半导体装置400中，在第2实施方式中，在半导体功率器件401上、源极衬垫电极403部分和源极电极图案406上的金属层419a、419b、419c的厚度、比率相等的理由也反映了制造方法。第2实施方式中，与第1实施方式不同，不是通过压延加工成期望的形状，而是通过对层叠物进行弯曲加工而形成期望的形状。
图40、图41所示应用本技术的一个实施方式涉及的功率半导体装置400中，从金属引线419上表面加压，能够使压力同时传导至其下部的芯片上接合层416、源极电极图案上接合层417，但不怎么具有柔性。图45所示应用本技术的一个实施方式涉及的功率半导体装置400中，无法使压力同时传导至芯片上接合层416、源极电极图案上接合层417，因此，需要分别对芯片上接合层416、源极电极图案上接合层417进行加压，但通过弯曲加工制作能够整体变薄，因此具有保证了柔性的优点。此外，应用的金属引线420的成本更低。
(ΔTj功率循环测试)
使电流流经半导体功率器件，达到规定芯片温度则将电流切断，冷却。将该反复称为功率循环测试(PCT：Power Cycle Test)。PCT寿命是，在实施这样的PCT后，由于半导体功率器件的导通电阻的上升、芯片温度的上升、接合面积的减小、布线电阻的上升等而超过规定的变化率时的PCT次数。
应用本技术的一个实施方式涉及的功率半导体装置的ΔTj功率循环测试中电流IC与温度T的变化的示意图表现为图47(a)所示。
如图47(a)所示，ΔTj功率循环测试是使接合温度在相对较短时间的周期内上升、下降的测试，例如可以评价线接合部等的寿命。
功率循环试验的情况下，如图47(a)所示，对功率半导体装置反复通电、切断，使芯片产热。应用本技术的一个实施方式涉及的功率半导体装置的ΔTj功率循环测试中，例如反复进行将Tj＝150℃设为2s、其后关闭、达到冷却温度的时间(例如Tj＝50℃、关闭时间＝18s)。
(热循环测试)
应用本技术的一个实施方式涉及的功率半导体装置中，热循环测试中的温度曲线例表现为图47(b)所示。热循环测试在大气气氛中进行，在-40℃～+150℃的范围内实施。热循环1个循环的周期为80分钟，其细项为，-40℃30分钟、从-40℃至+150℃的升温时间10分钟、+150℃30分钟、从+150℃至-40℃的冷却时间10分钟。每100个循环测定正向压降Vf、反向耐压Vr，未观测到特性劣化。
通常，如果在热循环测试或功率循环试验中接合部的劣化开始，则在有正向等高电流流过的试验中，电阻增加，正向电压Vf发生变化。
关于功率循环耐量，在即使发生包括特性的劣化，该劣化的进行也缓慢的情况下，可以评价为功率循环耐量高。
根据以上的ΔTj功率循环测试和热循环测试的结果，充分确保了功率半导体装置的金属引线419、420与芯片上接合层416的接合强度。
(最大主应力与热膨胀系数的关系)
应用本技术的一个实施方式涉及的功率半导体装置中，以引线部件为参数的最大主应力(Pa)与热膨胀系数CTE(Coefficient of Thermal Expansion)(ppm/℃)的关系表现为图48所示。作为引线部件，应用Cu、C1、K、C8和SI。这里，Cu是铜单质的金属引线。K是可伐合金(Kovar：Fe-29Ni-17Co合金、热膨胀系数5ppm/℃)的金属引线。C1是Cu/因瓦合金(Invar)/Cu的层叠比为1:1:1的层叠金属引线。C8是Cu/因瓦合金(Invar)/Cu的层叠比为1:8:1的层叠金属引线。SI是超因瓦合金(Super Invar：Fe-32Ni-5Co合金，热膨胀系数1ppm/℃以下)的金属引线。此外，因瓦合金(Invar：Fe-36Ni合金)的热膨胀系数约为2ppm/℃。
如图48所示，作为引线部件，随着Cu、C1、K、C8、SI的变化，最大主应力(Pa)降低，与Cu相比，C8(具有Cu/因瓦合金(Invar)/Cu的层叠比为1:8:1的层叠引线)的最大主应力(Pa)减小约38％。厚度比设为1:8:1的情况下，热膨胀系数约为3ppm/℃，与SiC的值为同等程度。另一方面，可伐合金(Kovar)、超因瓦合金(Super Invar)电阻高，因此不适合作为引线材使用。
Ag烧成接合层中产生的最大主应力定义为某一角度θ时在主应力面上起作用的最大应力。例如，通过使用有限要素法的模拟计算而求出。
为金属引线的热膨胀系数大的Cu的情况下，半导体功率器件(SiC为3ppm/℃左右)与Cu(17ppm/℃左右)间热膨胀系数之差为14ppm/℃，由于温度变化，在它们之间的接合层中产生应变，产生了应力。图48描绘的是通过模拟求出用Ag烧成材使各种热膨胀系数的引线材接合于SiC芯片上表面时Ag烧成材中产生的最大主应力的结果。作为Cu/因瓦合金(Invar)/Cu的层叠比的范围，并非特定是1:1:1、1:8:1，例如可以在1:0.5:1～1:20:1应用。进一步，可以优选为1:3:1～1.10:1。
(引线材质带来的Ag烧成接合层的PCT寿命)
应用本技术的一个实施方式涉及的功率半导体装置中，以引线部件为参数的热膨胀系数CTE(ppm/℃)与功率循环测试(PCT)寿命的关系表现为图49所示。作为引线部件，随着Cu、C1、K、C8、SI的变化，热膨胀系数CTE(ppm/℃)降低，同时，功率循环测试(PCT)寿命延长。然而，如上所述，可伐合金(Kovar)、超因瓦合金(Super Invar)的电阻高，因此不适合作为引线材使用。
如果引线材的热膨胀系数大，则接合层中产生的应力变大，PCT寿命缩短。反之，如果减少应用本技术的一个实施方式涉及的功率半导体装置中应用的金属引线的热膨胀系数，则接合层中产生的应力减小，PCT寿命延长。
(由层叠金属引线产生的低应力布线结构)
作为单质且热膨胀系数低的金属，其自发热量大，因此不适合作为功率半导体装置的引线材使用。作为功率半导体装置的引线材，优选具备良导电层的热膨胀系数低的引线材材料，因此，应用本技术的一个实施方式涉及的功率半导体装置中应用层叠结构的引线材。
应用本技术的一个实施方式涉及的功率半导体装置中，以引线部件为参数的芯片上烧成Ag接合率(％)与PCT寿命(功率循环数)(千循环)的关系表现为图50所示。作为引线部件，应用Cu、C1和C8。芯片上烧成Ag接合率是用于使半导体功率器件401上表面的源极衬垫电极403与金属引线419(420)间接合的芯片上接合层(Ag烧成材)416的接合率。
此外，作为应用本技术的一个实施方式涉及的功率半导体装置中的引线层的构成例，Cu/因瓦合金/Cu结构且厚度比为1:8:1的例子(C8)表现为图51(a)所示，Cu/因瓦合金/Cu结构且厚度比为1:1:1的例子(C1)表现为图51(b)所示，Cu单质层的例子表现为图51(c)所示。引线层各层的厚度如下。C8中，Cu＝0.084mm/因瓦合金＝0.672mm/Cu＝0.084mm；C1中，Cu＝0.084mm/因瓦合金＝0.084mm/Cu＝0.084mm；Cu中，Cu＝0.25mm。此外，合成热膨胀系数是，C8为3ppm/℃，C1为10ppm/℃，Cu为17ppm/℃。
作为应用本技术的一个实施方式涉及的功率半导体装置450，具备梳齿金属引线的一对一(1 in 1)模块的SiC MOSFET的示意性平面图案构成例表现为图52所示。
如图52所示，应用本技术的一个实施方式涉及的功率半导体装置450中，半导体功率器件Q是在陶瓷基板409上配置有多块芯片，金属引线419是在平面观察时在多块芯片的半导体功率器件Q上表面的源极衬垫电极SP上呈梳齿形状配置。虽然省略了图示，但多块芯片的半导体功率器件Q上表面的栅极衬垫电极GP是通过栅极信号键合线与形成于陶瓷基板409上表面的栅极信号电极图案电连接的。图52的例子中，SiC MOSFET搭载有4块芯片。
金属引线419具备平面观察时在多块芯片的半导体功率器件Q上表面配置的多根金属引线4191和捆绑多根金属引线4191的金属引线4192。
金属引线419(4191、4192)具备与图40、图41同样的层叠结构。
此外，金属引线419(4191、4192)的表面可以具有与陶瓷基板409平行的平坦面。或者，金属引线419(4191、4192)可以具备弯曲加工形状。其他构成与图40、图41的构成是同样的。
作为应用本技术的一个实施方式涉及的功率半导体装置450，具备梳齿金属引线的一对一(1 in 1)模块的SiC MOSFET的另一示意性平面图案构成例表现为图53所示。
如图53所示，应用本技术的一个实施方式涉及的功率半导体装置450具备基板409、配置于基板409上的漏极电极图案405(D)、源极电极图案406(S)、源极信号电极图案407(SL)和栅极信号电极图案408(GL)、配置于漏极电极图案405(D)上的芯片下接合层(404)、配置于芯片下接合层(404)上且在表面侧具有源极衬垫电极SP和栅极衬垫电极GP的多个半导体功率器件Q、配置于源极衬垫电极SP上的芯片上接合层(416)、配置于源极电极图案406(S)上的源极电极图案上接合层(417)、以及与源极电极图案上接合层(417)和芯片上接合层(416)接合的金属引线419(4191、4192)，金属引线419(4191、4192)具有金属的层叠结构。
此外，如图53所示，具备配置于漏极电极图案405(D)上的芯片下接合层(404：图中未显示)、以及配置于芯片下接合层(404)上且在背面侧具有阴极电极K、在表面侧具有阳极电极A的多个二极管DI。
此外，如图53所示，具备连接于源极衬垫电极SP与源极信号电极图案407(SL)之间的源极信号键合线412、以及连接于栅极衬垫电极GP与栅极信号电极图案408(GL)之间的栅极信号键合线413。
如图53所示，应用本技术的一个实施方式涉及的功率半导体装置450中，半导体功率器件Q和二极管DI在陶瓷基板409上配置有多块芯片，金属引线419在平面观察时在多块芯片的半导体功率器件Q和二极管DI上表面的源极衬垫电极SP和阳极电极A上呈梳齿形状配置。
金属引线419具备平面观察时在多块芯片的半导体功率器件Q和二极管DI上表面配置的多根金属引线4191、以及捆绑多根金属引线4191的金属引线4192。配置于半导体功率器件Q上表面的金属引线4191具有针对源极电极衬垫SP分为2股的形状。
金属引线419(4191、4192)具备与图40、图41的构成同样的层叠结构。
此外，金属引线419(4191、4192)的表面可以具有与陶瓷基板409平行的平坦面。或者，金属引线419(4191、4192)可以具备弯曲加工形状。其他构成与图40、图41的构成是同样的。
作为应用本技术的一个实施方式涉及的功率半导体装置400，形成模具树脂层4115前的示意性平面图案构成表现为图54所示，形成模具树脂层4115后的示意性俯视构成表现为图56所示。功率半导体装置也可以利用模具树脂层4115进行传递模成型。此外，图54中，从VIIA-VIIA方向观测到的芯片附近的侧视图表现为图55所示。
如图54所示，MOSFETQ1、Q4分别并联配置有2块芯片，此外二极管DI1、DI4也分别并联配置有2块芯片。二极管DI1、DI4在MOSFETQ1、Q4的D1、S1间和D4、S4间反向并联连接。此外，二极管DI1、DI4也可以以位于MOSFETQ1、Q4附近的方式相互错开配置。
如图54和图56所示，应用本技术的一个实施方式涉及的功率半导体装置500具备在被模具树脂层4115被覆的陶瓷基板409的第1条边配置的正侧电力端子P和负侧电力端子N、配置于与第1条边相邻的第2条边的栅极端子GT1、源极感应端子SST1、配置于与第1条边相对的第3条边的输出端子O、以及配置于与第2条边相对的第4条边的栅极端子GT4、源极感应端子SST4。这里，如图54所示，栅极端子GT1、源极感应端子SST1与MOSFETQ1的栅极用信号布线图案GL1、源极用信号布线图案SL1连接，栅极端子GT4、源极感应端子SST4与MOSFETQ4的栅极用信号布线图案GL4、源极用信号布线图案SL4连接。
从MOSFETQ1、Q4向栅极信号电极图案GL1、GL4和源极信号电极图案SL1、SL4连接有栅极信号键合线和源极信号键合线。此外，栅极信号电极图案GL1、GL4和源极信号电极图案SL1、SL4上，通过焊接等连接有外部取出用的栅极端子GT1、GT4和源极感应端子SST1、SST4。
正侧电力端子P、负侧电力端子N、外部取出用的栅极端子GT1、GT4和源极感应端子SST1、SST4例如可以由Cu形成。
陶瓷基板409例如可以由Al2O3、AlN、SiN、AlSiC、或至少表面为绝缘性的SiC等形成。
如图54所示，应用本技术的一个实施方式涉及的功率半导体装置400具备漏极电极图案405(D1)、配置于漏极电极图案405(D1)上的半导体功率器件Q1、DI1、与半导体功率器件Q1、DI1电连接的多根金属引线41911、以及捆绑多根金属引线41911的金属引线4191。这里，金属引线41911、4191在平面观察时具有梳齿形状。此外，如图54所示，具备漏极电极图案D4、配置于漏极电极图案D4上的半导体功率器件Q4、DI4、与半导体功率器件Q4、DI4电连接的多根金属引线41941、以及捆绑多根金属引线41941的金属引线4194。这里，金属引线41941、4194在平面观察时具有梳齿形状。漏极电极图案D4与源极电极图案406(S1)是电共用的。
金属引线41911、4191、41941、4194具备层叠引线结构。作为层叠引线结构，可以具备上表面平坦化的结构。此外，可以根据用途弯曲加工。
应用本技术的一个实施方式涉及的功率半导体装置400的主要部分的示意性平面图案构成表现为图57所示。此外，沿图57的VIII-VIII线的示意性截面结构表现为图58所示，沿图57的IX-IX线的示意性截面结构表现为图59所示。
如图57～图59所示，应用本技术的一个实施方式涉及的功率半导体装置400具备与金属引线419电连接且配置于源极信号电极图案407上的源极信号用金属引线(第3金属引线)426、以及与栅极衬垫电极402电连接且配置于栅极信号电极图案408上的栅极用金属引线(第2金属引线)424。
栅极用金属引线424隔着栅极用金属引线下焊锡层425与栅极信号电极图案408接合。源极信号用金属引线426隔着源极信号用金属引线下焊锡层427与源极信号电极图案407接合。
金属引线419和栅极用金属引线424也可以隔着绝缘部421组装连接。这里，绝缘部421为环氧系树脂或有机硅系树脂。
此外，栅极用金属引线(第2金属引线)424和源极信号用金属引线(第3金属引线)426可以为Cu、Al或CuMo中的任一种。
需说明的是，源极信号用金属引线426可以与金属引线419为同一材料。其他构成和构成材料与图40、图41的构成是同样的。
应用本技术的一个实施方式涉及的功率半导体装置400中，通过采用这样的金属引线结构(420、424、426)，可以不需要源极信号键合线、栅极信号键合线。
作为应用本技术的一个实施方式涉及的功率半导体装置500，在二合一(2 in 1)模块中形成树脂层4115前的示意性平面图案构成表现为图60所示。此外，关于形成树脂层4115后的示意性俯视构成，如果改变栅极端子GT1、源极感应端子SST1和栅极端子GT4、源极感应端子SST4的配置，则表现为与图56同样。此外，作为应用本技术的一个实施方式涉及的功率半导体装置，应用SiC MOSFET作为半导体功率器件的图60所对应的二合一模块的电路构成表现为与图33的构成同样。但图60中，二极管DI1、DI4是省略的。
应用本技术的一个实施方式涉及的功率半导体装置500具备2个MOSFETQ1、Q4内置于1个模块而成的半桥内置模块的构成。
图60中给出了MOSFETQ1、Q4分别并联配置有4块芯片的例子。
与图56同样地，应用本技术的一个实施方式涉及的功率半导体装置500具备在被树脂层4115被覆的陶瓷基板409的第1条边配置的正侧电力端子P和负侧电力端子N、配置于与第1条边相邻的第2条边的栅极端子GT1、源极感应端子SST1、配置于与第1条边相对的第3条边的输出端子O、以及配置于与第2条边相对的第4条边的栅极端子GT4、源极感应端子SST4。这里，如图60所示，栅极端子GT1、源极感应端子SST1与MOSFETQ1的栅极信号电极图案GL1、源极信号电极图案SL1连接，栅极端子GT4、源极感应端子SST4与MOSFETQ4的栅极信号电极图案GL4、源极信号电极图案SL4连接。
如图60所示，从MOSFETQ1、Q4向配置于信号基板41241、41244上的栅极信号电极图案GL1、GL4和源极感应信号电极图案SL1、SL4连接有栅极用金属引线4241、4244和源极信号用金属引线4261、4264。此外，栅极信号电极图案GL1、GL4和源极信号电极图案SL1、SL4上，通过焊接等连接有外部取出用的栅极端子GT1、GT4和SST1、SST4。
如图60所示，信号基板41241、41244通过焊接等连接在陶瓷基板409上。
图60所示例子中，并联配置有4块芯片的MOSFETQ1、Q4的源极S1、S4通过源极用金属引线4191(S1)、4194(S4)共用连接。
正侧电力端子P、负侧电力端子N、外部取出用的栅极端子GT1、GT4和SST1、SST4例如可以由Cu形成。
信号基板41241、41244可以由陶瓷基板形成。陶瓷基板例如可以由Al2O3、AlN、SiN、AlSiC或至少表面为绝缘性的SiC等形成。
主布线导体(电极图案)4321、4324、432n例如可以由Cu、Al等形成。
与MOSFETQ1、Q4的源极S1、S4的源极用金属引线4191(S1)、4194(S4)与图40、图41的构成同样地具备金属层419a、419b、419c的层叠结构。
栅极用金属引线4241、4244和源极信号用金属引线4261、4264例如可以由Al、AlCu等形成。
应用本技术的一个实施方式涉及的功率半导体装置500中，4块芯片构成的MOSFETQ1隔着芯片下接合层404配置在主布线导体(电极图案)4321上。同样地，4块芯片构成的MOSFETQ4隔着芯片下接合层404配置在主布线导体(电极图案)4324上。
进一步详细地，如图60所示，应用本技术的一个实施方式涉及的功率半导体装置500的主要部分具备陶瓷基板409、配置于陶瓷基板409上的源极电极图案432n、漏极电极图案4321、4324、源极信号电极图案SL1、SL4和栅极信号电极图案GL1、GL4、配置于漏极电极图案4321、4324上且在表面侧具有源极衬垫电极(403)和栅极衬垫电极(402)的半导体功率器件Q1、Q4、与源极电极图案432n、漏极电极图案4324和源极衬垫电极(403)接合的源极用金属引线4191(S1)、4194(S4)、以及与栅极衬垫电极(402)接合的栅极用金属引线4241、4244。此外，漏极电极图案4324为半导体功率器件Q4的漏极电极，同时为半导体功率器件Q1的源极电极，因此与源极用金属引线4191(S1)连接。
进一步，如图60所示，应用本技术的一个实施方式涉及的功率半导体装置500具备与源极用金属引线4191(S1)、4194(S4)电连接且配置于源极信号电极图案SL1、SL4上的源极信号用金属引线4261、4264、以及与栅极衬垫电极电连接且配置于栅极信号电极图案GL1、GL4上的栅极用金属引线4241、4244。栅极用金属引线4241、4244隔着绝缘部(421)对源极用金属引线4191(S1)、4194(S4)进行组装连接。这里，绝缘部(421)省略了图示。
栅极用金属引线4241、4244隔着栅极用金属引线下焊锡层(425)与栅极信号电极图案GL1、GL4接合。
源极信号用金属引线4261、4264隔着源极信号用金属引线下焊锡层(427)与源极信号电极图案SL1、SL4接合。
需说明的是，源极信号用金属引线4261、4264可以为与源极用金属引线4191(S1)、4194(S4)相同的材料。其他构成和构成材料与图40、图41的构成是同样的。
应用本技术的一个实施方式涉及的功率半导体装置500中，通过采用金属引线结构(4191、4194、4241、4244、4261、4264)，可以不需要源极信号键合线、栅极信号键合线。
根据应用本技术的一个实施方式，可以提供能够降低布线电阻、且降低在芯片上的接合层中产生的应力、减缓功率循环那样的冷热反复操作产生的应力所导致的接合部的劣化速度、可靠性高的功率半导体装置。
根据应用本技术的一个实施方式，可以提供能够提高功率循环耐量的功率半导体装置。
根据应用本技术的一个实施方式，可以提供能够降低对半导体功率器件与位于其上表面的金属引线之间的接合层的热应力、且降低金属引线的电阻、可靠性提高的功率半导体装置。
应用本技术的一个实施方式涉及的功率半导体装置650的主要部分的示意性平面图案构成表现为图61(a)所示，沿图61(a)的X-X线的示意性截面结构表现为图61(b)所示。应用本技术的一个实施方式涉及的功率半导体装置650对应于搭载有SiC MOSFET的一对一(1 in 1)模块封闭前的示意性构成例。图61-图71中，省略了树脂层、从树脂层露出的金属引线的记载。
如图61(a)和图61(b)所示，应用本技术的一个实施方式涉及的功率半导体装置650具备半导体功率器件1、以及配置于半导体功率器件1上表面的源极衬垫电极3上且连接源极衬垫电极3和后述(内部)金属引线617的芯片上接合层615。芯片上接合层615也作为保护源极衬垫电极3不受激光损害的导电性的芯片上保护层(615)发挥功能。在芯片上接合层615上表面具备与芯片上接合层615接合的金属引线617。金属引线617与芯片上接合层615间通过利用激光的焊接接合。利用激光的焊接也可以是点焊。
这里，在金属引线617与芯片上接合层615间具备熔融再凝固部624，该熔融再凝固部624是通过激光焊接使金属引线617的金属与芯片上接合层615的金属熔融、使混合而成的金属冷却再凝固而形成的，隔着熔融再凝固部624使金属引线617与源极衬垫电极3电连接。
激光从平面观察时的半导体功率器件1上表面方向照射于金属引线617，因而，芯片上接合层615的截面形状是以下述方式逐渐变小：金属引线617的熔融部分的平面观察面积最大，在芯片上接合层615中部深度消失。
金属引线617可以为铜、铜合金、铝、铝合金、Fe-Ni系合金或Fe-Ni-Co系合金中的任一种。熔融再凝固部624中，也可以部分形成金属引线617的金属与芯片上接合层615的金属的合金。此外，随着熔融再凝固，熔融再凝固部624在平面观察时的中央部可以不与金属引线617上表面在一个面上。
如图61(a)和图61(b)所示，应用本技术的一个实施方式涉及的功率半导体装置650具备绝缘基板614和配置于绝缘基板614上的芯片下接合层4，半导体功率器件1也可以隔着芯片下接合层4配置在绝缘基板614上。
这里，绝缘基板614也可以由包括金属、陶瓷和金属的接合体的电路基板、例如DBC(Direct Bonding Copper，直接连接铜材)基板、DBA(Direct Brazed Aluminum，直接钎焊铝材)基板、AMB(Active Metal Brazed(活性金属钎焊),Active Metal Bond(活性金属连接))基板等绝缘基板(电路基板)构成。作为绝缘基板614的表面电极图案(605、606、607、608)和背面电极图案610的金属材料，基本使用相同的物质。例如，如果是DBC基板，则可以应用Cu/Al2O3/Cu结构；如果是DBA基板，则可以应用Al/AlN/Al结构；如果是AMB基板，则可以应用Cu/Si3N4/Cu结构等。但表面电极图案和背面电极图案的功能稍有不同。表面电极图案与芯片、电极等接合，分别刻出图案，发挥正(P)侧功率电极、负(N)侧功率电极、输出(Out)侧功率电极等功能。背面电极图案与冷却器接合或与散热器接合，具有将热传递下去的功能。
此外，如图61(a)和图61(b)所示，应用本技术的一个实施方式涉及的功率半导体装置650具备基板609、配置于基板609上的漏极电极图案605、源极电极图案606、源极信号电极图案607和栅极信号电极图案608、配置于漏极电极图案605上的芯片下接合层4、配置于芯片下接合层604上且在表面侧具有源极衬垫电极603和栅极衬垫电极602的半导体功率器件601、配置于源极衬垫电极603上且保护源极衬垫电极603的导电性的芯片上接合层615、以及与源极电极图案606和芯片上接合层615接合的金属引线617。金属引线617与芯片上接合层615间和金属引线617与源极电极图案606间通过利用激光的焊接接合。
此外，可以具备连接于源极衬垫电极603与源极信号电极图案607(SL)之间的源极信号键合线611和连接于栅极衬垫电极602与栅极信号电极图案608(GL)之间的栅极信号键合线612。
金属引线617与芯片上接合层615间具备通过激光焊接形成的熔融再凝固部624，隔着熔融再凝固部624使金属引线617与源极衬垫电极603电连接。此外，在金属引线617与源极电极图案606间具备通过激光焊接形成的熔融再凝固部621，隔着第2熔融再凝固部621使金属引线617与源极电极图案电连接。
此外，芯片上接合层615、芯片下接合层604例如具备金属粒子接合层。这里，金属粒子接合层是将含有导电性粒子的糊层或片状的烧成材烧成而形成的。糊层的导电性粒子是金属微粒，形成糊层的糊是使金属微粒以所需浓度分散在规定溶剂中而构成的。而片状的烧成材是，Ag、Cu粒子外周被氧化被膜覆盖，通过一边还原一边加压烧成而烧结。金属微粒可以设为银粒子、铜粒子、金粒子或镍粒子等中的任一种。因此，芯片上接合层615、芯片下接合层604为Ag烧成层、Cu烧成层、Au烧成层、Ni烧成层或它们的混合物中的任一种。
需说明的是，规定溶剂可以设为萜品醇、十四烷、松油醇、煤油中的任一种或它们的组合混合物。此外，作为组合混合物，可以应用萜品醇、十四烷、松油醇、煤油中的至少任一种的组合。此外，作为萜品醇，也可以应用α-萜品醇、β-萜品醇、γ-萜品醇的混合物。
作为含有导电性粒子的糊的一种即银微粒糊例如是使粒径约1μm～约50μm的银微粒在规定溶剂中扩散而得的。作为溶剂，例如应用萜品醇等极性溶剂、十四烷等烃系溶剂、水系溶剂、酮系溶剂等。
银微粒成为将作为核的银微粒表面用由有机化合物等构成的壳(有机壳)覆盖而成的构成。由此，能够在提高溶剂中的分散性，同时防止银微粒的氧化。此外，通过在进行烧成处理前的工序中对由银微粒糊构成的糊层进行加压或加热使壳破坏，能够提高银微粒的密度，能够提高作为烧结体的金属粒子接合层的致密性。
芯片上接合层615的厚度越厚越好，但厚的情况下，在将烧成金属烧成时容易产生裂纹，同时电阻成分增加，因此优选设为约100μm～500μm左右，但不限定于该范围。金属引线617由于图中未显示的激光而熔融，即使激光进一步到达其下部的芯片上接合层615，但因为芯片上接合层615的厚度不是源极衬垫电极3那样的数μm的厚度，而是充分厚的，所以激光产生的熔融深度容易控制。
此外，金属引线617与源极电极图案606之间，源极电极图案606的厚度充分厚，达到数100μm左右，因此激光产生的熔融深度容易控制。
应用本技术的一个实施方式涉及的功率半导体装置650中，激光相对于功率半导体装置在垂直方向上直接照射。而且，垂直方向的激光焊接在芯片正上方实施。
能够作为应用本技术的一个实施方式涉及的功率半导体装置650的制造技术应用的激光例如为YAG激光或YAG激光的第二谐波、YLF(YLiF4：Yuttrium Lithium Fluoride，氟化钇锂)激光、YVO4(YVO 4：Yuttrium Vanadium Qxide氧化钇钒)激光、KrF激光、CO2激光、CO激光中的任一种。此外，作为激光的波长范围，例如可以使用波长0.2μm～20μm范围的激光，优选约为0.33μm～10.6μm左右。进一步，可以使用波长1064nm的YAG激光、波长532nm的YAG激光的第二谐波。
实验中，利用YAG激光的基波和第二谐波以数kW×数msec进行焊接。照射直径例如约为例如以5kW照射的情况下，功率密度约为118kW/mm2。照射方法可以为单次脉冲，或者也可以调整功率水平而照射多个脉冲。
应用本技术的一个实施方式涉及的功率半导体装置650具有将金属引线连接在芯片上表面并通过激光焊接进行接合的结构。在芯片上表面预先形成有烧结金属层，通过在烧结金属层上配置金属引线并照射激光，由激光产生的金属熔融深度容易控制。
(应用本技术的一个实施方式涉及的功率半导体装置的制造方法)
对应用本技术的一个实施方式涉及的功率半导体装置的制造方法的一个工序进行说明的示意性截面结构表现为图67所示，具有图67(a)所示其1至图67(e)所示其5的各工序。
如图67(a)所示，应用本技术的一个实施方式涉及的功率半导体装置的制造方法具有下述工序：在绝缘基板614的漏极电极图案605上形成芯片下接合层604，在芯片下接合层604上搭载半导体功率器件601，通过一边加热一边加压的加热-加压加工使半导体功率器件601与芯片下接合层604接合。这里，上述加热-加压加工的加热温度为200℃～350℃，加压压力为10MPa～80MPa。
进一步，如图67(b)～图67(c)所示，具有下述工序：在半导体功率器件601的源极衬垫电极603上形成芯片上接合层615，在芯片上接合层615上搭载加压板627，通过一边加热一边加压的加热-加压加工使源极衬垫电极603与芯片上接合层615接合。加压可以隔着具有耐热性的柔软材料来施加，作为加压板627，例如使用特氟龙(注册商标)。这里，上述加热-加压加工的加热温度为200℃～350℃，加压压力为10MPa～80MPa。
进一步，如图67(d)所示，具有下述工序：在芯片上接合层615和绝缘基板614的源极电极图案606上配置金属引线617，通过利用激光(hν)620进行的焊接使金属引线617与芯片上接合层615间和金属引线617与源极电极图案606间接合。作为结果，金属引线617与芯片上接合层615间形成熔融再凝固部624，金属引线617与源极电极图案606间形成熔融再凝固部621。
进一步，如图67(e)所示，具有将源极衬垫电极603与绝缘基板614的源极信号电极图案607之间用源极信号键合线611连接的工序、以及将半导体功率器件601的栅极衬垫电极602与绝缘基板614的栅极信号电极图案608之间用栅极信号键合线612连接的工序。
芯片上接合层615可以为Ag烧成层或Cu烧成层。Ag烧成层或Cu烧成层可以通过掩模印刷或点胶法形成。为了防止激光产生的热对半导体功率器件601的影响，芯片上接合层615的厚度越厚越好，但厚的情况下，在将烧成金属烧成时容易产生裂纹，同时电阻值増大，因此优选设为约100μm～500μm左右，但不限定于该范围。即使由于激光(hν)620，金属引线617熔融，激光进一步到达其下部的芯片上接合层615，但因为芯片上接合层615充分厚，而不是源极衬垫电极603那样的数μm的厚度，所以激光(hν)620产生的熔融深度容易控制。
此外，芯片下接合层604也与芯片上接合层615同样地可以为Ag烧成层或Cu烧成层。配置于源极电极图案(铜箔)606上的源极电极上接合层616也与芯片上接合层615同样地可以为Ag烧成层或Cu烧成层。
根据应用本技术的一个实施方式，能够提供半导体功率器件与位于其上表面的金属引线之间的接合对于反复冷热环境导致的应力的可靠性提高、由激光产生的熔融深度容易控制的功率半导体装置及其制造方法。
应用本技术的一个实施方式涉及的功率半导体装置650的主要部分的示意性平面图案构成表现为图62(a)所示，沿图62(a)的XI-XI线的示意性截面结构表现为图62(b)所示。
图62所示功率半导体装置650也对应于搭载SiC MOSFET的一对一(1 in 1)模块的示意性构成例。
应用本技术的一个实施方式涉及的功率半导体装置650中，芯片上保护层具备芯片上接合层615和配置于芯片上接合层615上的金属板625。
金属板625可以为铜、铜合金、铝、铝合金、不锈钢、铁或铁合金中的任一种。
应用本技术的一个实施方式涉及的功率半导体装置650中，与激光直接接触，因此需要使芯片上接合层615厚，将芯片上接合层615的厚度设为100μm～500μm左右；而图62所示功率半导体装置650中，是隔着金属板625的，因此无需使芯片上接合层615的厚度厚，例如可以为10μm～500μm左右。通常不刻意加厚，为50μm左右。其他构成与图61的构成是同样的。
(应用本技术的一个实施方式涉及的功率半导体装置的制造方法)
对应用本技术的一个实施方式涉及的功率半导体装置的制造方法的部分制造工序进行说明的示意性截面结构表现为图68(a)～图68(c)所示，对整体的制造工序进行说明的示意性截面结构表现为图69(a)～图69(d)所示。
如图68(a)～图68(c)所示，应用本技术的一个实施方式涉及的功率半导体装置的制造方法具有下述工序：在半导体功率器件601的源极衬垫电极603上形成芯片上接合层615，在芯片上接合层615上搭载金属板625，通过一边加热一边加压的加热-加压加工使金属板625与源极衬垫电极603接合。这里，上述加热-加压加工的加热温度为200℃～350℃，加压压力为10MPa～80MPa。
进一步，如图69(a)～图69(b)所示，应用本技术的一个实施方式涉及的功率半导体装置的制造方法具有下述工序：在绝缘基板614的漏极电极图案605上形成芯片下接合层604，在芯片下接合层604上搭载半导体功率器件601，通过一边加热一边加压的加热-加压加工使半导体功率器件601与芯片下接合层604接合。这里，上述加热-加压加工的加热温度为200℃～350℃，加压压力为10MPa～80MPa。
进一步，如图69(c)所示，应用本技术的一个实施方式涉及的功率半导体装置的制造方法具有下述工序：在金属板625和绝缘基板614的源极电极图案606上配置金属引线617，通过利用激光(hν)620的焊接使金属引线617与金属板625间和金属引线617与源极电极图案606间接合。作为结果，在金属引线617与金属板625间形成熔融再凝固部624，在金属引线617与源极电极图案606间形成熔融再凝固部621。
进一步，如图69(d)所示，应用本技术的一个实施方式涉及的功率半导体装置的制造方法具有将有源极衬垫电极603与绝缘基板614的源极信号电极图案607之间用源极信号键合线611连接的工序、以及将半导体功率器件601的栅极衬垫电极602与绝缘基板614的栅极信号电极图案608之间用栅极信号键合线612连接的工序。
应用本技术的一个实施方式涉及的功率半导体装置的制造方法中，在通过芯片上接合层615使金属板625接合于源极衬垫电极3上表面后，将金属引线617配置在金属板625的面上，照射激光，从而使金属引线617熔融，进一步持续照射激光直至激光达到其下部的金属板625，形成熔融再凝固部624。作为芯片上接合层615，使用Ag烧成材、Cu烧成材等烧成金属。此外，作为金属板625的材质，可以使用铜、铜合金、铝、铝合金、铁、铁合金等。
根据应用本技术的一个实施方式，能够提供半导体功率器件与位于其上表面的金属引线之间的接合对于反复冷热环境导致的应力的可靠性提高、由激光产生的熔融深度容易控制的功率半导体装置及其制造方法。
应用本技术的一个实施方式涉及的功率半导体装置650的示意性平面图案构成表现为图63(a)所示，沿图63(a)的XII-XII线的示意性截面结构表现为图63(b)所示。图63所示功率半导体装置650也对应于搭载SiC MOSFET的一对一(1 in 1)模块的示意性构成例。
应用本技术的一个实施方式涉及的功率半导体装置650中，芯片上保护层(615)具备镀层626。图63所示功率半导体装置650中，将镀层626配置在半导体功率器件1的源极衬垫电极3、栅极衬垫电极602上。
镀层626为铜、镍、铬、银、锌或锡中的任一种。其他构成与图61的构成是同样的。
(应用本技术的一个实施方式涉及的功率半导体装置的制造方法)
对应用本技术的一个实施方式涉及的功率半导体装置的制造方法的部分制造工序进行说明的示意性截面结构表现为图70(a)～图70(b)所示，对整体的制造工序进行说明的示意性截面结构表现为图71(a)～图71(d)所示。
如图70(a)～图70(b)所示，应用本技术的一个实施方式涉及的功率半导体装置的制造方法具有在半导体功率器件601的源极衬垫电极603上和栅极衬垫电极602上形成镀层626的工序。
进一步，如图71(a)～图71(b)所示，应用本技术的一个实施方式涉及的功率半导体装置的制造方法具有下述工序：在绝缘基板614的漏极电极图案605上形成芯片下接合层604，在芯片下接合层604上搭载经过形成上述镀层626的工序而得的半导体功率器件601，通过一边加热一边加压的加热-加压加工使导体功率器件601与前述芯片下接合层604接合。这里，上述加热-加压加工的加热温度为200℃～350℃，加压压力为10MPa～80MPa。
进一步，如图71(c)所示，应用本技术的一个实施方式涉及的功率半导体装置的制造方法具有下述工序：在源极衬垫电极603上的镀层626和绝缘基板614的源极电极图案606上配置金属引线617，通过利用激光的焊接使金属引线617与源极衬垫电极603上的镀层626间和金属引线617与源极电极图案606间接合。作为结果，金属引线617与镀层626间形成熔融再凝固部624，金属引线617与源极电极图案606间形成熔融再凝固部621。
进一步，如图71(d)所示，应用本技术的一个实施方式涉及的功率半导体装置的制造方法具有将源极衬垫电极603上的镀层626与绝缘基板614的源极信号电极图案607之间用源极信号键合线611连接的工序、以及将栅极衬垫电极602上的镀层626与绝缘基板614的栅极信号电极图案608之间用栅极信号键合线连接的工序。
根据应用本技术的一个实施方式，能够提供半导体功率器件与位于其上表面的金属引线之间的接合对于反复冷热环境导致的应力的可靠性提高、由激光产生的熔融深度容易控制的功率半导体装置及其制造方法。
(比较例：引线布线的接合方法)
对比较例涉及的功率半导体装置中引线布线的接合方法进行说明的示意性截面结构(其1)表现为图64所示。此外，对比较例涉及的功率半导体装置中引线布线的接合方法进行说明的示意性截面结构(其2)表现为图65(a)所示，图65(a)中，P部分的放大图表现为图65(b)所示。进一步，对比较例涉及的功率半导体装置中引线布线的接合方法进行说明的示意性截面结构(其3)表现为图66(a)所示；对比较例涉及的功率半导体装置中引线布线的接合方法进行说明的示意性截面结构图(其4)表现为图66(b)所示。
关于比较例涉及的功率半导体装置中引线布线的接合方法，使用图64～图66进行说明。
比较例涉及的功率半导体装置中，在绝缘基板614的漏极电极图案605上表面，隔着芯片下接合层604接合有半导体功率器件601。作为芯片下接合层604，使用焊锡材、烧成金属材。绝缘基板614包括由绝缘层构成的基板(陶瓷基板)609、配置于陶瓷基板609上的漏极电极图案605、源极电极图案606、源极信号电极图案607、栅极信号电极图案608、以及配置于陶瓷基板609背面上的背面电极图案610。
在半导体功率器件601上表面配置有栅极衬垫电极602、源极衬垫电极603，栅极衬垫电极602与栅极信号电极图案608通过栅极信号键合线612电连接。此外，源极衬垫电极603与源极电极图案606通过源极信号键合线611电连接。源极信号键合线611和栅极信号键合线612使用直径约100μm～500μm左右的铝线。
为了从半导体功率器件601将电流取出，用金属引线617在源极衬垫电极603与源极电极图案606间布线。该金属引线617与源极衬垫电极603间的接合通过芯片上接合层6115电连接，金属引线617与源极电极图案606间的接合通过源极电极上接合层6116电连接。该芯片上接合层6115和源极电极上接合层6116与芯片下接合层604同样地使用焊锡材、烧成金属材。
芯片上接合层6115和源极电极上接合层6116使用烧成金属材，就算只是通过加热，冷热反复环境下接合层的可靠性寿命也容易降低。因此，芯片上接合层6115中，欲通过利用烧成金属的接合实现寿命提高的情况下，必须如图65所示那样在从金属引线617上表面施加加压力618的状态下加热至200℃～350℃进行烧成。此时，如图65(b)所示，有时，由于加压力618，半导体功率器件601中产生裂纹619，使半导体功率器件601破损。这是因为，与半导体功率器件601表面积相比，能够从其上表面用金属引线617加压的范围小，加压力618会施加在局部。因此可以考虑减小加压力618，但这种情况下，芯片上接合层6115中使用的烧成金属处的接合强度也会减小，因此有时无法确保可靠性寿命。这里，与半导体功率器件601表面积相比，能够从其上表面用金属引线617加压的范围如下。即，作为一个例子，对于4.8mm见方的芯片(23.04mm2)，为5mm2左右，作为能够加压的范围，为20～30％左右。
图65(b)中，半导体功率器件1中产生裂纹619的加压力618依赖于半导体功率器件601的厚度，例如，厚度约350μm的SiC的情况下，50MPa下不产生裂纹619，但如果使加压力618提高至80MPa，则容易产生裂纹619。
因此，如果如图66所示，在半导体功率器件601的源极衬垫电极603上表面重合金属引线617，从金属引线617上表面照射激光(hν)620，将金属引线617与形成于半导体功率器件601上表面的源极衬垫电极603焊接，则不需要加压。然而，关于源极衬垫电极603的厚度，是由数μm左右的铝构成，通过照射激光(hν)620使金属引线617和源极衬垫电极603熔融而接合的情况下，源极衬垫电极603的厚度薄，因此激光(hν)620会容易达到源极衬垫电极603下部的半导体功率器件601，在熔融再凝固部(不良部)622，伴随金属溅射物623，半导体功率器件601会容易烧坏。图66(b)中，在熔融再凝固部(不良部)622不凝固，这是因为会作为金属溅射物623飞溅，再凝固部几乎不存在。
即使调整激光(hν)620的照射功率、照射时间，也难以使激光(hν)620不达到半导体功率器件601。图66(b)中，不是芯片上表面、而是源极电极图案606与金属引线617的焊接时，源极电极图案606的厚度厚达数100μm，因此能够利用激光(hν)620进行焊接。
因此，比较例涉及的功率半导体装置中，为了使激光620不达到半导体功率器件601，可以考虑在半导体功率器件601上配置应力缓冲层(CuMo电极)6254，用激光hν照射应力缓和层6254和引线框(Cu)6250，形成激光焊接部6160。对其情形进行说明的示意性截面结构表现为图72所示。
作为应力缓冲层，可以应用Cu/CuMo包覆物、Cu/CuW包覆物。CuM、CuW是Cu与Mo、Cu与W的烧结体，价格昂贵。需要设为在这些材料的至少一侧贴附Cu而形成的包覆层结构，变成了价格更昂贵的材料。
比较例涉及的功率半导体装置中，对在多孔质的Mo中含浸熔融Cu而得的应力缓冲层(CuMo电极)6254照射激光hν的情形表现为图73所示。
作为应力缓冲层6254，CuMo、CuW是有效的，但如果想要将它们用例如YAG激光焊接于引线框(Cu)6250，则会产生Cu的溅射物等不良状况。即，对应力缓冲层(CuMo电极)6254照射激光hν的情况下，如图73中示意性所示，因为Cu的熔点为1083℃、Mo的熔点为2620℃，所以如果想应用YAG激光使CuMo熔融，则必须至少加热至2620℃。然而，Cu的沸点为2570℃，因此在熔化至CuMo的Mo的时刻，超过了Cu的沸点，结果，由于激光而熔化的部分会形成溅射物而飞散。CuW的情况下，因为W的熔点为3400℃，所以是同样的结果。
为了避免这种情况，可以使用在CuMo材的上表面层叠Cu而得的Cu/CuMo包覆物。CuW的情况下，设为Cu/CuW包覆物。
比较例涉及的功率半导体装置中，在Cu包覆层6252/CuMo应力缓冲层6254上配置引线框6250而成的结构中，隔着引线框6250照射激光hν而将引线框6250与Cu包覆层6252激光焊接的情形表现为图74所示。如图74所示，激光hν在焊接部6160内散射同时进行焊接部6160的熔融。焊接部6160的熔融进行至Cu包覆层6252的底部，如果达到CuMo应力缓冲层6254的表面6254S，则CuMo应力缓冲层6254中容易形成空洞部6254A。此外，使用该包覆结构作为应力缓冲层6254，在半导体功率器件601正上方层叠引线框6250，从其上照射YAG激光hν进行焊接的情况下，由于焊接偏差，有激光达到半导体功率器件601表面的可能性。以这种方式，仅凭单纯设置应力缓和层，难以充分提高效果。
针对金属材料(Ag、Cu、Al、Ni、Fe)，激光的反射率R(％)与激光波长λ(μm)的关系表现为图75所示。
根据应用本技术的一个实施方式涉及的功率半导体装置，在半导体功率器件上表面的衬垫电极上具备保护衬垫电极免受激光破坏的导电性的芯片上保护层和与芯片上保护层接合的金属引线，金属引线与芯片上保护层间通过利用激光的焊接接合。因此，半导体功率器件与位于其上表面的金属引线之间的接合对于反复冷热环境导致的应力的可靠性提高、由激光产生的熔融深度容易控制。
(ΔTj功率循环测试)
ΔTj功率循环测试是如图47中说明的那样使接合温度按相对短时间的周期上升、下降的测试，例如能够评价线接合部等的寿命。
功率循环试验的情况下，对功率半导体装置反复进行通电、切断，使芯片产热。应用本技术的一个实施方式涉及的功率半导体装置的ΔTj功率循环测试中，例如反复进行Tj＝150℃为2s、其后关闭而变为冷却温度的时间(例如Tj＝50℃、关闭时间＝18s)。
(热循环测试)
应用本技术的一个实施方式涉及的功率半导体装置中，热循环测试在大气气氛下进行，在-40℃～+150℃的范围内实施。热循环1个循环的周期为80分钟，其细项是，-40℃30分钟、从-40℃至+150℃的升温时间10分钟、+150℃30分钟、从+150℃至-40℃的冷却时间10分钟。每100个循环测定正向压降Vf、反向耐压Vr。
通常，在热循环测试或功率循环试验中，如果接合部的劣化开始，则在正向等的高电流流过的试验中电阻增加，正向电压Vf发生变化。
关于功率循环耐量，在即使发生包括特性劣化的劣化、该劣化的进行也缓慢的情况下，可以评价为功率循环耐量高。
根据以上的ΔTj功率循环测试和热循环测试的结果，充分确保了应用本技术的一个实施方式涉及的功率半导体装置的金属引线与芯片上保护层的接合强度，同时也未观测到特性劣化。
作为应用本技术的一个实施方式涉及的功率半导体装置600，二合一模块(2 in 1Module：半桥内置模块)中，形成模具树脂层6300前的示意性平面图案构成表现为图76所示。这里，图76中，基板609对应于陶瓷基板，基板644对应于作为变形例的绝缘层基板(图78)。
此外，作为应用本技术的一个实施方式涉及的功率半导体装置，应用SiC MOSFET作为半导体功率器件的图76所对应的二合一模块(半桥内置模块)的电路构成表现为与图33同样。图76中，从XIIIA-XIIIA方向观测到的侧视图表现为图77所示。
此外，作为应用本技术的一个实施方式涉及的功率半导体装置600，半桥内置模块中，形成树脂层6300后的示意性俯视构成表现为与图56同样。应用本技术的一个实施方式涉及的功率半导体装置600中具备树脂层6300，功率半导体装置可以由树脂层6300进行传递模成型。
应用本技术的一个实施方式涉及的功率半导体装置600具备2个MOSFETQ1、Q4内置于1个模块的半桥内置模块而成的构成。如图76所示，MOSFETQ1、Q4分别并联配置有2块芯片，此外，二极管DI1、DI4也分别并联配置有2块芯片。二极管DI1、DI4在MOSFETQ1、Q4的D1、S1间和D4、S4间反向并联连接。
如图76所示，应用本技术的一个实施方式涉及的功率半导体装置600具备被树脂层6300覆盖的在基板609(644)的第1条边配置的正侧电力端子P和负侧电力端子N、配置于与第1条边相邻的第2条边的栅极端子GT1、源极感应端子SST1、配置于与第1条边相对的第3条边的输出端子O(D4)、O(S1)、以及配置于与第2条边相对的第4条边的栅极端子GT4、源极感应端子SST4。这里，如图76所示，栅极端子GT1、源极感应端子SST1与MOSFETQ1的栅极信号电极图案GL1、源极信号电极图案SL1连接，栅极端子GT4、源极感应端子SST4与MOSFETQ4的栅极信号电极图案GL4、源极信号电极图案SL4连接。
从MOSFETQ1、Q4向栅极信号电极图案GL1、GL4和源极信号电极图案SL1、SL4连接有栅极信号键合线612和源极信号键合线611。此外，栅极信号电极图案GL1、GL4和源极信号电极图案SL1、SL4中，在焊接部621，通过激光焊接等连接有外部取出用的栅极端子GT1、GT4和源极感应端子SST1、SST4。代替激光焊接，也可以通过焊接连接。
正侧电力端子P、负侧电力端子N、外部取出用的栅极端子GT1、GT4和源极感应端子SST1、SST4例如可以由Cu形成。
陶瓷基板609例如可以由Al2O3、AlN、SiN、AlSiC或至少表面由绝缘性SiC等形成。
漏极电极图案(D1、D4)、源极电极图案(S1、S4)例如可以由Cu、Al等形成。栅极信号键合线612和源极信号键合线611例如可以由Al、AlCu等形成。
作为MOSFETQ1、Q4，可以应用SiC DIMOSFET、SiC TMOSFET等SiC系功率器件、或者GaN系高电子迁移率晶体管(HEMT:High Electron Mobility Transistor)等GaN系功率器件。此外，根据情况，也可以应用Si系MOSFET、IGBT等功率器件。
作为二极管DI1、DI4，可以应用肖特基势垒二极管(SBD：Schottky BarrierDiode)等。
如图76、图77所示，应用本技术的一个实施方式涉及的功率半导体装置600具备漏极电极图案D1、隔着芯片下接合层604配置在漏极电极图案D1上的半导体功率器件Q1、DI1、配置于半导体功率器件Q1、DI1上表面的衬垫电极上且保护衬垫电极不受激光损害的导电性的芯片上接合层615、以及配置于半导体功率器件上表面且与芯片上接合层615接合的金属引线617-1。金属引线617-1与芯片上保护层间在焊接部624(Q1)、624(A1)通过利用激光的焊接接合。利用激光的焊接也可以是点焊。其中，图55中，栅极端子GT1、源极感应端子SST1省略了图示。
同样地，如图76、图77所示，应用本技术的一个实施方式涉及的功率半导体装置600具备漏极电极图案D4、配置于漏极电极图案D4上的半导体功率器件Q4、DI4、配置于半导体功率器件Q4、DI4上表面的衬垫电极上且保护衬垫电极不受激光损害的导电性的芯片上保护层、以及配置于半导体功率器件Q4、DI4上表面且与芯片上保护层接合的金属引线617-4，金属引线617-4与芯片上保护层间在焊接部624(Q4)、624(A4)通过利用激光的焊接接合。利用激光的焊接也可以是点焊。
这里，导电性的芯片上保护层可以具备芯片上接合层。芯片上接合层例如为Ag烧成层、Cu烧成层、Au烧成层、Ni烧成层或它们的混合物中的任一种。此外，可以具备在Ag烧成层、Cu烧成层等芯片上接合层上配置有金属板的构成。此外，可以具备在源极衬垫电极、阳极衬垫电极上配置有镀层的构成。
如图76所示，应用本技术的一个实施方式涉及的功率半导体装置600中，半导体功率器件Q1、DI1是，在基板609上配置有多块芯片，平面观察时金属引线617-1呈梳齿形状配置于多块芯片的半导体功率器件上表面。同样地，半导体功率器件Q4、DI4是，在基板609上配置有多块芯片，平面观察时金属引线617-4呈梳齿形状配置于多块芯片的半导体功率器件上表面。
此外，应用本技术的一个实施方式涉及的功率半导体装置600中，如图76所示，正侧电力端子P(D1)、负侧电力端子N(S4)、输出端子O(D4)、O(S1)在焊接部621(D1)、621(S4)、621(D4)、621(S1)通过激光焊接接合。此外，也可以通过点焊接合。
应用本技术的一个实施方式涉及的功率半导体装置600中，使上臂侧的金属引线617-1和下臂侧的金属引线617-4相对，使相对距离接近至能够确保绝缘耐压的程度而配置，从而能够降低布线的寄生电感，能够降低开关时产生的浪涌电压。其他构成与图61～图63所示功率半导体装置的构成是同样的。此外，图76、图77所示功率半导体装置的制造方法也与图61～图63所示功率半导体装置的制造方法是同样的。
(变形例)
此外，作为应用本技术的一个实施方式的变形例涉及的功率半导体装置600，图76中，应用绝缘层基板644代替陶瓷基板609时从XIIIA-XIIIA方向观测到的侧视图表现为图78所示。此外，图78中A部分的放大图表现为图79所示。此外，形成树脂层6300后的示意性俯视构成表现为与图56同样。图78中也省略了栅极端子GT1、源极感应端子SST1的图示。
应用本技术的一个实施方式的变形例涉及的功率半导体装置600中，应用绝缘层基板644代替陶瓷基板609，因而能够实现低成本化、薄层化。绝缘层基板644例如可以由有机绝缘树脂基板等形成。
此外，如图76和图78所示，应用本技术的一个实施方式的变形例涉及的功率半导体装置600具备绝缘层基板644，漏极电极图案D1、D4配置于绝缘层基板644上。此外，源极电极图案S1、S4与漏极电极图案D1、D4同样地配置于绝缘层基板644上。其他构成与图76、图77所示功率半导体装置是同样的。此外，图78所示变形例涉及的功率半导体装置的制造方法也与图61～图63所示功率半导体装置的制造方法是同样的。
根据应用本技术的一个实施方式及其变形例，能够提供半导体功率器件与位于其上表面的金属引线之间的接合对于反复冷热环境导致的应力的可靠性提高、由激光产生的熔融深度容易控制的功率半导体装置及其制造方法。
作为应用本技术的一个实施方式涉及的功率半导体装置600，二合一模块(半桥内置模块)中，形成树脂层6300前的示意性俯视构成表现为图80所示。形成树脂层6300后的示意性俯视构成表现为与图56同样。功率半导体装置可以由树脂层6300进行传递模成型。
如图80所示，不使用绝缘电路基板，利用对应于漏极电极图案D1、漏极电极图案D4、源极电极图案S4等的金属箔或金属板(金属框架)。源极电极图案S1与漏极电极图案D1是电共用的。漏极电极图案D1、漏极电极图案D4、源极电极图案S4如图80所示那样呈矩形配置。
如图80所示，MOSFETQ1、Q4分别并联配置有2块芯片，此外二极管DI1、DI4也分别并联配置有2块芯片。二极管DI1、DI4在MOSFETQ1、Q4的D1、S1间和D4、S4间反向并联连接。此外，二极管DI1、DI4以在MOSFETQ1、Q4附近的方式相互错开配置。
如图80和图78所示，应用本技术的一个实施方式涉及的功率半导体装置600具备与由树脂层6300被覆的漏极电极图案D4对应的配置于金属板(金属框架)的第1条边的正侧电力端子P和负侧电力端子N、配置于与第1条边相邻的第2条边的栅极端子GT1、源极感应端子SST1、配置于与第1条边相对的第3条边的输出端子O、以及配置于与第2条边相对的第4条边的栅极端子GT4、源极感应端子SST4。这里，如图80所示，栅极端子GT1、源极感应端子SST1与MOSFETQ1的栅极信号电极图案GL1、源极信号电极图案SL1连接，栅极端子GT4、源极感应端子SST4与MOSFETQ4的栅极信号电极图案GL4、源极信号电极图案SL4连接。
此外，如图80所示，栅极信号电极图案GL1、GL4和源极信号电极图案SL1、SL4上，通过焊接连接有外部取出用的栅极端子GT1、GT4和SST1、SST4。代替焊接，也可以激光焊接。
需说明的是，从MOSFETQ1、Q4向栅极信号电极图案GL1、GL4和源极信号电极图案SL1、SL4连接的栅极信号键合线和源极信号键合线省略了图示。
正侧电力端子P、负侧电力端子N、输出端子O、外部取出用的栅极端子GT1、GT4和源极感应端子SST1、SST4例如可以由Cu形成。
如图80所示，应用本技术的一个实施方式涉及的功率半导体装置600具备漏极电极图案D1、配置于漏极电极图案D1上的半导体功率器件Q1、DI1、以及与半导体功率器件Q1、DI1电连接的金属引线617-1。这里，金属引线617-1平面观察时具有梳齿形状。此外，如图80所示，具备漏极电极图案D4、配置于漏极电极图案D4上的半导体功率器件Q4、DI4、以及与半导体功率器件Q4、DI4电连接的金属引线617-4。这里，金属引线617-4平面观察时具有梳齿形状。漏极电极图案D4与源极电极图案S1是电共用的。
应用本技术的一个实施方式涉及的功率半导体装置600中，在半导体功率器件Q1、DI1上表面的源极衬垫电极、阳极衬垫电极上，具备保护源极衬垫电极、阳极衬垫电极不受激光损害的导电性的芯片上保护层(省略图示)。金属引线617-1配置于半导体功率器件Q1、DI1上表面，金属引线617-1与芯片上保护层间在焊接部(熔融再凝固部)624(Q1)、624(A1)通过利用激光的焊接接合。利用激光的焊接也可以是点焊。
同样地，应用本技术的一个实施方式涉及的功率半导体装置600中，在半导体功率器件Q4、DI4上表面的源极衬垫电极、阳极衬垫电极上具备保护源极衬垫电极、阳极衬垫电极不受激光损害的导电性的芯片上保护层(省略图示)。金属引线617-4配置于半导体功率器件Q4、DI4上表面，金属引线617-4与芯片上保护层间在焊接部(熔融再凝固部)624(Q4)、624(A4)通过利用激光的焊接接合。利用激光的焊接也可以是点焊。这里，导电性的芯片上保护层可以具备Ag烧成层、Cu烧成层等芯片上接合层。此外，可以具备在Ag烧成层、Cu烧成层等芯片上接合层上配置有金属板的构成。此外，可以具备源极衬垫电极、阳极衬垫电极上配置有镀层的构成。
应用本技术的一个实施方式涉及的功率半导体装置600例如能够提高构成1200V/150A级的功率半导体装置时的可靠性。半导体功率器件Q1、Q4例如由SiC TMOSFET构成，半导体功率器件DI1、DI4例如由SBD构成。半导体功率器件Q1、Q4分别并联配置有2个。半导体功率器件DI1、DI4也分别并联配置有2个。SiC TMOSFET 1块芯片尺寸例如为约3.1mm×约4.4mm，SBD1块芯片尺寸例如为约5.14mm×约5.14mm。
对应于金属引线617-1、617-4、漏极电极图案D1、D4、源极电极图案S1、S4等的金属框架例如由纯铜(C1020)形成。
此外，应用本技术的一个实施方式涉及的功率半导体装置600中，在图80所示构成中，正侧电力端子P(D1)、负侧电力端子N(S4)、输出端子O(D4)、O(S1)也可以使用柱状电极结构等连接于金属框架。
应用本技术的一个实施方式涉及的功率半导体装置600中，通过使上臂侧的金属引线617-1和下臂侧的金属引线617-4相对，使相对距离接近至能够确保绝缘耐压的程度而配置，能够降低布线的寄生电感，能够降低开关时产生的浪涌电压。其他构成与图61～图63和图76、图77所示功率半导体装置的构成是同样的。此外，图80所示功率半导体装置的制造方法也与图67～图71所示功率半导体装置的制造方法是同样的。
(变形例)
作为应用本技术的一个实施方式的变形例涉及的功率半导体装置600，二合一模块(半桥内置模块)中，形成树脂层6300前的示意性俯视构成表现为图81所示。应用本技术的一个实施方式的变形例涉及的功率半导体装置600中改变了应用本技术的一个实施方式涉及的功率半导体装置600与半导体功率器件Q1、DI1、Q4、DI4的配置构成。
应用本技术的一个实施方式的变形例涉及的功率半导体装置600中也如图81所示，不使用绝缘电路基板，而是利用对应于漏极电极图案D1、D4、源极电极图案S4等的金属箔或金属板(金属框架)。源极电极图案S1与漏极电极图案D1是电共用的。漏极电极图案D1、D4、源极电极图案S4如图81所示那样呈矩形状配置。
如图81所示，MOSFETQ1、Q4分别并联配置有2块芯片，此外二极管DI1、DI4也分别并联配置有2块芯片。二极管DI1、DI4在MOSFETQ1、Q4的D1、S1间和D4、S4间反向并联连接。此外，二极管DI1、DI4以在MOSFETQ1、Q4附近的方式相互错开配置。其他构成与图80所示构成是同样的。此外，图81所示功率半导体装置的制造方法也与图67～图71所示功率半导体装置的制造方法是同样的。
根据应用本技术的一个实施方式及其变形例，能够提供半导体功率器件与位于其上表面的金属引线之间的接合对于反复冷热环境导致的应力的可靠性提高、由激光产生的熔融深度容易控制的功率半导体装置及其制造方法。
此外，本实施方式涉及的功率半导体装置中，也可以使用多个将半导体功率器件在第1电源与第2电源之间串联连接、以串联连接的半导体功率器件的连接点作为输出的开关电路，同时分别控制半导体功率器件的各栅极，构成逆变器电路装置或变流器电路。
根据本实施方式，能够提供半导体功率器件与位于其上表面的金属引线之间的接合对于反复冷热环境导致的应力的可靠性提高、由激光产生的熔融深度容易控制的功率半导体装置及其制造方法。
[其他实施方式]
如上所述通过本实施方式进行了记载，但构成本公开的一部分的论述和附图是例示性的记载，不应当理解为对本实施方式的限定。根据本公开，各种替代实施方式、实施例和运用技术对本领域技术人员而言是显而易见的。
例如，图38和图39所示应用电路中，可以使用Si系MOSFET代替SiC MOSFET，或者连接IGBT的发射极、集电极、栅极来代替SiC MOSFET的源极、漏极、栅极。此外，也可以使用MOSFET与IGBT的混合元件。此外，各续流二极管DI可以是外装的，也可以通过使用各MOSFET的寄生元件而省略。
此外，图41-图45、图61-图64所示各实施方式的芯片键合用的布线图案中也可以像图1所示实施方式那样使用厚铜。此外，也可以在图1-图28所示各实施方式的电极与布线图案之间使用层叠结构的金属引线，或者在电极上表面形成芯片上接合保护层，将芯片上接合保护层与金属引线进行激光焊接，通过这样的构成，能够实现接合可靠性的进一步提高。
此外，金属引线也可以通过压延加工或弯曲加工形成。
以这种方式，本实施方式包括这里没有记载的各种实施方式等。
产业可利用性
本实施方式的功率半导体装置可以用于IGBT模块、二极管模块、MOS模块(Si、SiC、GaN、氧化镓)等各种半导体模块技术，能够应用于面向HEV(Hybrid Electric Vehicle，混合动力汽车)/EV(Electric Vehicle，电动车)的逆变器、面向产业的逆变器、变流器等宽广的应用领域。
符号说明
1、400、400A、450、500、600、650…功率半导体装置
2：厚铜基板
3、17：陶瓷基板
2B：绝缘基板(DBC基板)
10：冷却器
12：焊锡层
12TH：第1热复合物层
14：第1厚铜层(Cu层)
14B、18B：铜箔层
16：绝缘片层
16TH：第2热复合物层
18A：第2厚铜层(Cu层)
20：接合层(Ag烧成层)
22、401、601、QA、QB、Q、Q1～Q6：半导体功率器件(SiC MOSFET)
23H、23V、23R：劣化部
40、42：三相交流逆变器
50：一对一(1 in 1)模块
100：二合一(2 in 1)模块
180：栅极驱动器
200：功率半导体装置部
300、4115、6300：树脂层
402、602：栅极衬垫电极
403、603：源极衬垫电极
404、604：芯片下接合层
405、605：漏极电极图案
406、606：源极电极图案
407、607、SL1、SL4：源极信号电极图案
408、608、GL1、GL4：栅极信号电极图案
409、609：基板(陶瓷基板)
410、610：背面电极图案
411：源极键合线
412、611：源极信号键合线
413、612：栅极信号键合线
414、614：：绝缘基板
415、617、617-1、617-4：金属引线
416：芯片上接合层
417：源极电极图案上接合层
418、619：裂纹
419、4191、4194、41911、41941、420：第1金属引线
419a、420a：金属层a
419b、420b：金属层b
419c、420c：金属层c
421：绝缘部
423：栅极衬垫电极上焊锡层
424、4241、4244：第2金属引线(栅极用金属引线)
425：栅极用金属引线下焊锡层
426、4261、4264：第3金属引线(源极信号用金属引线)
427：源极信号用金属引线下焊锡层
4321、4324、432n：主布线导体(电极图案)
41241、41244：信号基板
615：芯片上接合层(芯片上保护层)
616：源极电极上接合层
618：加压力
620：激光(hν)
621、624：焊接部(熔融再凝固部(正常部))
622：熔融再凝固部(不良部)
623：金属溅射物
625：金属板
626：镀层
627：加压板
644：绝缘层基板(有机绝缘树脂层)
t1：第1厚铜层的厚度
t2：第2厚铜层的厚度
Rth：热阻
P：正侧电力端子
N：负侧电力端子
O、U、V、W：输出端子
G、GT1、GT4：栅极端子
SS、SST1、SST4：源极感应端子
ST：源极端子
DT：漏极端子
GWA、GWB、GW1、GW4：栅极键合线
SWA、SWB、SW1、SW4、SWO、SWN：源极键合线
GP、GP1、GP4：栅极信号用布线图案
SP、SP1、SP4：源极信号用布线图案。

Claims (22)

1.一种功率半导体装置，其特征在于，
具备平板状的厚铜基板、部分地配置在所述厚铜基板上的导电性的接合层、配置于所述接合层上的半导体功率器件、以及与所述半导体功率器件的电极电连接的外部连接用端子，所述厚铜基板的维氏硬度为50以下。
2.根据权利要求1所述的功率半导体装置，其特征在于，所述接合层为Ag烧成层、Cu烧成层、Au烧成层或Ni烧成层，且与所述半导体功率器件接合。
3.根据权利要求1或2所述的功率半导体装置，其特征在于，
所述厚铜基板具备第1厚铜层和配置于所述第1厚铜层上的第2厚铜层，
所述接合层部分地配置在所述第2厚铜层上，同时，所述第2厚铜层的维氏硬度比所述第1厚铜层的维氏硬度小，为50以下。
4.根据权利要求3所述的功率半导体装置，其特征在于，
具备配置于所述第1厚铜层上且具有所述第2厚铜层以上的尺寸的绝缘片层，
所述第2厚铜层配置于所述绝缘片层上。
5.根据权利要求3或4所述的功率半导体装置，其特征在于，具备配置于与安装在所述厚铜基板的另一面侧的冷却器之间的第1热复合物层或焊锡层。
6.根据权利要求1或2所述的功率半导体装置，其特征在于，具备配置于与安装在所述厚铜基板的另一面侧的冷却器之间的绝缘片、以及与所述半导体功率器件的各电极电连接的多个外部连接用端子，
所述厚铜基板的维氏硬度比构成所述半导体功率器件的所述外部连接用端子的铜的维氏硬度小，为50以下。
7.根据权利要求1或2所述的功率半导体装置，其特征在于，具备绝缘基板、以及配置于所述绝缘基板上且具有所述厚铜基板以上的尺寸的第2热复合物层，
所述厚铜基板配置于所述第2热复合物层上。
8.根据权利要求7所述的功率半导体装置，其特征在于，
具备配置于与安装在所述厚铜基板的另一面侧的冷却器之间的第1热复合物层或焊锡层、以及覆盖所述半导体功率器件及所述厚铜基板和所述外部连接用端子的至少一部分的树脂层，
所述树脂层不覆盖所述第1热复合物层或所述焊锡层。
9.根据权利要求7或8所述的功率半导体装置，其特征在于，所述绝缘基板为DBC基板、DBA基板或AMB基板中的任一种。
10.根据权利要求5～9中任一项所述的功率半导体装置，其特征在于，安装在所述厚铜基板的另一面侧的冷却器为水冷式或气冷式，用于车载的驱动装置、电源装置。
11.一种功率半导体装置，其特征在于，
具备平板状的第1厚铜层、配置于所述第1厚铜层上的绝缘片层或第1热复合物层、配置于所述绝缘片层上且形成了图案的第2厚铜层、配置于所述第2厚铜层上的导电性的接合层、配置于所述接合层上的半导体功率器件、以及与所述半导体功率器件的各电极电连接的多个外部连接用端子，
所述第2厚铜层的维氏硬度比所述第1厚铜层或所述外部连接用端子的维氏硬度小，为50以下。
12.根据权利要求11所述的功率半导体装置，其特征在于，
所述接合层具备Ag烧成层、Cu烧成层、Au烧成层或Ni烧成层，与所述半导体功率器件接合。
13.根据权利要求11或12所述的功率半导体装置，其特征在于，
所述半导体功率器件是在其上表面形成有源极电极和/或发射极电极和栅极电极、在其下表面形成有漏极电极和/或集电极的FET或IGBT、或FET与IGBT的混合元件，
具备配置于所述绝缘片层或所述第1热复合物层上且由与所述第2厚铜层相同的材料形成图案的、与所述栅极电极电连接的栅极信号用布线图案和与所述源极电极和/或所述发射极电极电连接的源极和/或发射极信号用布线图案。
14.根据权利要求13所述的功率半导体装置，其特征在于，所述半导体功率器件具有将多块芯片并联连接而成的构成。
15.根据权利要求1～14中任一项所述的功率半导体装置，其特征在于，
具有下述接合劣化结构：所述接合层发生劣化时，不是在所述接合层内从所述半导体功率器件周边的边缘向所述半导体功率器件的中央部推进那样的裂纹，而是离开所述半导体功率器件周边、在所述第2厚铜层与所述半导体功率器件之间纵向推进那样的裂纹、部分随机破坏那样的劣化模式。
16.根据权利要求1～15中任一项所述的功率半导体装置，其特征在于，
所述半导体功率器件具有Si系IGBT、Si系MOSFET、SiC系MOSFET、SiC系IGBT、SiC系MOSFET与SiC系IGBT的混合元件、GaN系FET、氧化镓系FET中的任一种、或它们中不同的多种。
17.根据权利要求1～16中任一项所述的功率半导体装置，其特征在于，使用所述半导体功率器件构成一对一模块、二合一模块、四合一模块、六合一模块、七合一模块、八合一模块、十二合一模块、或十四合一模块中的任一种。
18.根据权利要求17所述的功率半导体装置，其特征在于，使用多个将所述半导体功率器件在第1电源与第2电源之间串联连接、以串联连接的所述半导体功率器件的连接点为输出的开关电路，同时，分别控制所述半导体功率器件的各栅极，构成逆变器电路装置或变流器电路。
19.根据权利要求1～10中任一项所述的功率半导体装置，其特征在于，
具有将接合有所述半导体功率器件的电极和所述外部连接用端子的布线图案进行连接的金属引线，
所述金属引线具有金属的层叠结构。
20.根据权利要求1～10中任一项所述的功率半导体装置，其特征在于，
进一步具备配置于所述半导体功率器件的电极上的芯片上接合保护层、和与所述芯片上接合保护层接合的金属引线，
所述金属引线与所述芯片上接合保护层间的接合具有通过激光焊接形成的熔融再凝固部。
21.一种功率半导体装置的制造方法，其特征在于，
具有：形成经400℃以上热处理的第2厚铜层的工序、在第2厚铜层上形成导电性的接合层的工序、隔着绝缘片层或第1热复合物层在第1厚铜层上配置所述第2厚铜层的工序、在所述接合层上配置半导体功率器件且通过一边加热一边加压的加热-加压加工使所述半导体功率器件与所述接合层接合的工序、以及使所述半导体功率器件的电极与外部连接用端子连接的工序，
经热处理的所述第2厚铜层的维氏硬度比所述第1厚铜层和/或所述外部连接用端子的维氏硬度小，为50以下。
22.根据权利要求21所述的功率半导体装置的制造方法，其特征在于，所述加热-加压加工的加热温度为200℃～350℃，加压压力为10MPa～80MPa。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725085A (zh) * 2020-06-16 2020-09-29 杰群电子科技（东莞）有限公司 一种半导体器件的封装方法及半导体器件

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11025031B2 (en) 2016-11-29 2021-06-01 Leonardo Electronics Us Inc. Dual junction fiber-coupled laser diode and related methods
DE112017006825T5 (de) * 2017-01-13 2019-10-02 Mitsubishi Electric Corporation Halbleitervorrichtung und Verfahren zum Herstellen derselben
JP6460160B2 (ja) * 2017-06-27 2019-01-30 日立金属株式会社 電気接続用部材、電気接続構造、および電気接続用部材の製造方法
DE102017119344A1 (de) * 2017-08-24 2019-02-28 Osram Opto Semiconductors Gmbh Träger und Bauteil mit Pufferschicht sowie Verfahren zur Herstellung eines Bauteils
DE102017119346A1 (de) * 2017-08-24 2019-02-28 Osram Opto Semiconductors Gmbh Bauteil mit Pufferschicht und Verfahren zur Herstellung eines Bauteils
EP3492935B1 (en) * 2017-12-01 2021-08-11 Mitsubishi Electric R&D Centre Europe B.V. Health monitoring of power semiconductor device
WO2020036998A1 (en) * 2018-08-13 2020-02-20 Lasertel, Inc. Use of metal-core printed circuit board (pcb) for generation of ultra-narrow, high-current pulse driver
DE102019121924A1 (de) 2018-08-14 2020-02-20 Lasertel, Inc. Laserbaugruppe und zugehörige verfahren
US20210257327A1 (en) * 2018-11-30 2021-08-19 Hitachi Metals, Ltd. Electrical connection member, electrical connection structure, and method for manufacturing electrical connection member
US11296481B2 (en) 2019-01-09 2022-04-05 Leonardo Electronics Us Inc. Divergence reshaping array
WO2020241238A1 (ja) * 2019-05-27 2020-12-03 ローム株式会社 半導体装置
US11752571B1 (en) 2019-06-07 2023-09-12 Leonardo Electronics Us Inc. Coherent beam coupler
US11901309B2 (en) * 2019-11-12 2024-02-13 Semiconductor Components Industries, Llc Semiconductor device package assemblies with direct leadframe attachment
CN115769370A (zh) * 2020-06-30 2023-03-07 三菱电机株式会社 端子部件、集合体、半导体装置以及它们的制造方法
KR102403966B1 (ko) * 2020-07-13 2022-05-31 주식회사 테라온 고방열 igbt 전력 반도체 패키지 및 제조 방법
US11519943B2 (en) 2020-11-05 2022-12-06 Semiconductor Components Industries, Llc Multi wire bonding with current sensing method
CN112487747A (zh) * 2020-11-27 2021-03-12 深圳天狼芯半导体有限公司 功率元件仿真方法及装置
US11211373B1 (en) * 2021-02-22 2021-12-28 United Silicon Carbide, Inc. Double-sided chip stack assembly
CN113594305B (zh) * 2021-06-11 2023-01-31 厦门士兰明镓化合物半导体有限公司 垂直结构led芯片的制造方法
US11756923B2 (en) 2021-09-01 2023-09-12 Infineon Technologies Ag High density and durable semiconductor device interconnect
JP2023044582A (ja) * 2021-09-17 2023-03-30 株式会社東芝 半導体装置
WO2023132595A1 (ko) * 2022-01-04 2023-07-13 주식회사 아모센스 세라믹 기판 유닛 및 그 제조방법
JP2023140056A (ja) * 2022-03-22 2023-10-04 ネクスファイ・テクノロジー株式会社 パワー半導体スイッチングモジュール
US20230317670A1 (en) * 2022-03-29 2023-10-05 Wolfspeed, Inc. Packaged electronic devices having transient liquid phase solder joints and methods of forming same
KR20240032231A (ko) * 2022-09-01 2024-03-12 주식회사 아모그린텍 세라믹 기판 유닛 및 그 제조방법
WO2024054966A1 (en) * 2022-09-09 2024-03-14 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Light controlled switch module
KR20240038268A (ko) * 2022-09-16 2024-03-25 주식회사 아모그린텍 히트싱크 일체형 파워모듈용 기판 및 그 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102270613A (zh) * 2010-06-02 2011-12-07 三菱电机株式会社 功率半导体装置
CN103703560A (zh) * 2011-08-04 2014-04-02 三菱电机株式会社 半导体装置及其制造方法
CN104885206A (zh) * 2012-12-25 2015-09-02 三菱综合材料株式会社 功率模块
US20170338190A1 (en) * 2015-02-25 2017-11-23 Mitsubishi Electric Corporation Power module

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000100849A (ja) 1998-09-24 2000-04-07 Sony Corp 半導体装置およびその製造方法
JP2002246515A (ja) * 2001-02-20 2002-08-30 Mitsubishi Electric Corp 半導体装置
JP2003168769A (ja) 2001-11-30 2003-06-13 Mitsubishi Electric Corp 電力用半導体装置
JP4244723B2 (ja) 2003-06-26 2009-03-25 三菱マテリアル株式会社 パワーモジュール及びその製造方法
JP4992302B2 (ja) * 2005-07-05 2012-08-08 富士電機株式会社 パワー半導体モジュール
JP4609296B2 (ja) 2005-12-05 2011-01-12 株式会社日立製作所 高温半田及び高温半田ペースト材、及びそれを用いたパワー半導体装置
JP4976688B2 (ja) * 2005-12-15 2012-07-18 富士電機株式会社 ヒートスプレッダと金属板との接合方法
JP4798020B2 (ja) 2007-02-26 2011-10-19 富士電機株式会社 半導体装置およびその製造方法
JP4708399B2 (ja) 2007-06-21 2011-06-22 新光電気工業株式会社 電子装置の製造方法及び電子装置
JP2009105266A (ja) 2007-10-24 2009-05-14 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP2014053406A (ja) 2012-09-06 2014-03-20 Rohm Co Ltd 半導体装置およびその製造方法
JP6102598B2 (ja) 2013-07-19 2017-03-29 三菱電機株式会社 パワーモジュール
JP6262968B2 (ja) * 2013-09-09 2018-01-17 Ｄｏｗａメタルテック株式会社 電子部品搭載基板およびその製造方法
JP6475918B2 (ja) 2014-02-05 2019-02-27 ローム株式会社 パワーモジュール
JP6338937B2 (ja) 2014-06-13 2018-06-06 ローム株式会社 パワーモジュールおよびその製造方法
JP2016134540A (ja) 2015-01-21 2016-07-25 三菱電機株式会社 電力用半導体装置
WO2016121159A1 (ja) 2015-01-26 2016-08-04 三菱電機株式会社 半導体装置および半導体装置の製造方法
DE102015102866B4 (de) 2015-02-27 2023-02-02 Tdk Electronics Ag Keramisches Bauelement, Bauelementanordnung und Verfahren zur Herstellung eines keramischen Bauelements
JP2016167527A (ja) * 2015-03-10 2016-09-15 株式会社日立製作所 半導体モジュール及びその製造方法
JP6053858B2 (ja) * 2015-04-06 2016-12-27 三菱電機株式会社 パワー半導体装置および車載用回転電機の駆動装置
JP2016219681A (ja) * 2015-05-25 2016-12-22 カルソニックカンセイ株式会社 金属配線の接合構造および接合方法
US10573617B2 (en) * 2015-07-01 2020-02-25 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102270613A (zh) * 2010-06-02 2011-12-07 三菱电机株式会社 功率半导体装置
CN103703560A (zh) * 2011-08-04 2014-04-02 三菱电机株式会社 半导体装置及其制造方法
CN104885206A (zh) * 2012-12-25 2015-09-02 三菱综合材料株式会社 功率模块
US20170338190A1 (en) * 2015-02-25 2017-11-23 Mitsubishi Electric Corporation Power module

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725085A (zh) * 2020-06-16 2020-09-29 杰群电子科技（东莞）有限公司 一种半导体器件的封装方法及半导体器件

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Publication number Publication date
CN116598263A (zh) 2023-08-15
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